FR2744835A1 - Circuit integre de puissance haute tension avec fonctionnement a decalage de niveau et sans traversee metallique - Google Patents

Circuit integre de puissance haute tension avec fonctionnement a decalage de niveau et sans traversee metallique Download PDF

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Abstract

Des dispositifs de décalage de niveau sont formés dans la région de terminaison haute tension (5) d'un circuit intégré. Les dispositifs de décalage de niveau fournissent une connexion entre le circuit flottant de tension plus élevée et un circuit de tension plus basse référencé à la masse (1). La structure des dispositifs de décalage de niveau supprime le besoin qu'un connecteur haute tension (4) traverse le connecteur basse tension.

Description

CIRCUIT INTEGRE DE PUISSANCE HAUTE TENSION AVEC
FONCTIONNEMENT A DECALAGE DE NIVEAU ET SANS TRAVERSEE
METALLIQUE
Les circuits intégrés de puissance haute tension avec des moyens pour produire des sorties de signaux décalés en niveau sont bien connus. Il est souvent nécessaire dans de tels circuits qu'un connecteur haute tension traverse d'autres connecteurs ou des régions semi-conductrices qui sont à une tension relativement plus basse. Ceci nécessite un diélectrique épais entre les régions de haut potentiel, créant des problèmes de traitement. La présente invention prévoit une nouvelle structure pour éliminer le connecteur (ou conducteur) traversant pour une structure soit de décalage de niveau vers le haut, soit de décalage de niveau vers le bas. Le dispositif typique de l'art antérieur dans lequel le problème de traversée existe dans le circuit de décalage de niveau vers le haut est le Circuit Intégré de Puissance IR2110 vendu par l'International Rectifier Corporation. Dans le Circuit Intégré de Puissance IR2120, un problème de traversée identique existe dans le circuit de décalage de niveau vers le bas. La figure 1 est un schéma du circuit de décalage de niveau vers le haut dans un substrat formant le dispositif IR2110 de l'art antérieur. Un circuit de commande référencé à la masse 1, un circuit de référence flottante 2 compris dans un puits flottant d'un substrat commun, deux transistors MOS à effet de champ de décalage de niveau vers le haut haute tension 3, deux connecteurs de "traversée" métalliques haute tension 4 s'étendant depuis les sorties des transistors MOS à effet de champ 3 et connectés au circuit de référence flottante 2 et une région de terminaison 5 entourant le circuit de référence flottante 2 pour isoler le circuit 2 par rapport au circuit de commande référencé à la masse 1 sont montrés de manière schématique. Tous ces circuits sont intégrés dans un substrat ou une puce de silicium commune. La terminaison 5 comprend, bien sûr, une jonction de blocage (non montrée). Donc, les connecteurs 4 doivent traverser la jonction de blocage dans la région 5 et doivent être isolés de celle-ci. Par exemple, un diélectrique d'une épaisseur de 1,5 microns pourrait être nécessaire pour des produits normaux à environ 500 à 600 volts. Ce diélectrique épais entraîne de gros
problèmes de fabrication.
Un problème identique existe avec un circuit de décalage de niveau vers le bas, tel que le circuit montré dans le circuit de l'art antérieur de la figure 2. Sur la figure 2, on notera que les transistors MOS à effet de champ de décalage de niveau 3 sont formés dans le silicium à l'intérieur du circuit de référence flottante 2, plutôt qu'à l'extérieur du circuit 2 comme sur la figure 1. Comme sur la figure 1, cependant, les connecteurs 4 doivent traverser la terminaison 5 et doivent être isolés de la haute tension à travers la
région de terminaison 5.
Plus en détail et avec référence à la figure 1, l'entrée vers la puce est reçue du côté du circuit de commande référencé à la masse 1 du substrat. Le signal d'entrée est traité et est envoyé à travers les transistors MOS à effet de champ de décalage de niveau vers le haut 3 vers le côté du circuit de référence flottante 2. Les connecteurs de traversée haute tension 4 sont nécessaires pour prendre le signal haute tension depuis les drains des transistors à effet de champ de
décalage de niveau 3 vers le puits flottant isolé 2.
Etant donné que les connecteurs 4 traversent le silicium basse tension, le matériau diélectrique entre les connecteurs 4 et le silicium devrait être suffisamment épais pour supporter la "tension de décalage" normale, entre le circuit référencé à la masse 1 et le circuit de référence flottante 2, respectivement. En conséquence, dans des produits tels que les composants IR2110 et IR2120, le diélectrique est d'une épaisseur d'environ 1,5 microns pour garantir un bon rendement pour une tension nominale de 500 V. Pour une tension nominale de 1200 V, une couche diélectrique atteignant 3 microns d'épaisseur est nécessaire. Cela entraîne de nombreux problèmes de
traitement et est très difficile à contrôler.
Le même problème existe dans la structure de la
figure 2.
Selon l'invention, et pour éliminer la traversée haute tension nécessaire dans l'art antérieur, les transistors MOS à effet de champ de décalage de niveau sont construits dans la région de terminaison haute tension. Ainsi, le besoin d'un conducteur traversant et
d'une épaisse couche d'isolation est éliminé.
Selon la présente invention, un dispositif de décalage de niveau couple électriquement un circuit de tension flottante à un circuit de tension relativement plus basse, chacun d'entre eux étant formé sur un substrat commun de matériau semi-conducteur. Une couche légèrement dopée de matériau semi-conducteur est placée au sommet du substrat et est d'un premier type de conductivité. Une région de base d'un second type de conductivité est opposée à celle du premier type de conductivité et s'étend dans la surface supérieure de la couche à une profondeur donnée. Une région de source du premier type de conductivité est formée dans la région de base et définit une région de canal de surface entre la région de source et la couche de matériau semi-conducteur. Une électrode de source est connectée à la région de source et est couplée électriquement au circuit de tension plus basse. Une couche d'isolation de grille est disposée sur la région de canal et une couche conductrice est disposée sur la couche d'isolation de grille. Une région de diffusion de contact de drain du premier type de conductivité est formée dans la surface supérieure et est éloignée latéralement de la région de base. Une électrode de drain est connectée à la région de diffusion de contact de drain. Une région de diffusion supplémentaire du premier type de conductivité est formée dans la surface supérieure de la couche de matériau semi-conducteur et est éloignée latéralement de la région de drain et davantage éloignée de la région de base. La partie de la couche de matériau semi-conducteur qui est située entre la région de base et la région de diffusion supplémentaire définit une région de conduction. Une couche d'isolation est formée au sommet de la surface supérieure de la couche de matériau semi-conducteur, entre la région de drain et la région de diffusion supplémentaire. Une électrode de contact est formée au sommet de la région de diffusion supplémentaire et est
couplée électriquement au circuit de tension flottante.
Une couche de résistance conductrice est placée sur la couche d'isolation entre l'électrode de drain et l'électrode de contact et définit une résistance qui est agencée électriquement parallèle à la région de conduction de la couche de matériau semi-conducteur. La résistance de la région de conduction est plus grande que la résistance de la couche de résistance conductrice. Une région de diffusion du second type de conductivité peut être formée dans la surface supérieure de la couche de matériau semi- conducteur à une profondeur prédéterminée et située sous la couche d'isolation, de sorte que la région de conduction soit réduite. Une autre région de corps d'un second type de conductivité peut être formée dans la surface supérieure de la couche de matériau semi- conducteur et placée entre la région de corps et la région de diffusion de contact de drain. Un contact métallique supplémentaire peut être placé au sommet d'au moins une partie de cette région de corps supplémentaire et peut
être connecté électriquement à l'électrode de source.
Une région de chargement du second type de conductivité peut être formée dans la surface supérieure de la couche de matériau semi-conducteur et placée entre la seconde région de corps et la région de drain en
contact avec la région de corps supplémentaire.
La région de contact de source peut, de plus, être en contact avec une partie de la région de corps. Une région de base fortement dopée du second type de conductivité peut être formée dans une couche de matériau semi-conducteur et peut s'étendre dans le substrat, de ce fait, isolant le dispositif électriquement. Selon un autre aspect de l'invention, un circuit intégré comprend un circuit de tension flottante, un circuit de tension relativement plus basse et un dispositif de décalage de niveau formé dans un substrat commun avec le circuit de tension flottante et le
circuit de tension plus basse.
Selon un aspect supplémentaire de l'invention, un dispositif à transistor MOS à effet de champ haute tension couple électriquement un circuit de tension flottante et un circuit de tension relativement plus basse qui sont formés chacun dans un substrat commun
avec le dispositif à transistor MOS à effet de champ.
Une couche de matériau semi-conducteur du premier type de conductivité est placée au-dessus du substrat et est
légèrement dopée et comporte une surface supérieure.
Une région de diffusion de source du second type de conductivité, opposée à celle du premier type de conductivité, est formée dans la surface supérieure de la couche de matériau semi-conducteur. Une électrode de source est connectée à la région de source. Une couche d'isolation de grille est placée sur une partie de la
surface supérieure de la couche de matériau semi-
conducteur contiguë à la région de diffusion de source et une couche de grille conductrice est placée sur la couche d'isolation de grille. Une région de drain du second type de conductivité est formée dans la surface supérieure de la couche de matériau semi-conducteur et est éloignée latéralement de la région de diffusion de source. Une électrode de drain est placée au sommet de la diffusion de drain. Une région de puits du second type de conductivité s'étend depuis la surface supérieure de la couche de matériau semi-conducteur et s'étend dans le substrat et est éloignée latéralement de la région de drain et davantage éloignée de la diffusion de source. Une électrode de masse est connectée à la région de puits. Une couche d'isolation est placée au sommet de la surface supérieure de la couche de matériau semi-conducteur entre l'électrode de drain et l'électrode de masse. Une couche de résistance conductrice est placée au sommet de la couche d'isolation et est connectée entre l'électrode de masse et l'électrode de drain. L'électrode de source est couplée électriquement au circuit de tension flottante et l'électrode de drain est couplée électriquement au
circuit de tension plus basse.
Une région de diffusion d'isolation du second type de conductivité peut être formée dans la surface supérieure et peut être en contact avec la région de puits et être située sous la couche d'isolation et éloignée latéralement de la région de drain pour réduire les résistances parasites. Une région de chargement légèrement dopée peut être formée dans la surface supérieure en contact avec la région de drain et agencée entre la région de drain et la région de diffusion de source. Une région de diffusion supplémentaire du premier type de conductivité peut être formée dans la surface supérieure de la couche de matériau semi-conducteur et peut être en contact avec la région de diffusion de source et l'électrode de source. Au moins un espace peut être formé dans la
région de diffusion de puits.
Selon encore un aspect supplémentaire de la présente invention, un circuit intégré comprend un circuit de tension flottante formé dans un substrat, une région de diffusion de chargement entourant sensiblement le circuit de tension flottante, un circuit de tension relativement plus basse formé dans le substrat, et au moins un dispositif à transistor MOS à effet de champ de décalage de niveau formé dans le substrat et couplé électriquement entre le circuit haute tension et le circuit basse tension. Le dispositif à transistor MOS à effet de champ est formé
dans un espace placé dans la région de chargement.
Selon toujours un autre aspect de l'invention, un circuit intégré comprend un circuit de tension flottante formé dans un substrat, une région de diffusion de chargement qui enferme le circuit haute tension, un circuit de tension relativement plus basse qui est formé dans le substrat et au moins un dispositif à transistor MOS à effet de champ de décalage de niveau formé dans le substrat et couplé électriquement entre le circuit haute tension et le circuit basse tension. La région de chargement enferme, au moins partiellement, le dispositif à transistor MOS à effet de champ de décalage de niveau et est placée entre le dispositif à transistor MOS à effet de champ de décalage de niveau et le dispositif de tension flottante. Une couche de résistance conductrice supplémentaire peut être connectée entre l'électrode de drain et l'électrode de mise à la terre et en parallèle à la
couche de résistance conductrice.
D'autres caractéristiques et avantages de l'invention deviendront évidents à partir de la
description qui suit de l'invention qui fait référence
aux dessins joints.
La figure 1 est un schéma d'un circuit de décalage
de niveau vers le haut de l'art antérieur.
La figure 2 est un schéma d'un circuit de décalage
de niveau vers le bas de l'art antérieur.
La figure 3 est un schéma du circuit de décalage de niveau vers le haut de la figure 1 lorsqu'il est modifié pour incorporer la présente invention. La figure 4 est une coupe de la figure 3 prise le long de la ligne de coupe 4-4 dans un substrat utilisé
pour la structure de la figure 3.
La figure 5 est une coupe de la figure 3 prise le
long de la ligne de coupe 5-5 sur la figure 3.
La figure 6 est un schéma de la structure des
figures 3 et 4.
La figure 7 est un schéma d'un circuit de décalage de niveau vers le bas, lorsqu'il est modifié pour
incorporer la présente invention.
La figure 8 est une vue en coupe de la figure 7,
prise le long de la ligne de coupe 8-8 sur la figure 7.
La figure 9 est un schéma de réalisation du transistor MOS à effet de champ de décalage de niveau
vers le bas des figures 7 et 8.
La figure 10 montre une modification de la figure
7, avec une topologie de terminaison reformée.
La figure 11 est une coupe de la figure 10, prise
le long de la ligne de coupe 11-11 sur la figure 10.
La figure 12 est un schéma du circuit de la
structure des figures 10 et 11.
La figure 13 montre un mode de réalisation de l'invention utilisant un dispositif à transistor MOS à
effet de champ positif haute tension unique.
La figure 14 est un schéma de circuit qui illustre la résistance parasite entre les drains de deux transistors MOS à effet de champ de décalage de niveau
formés dans une région épitaxiale commune.
La figure 15 montre un autre mode de réalisation de l'invention dans lequel les circuits de décalage de niveau sont formés dans des régions épitaxiales
séparées respectives.
La présente invention supprime le besoin de la traversée 4 de la figure 1 pour le circuit de décalage de niveau vers le haut de la figure 1, comme montré sur les figures 3, 4 et 6. Essentiellement, la nouvelle configuration combine les transistors MOS à effet de champ de décalage de niveau 3 avec la terminaison haute tension 5. De cette manière, le besoin d'un quelconque
connecteur traversant haute tension est supprimé.
La figure 4, qui est une coupe de la figure 3 le long de la ligne de coupe 4-4 sur la figure 3, montre une petite partie de la puce de circuit intégré et montre le substrat de silicium de type P 11 (qui peut avoir une résistivité de 10 à 200 ohms cm) et qui a une couche déposée de manière épitaxiale N 10 concentrique sur celui-ci. Des régions de corps de type P en forme d'anneau 12 et 16 sont diffusées dans la couche 10 et
un anneau de source 13 est diffusé dans le corps 12.
Une grille de polysilicium 14 est déposée au sommet d'un oxyde de grille classique et recouverte par un recouvrement" d'oxyde 15 (de manière classique, un oxyde à basse température) qui s'étend à travers le canal dans le corps 12 formé par la source 13 pour définir le transistor MOS à effet de champ à canal N 3 (figures 1 et 6). Une diffusion en forme d'anneau 16
augmente l'irrégularité du dispositif.
Le corps épitaxial N 10 de la figure 4 reçoit également une région de chargement P- 30. Un oxyde à basse température 31, qui peut comprendre des plaques de polysilicium de division de tension, espacées, connues (non montrées), peut être contenu dans l'oxyde 31. Ces plaques sont montrées dans le Brevet U.S. N 5
270 568.
Un puits P+ 40 est utilisé pour séparer des dispositifs ou des puits de circuit intégré séparés dans la puce de silicium 11 commune. Un métal de source d'aluminium 41 est connecté pour définir la source du transistor MOS à effet de champ 3, tandis que son drain est défini par la métallisation 42 qui définit une borne de drain de sortie 43. Le corps P 16 reçoit également un contact métallique 41a qui est connecté,
de manière adéquate, à la métallisation de source 41.
Une diffusion N+ 44 est prévue pour permettre un bon
contact entre le métal 42 et le corps épitaxial N 10.
Selon une caractéristique importante de l'invention, une résistance de polysilicium 50 (parfois référencée RPOLY) est déposée au sommet d'une couche d'oxyde de champ 51 (qui est recouverte d'une couche d'oxyde à basse température adéquate) et est connectée à une première extrémité au métal 42 et à son autre extrémité au métal haute tension 53. Le métal 53 est connecté au silicium 10 via la diffusion N+ 54. On devrait noter que la fonction de la résistance de polysilicium 50 pourrait être mise en oeuvre d'autres manières et pourrait, par exemple, être formée d'une
région P diffusée dans le corps épitaxial N- 10.
Une région P+ 60 est formée sous l'oxyde 51 pour accroître la longueur du chemin de porteurs
majoritaires entre les diffusions 44 et 54. C'est-à-
dire que la résistance du chemin sous la région P 60
dans le corps épitaxial N- 10 a une résistance de Repi.
La diffusion 60 augmente la valeur Repi en resserrant la zone de conduction disponible dans N-epi 10 entre le substrat P 11 et la région P+ 60. La résistance ajoutée formée par RpLY 50 fait fonctionner le circuit de manière plus prévisible étant donné qu'elle réduit l'effet de la variabilité de Repi qui varie comme une fonction de la valeur de la tension HV du fait des
effets de déplétion dans la couche épitaxiale.
La relation de circuit entre RPOLY 50 et Repi est montrée sur la figure 6. A une tension plus élevée, la région de déplétion s'étend davantage dans la couche épitaxiale, entraînant l'augmentation importante de RPpi effective. La valeur plus élevée de la résistance de décalage de niveau rend le circuit plus sensible aux mauvais fonctionnements liés à dv/dt. Typiquement, RpoLY 50 est d'environ 1000 ohms, tandis que Repi varie entre 3000 ohms à une polarisation nulle et une résistance
effective plus élevée à une tension élevée.
La figure 5 montre la terminaison 5 de la figure 3, qui consiste en deux puits P+ 70 et 71 dans le corps épitaxial 10. Des couches métalliques mises à la masse 72 et 73, respectivement, sont au sommet des puits 70 et 71 et une diffusion N+ 77 reçoit une bande de métal 76. Notez que le métal haute tension ne s'étend pas à travers la terminaison. Des régions de chargement 74 et
75 peuvent également être prévues.
Les régions de corps de type P en forme d'anneau des transistors MOS à effet de champ de décalage de niveau des figures 3-6 minimisent le couplage parasite qui est présent lorsque plus que le circuit de décalage de niveau est connecté au même circuit flottant. Ce couplage parasite est provoqué par la présence des bornes de drain dans le même îlot épitaxial, ce qui aboutit à ce que les drains soient connectés les uns aux autres à travers la résistance parasite de la couche épitaxiale. Ce type de couplage parasite ne se produit pas dans le circuit de décalage de niveau de l'art antérieur, comme cela est montré sur la figure 2, o les drains des transistors MOS à effet de champ de décalage de niveau respectifs sont situés dans des îlots de couche épitaxiale séparés et sont isolés les
uns des autres.
La résistance parasite entre les transistors MOS à effet de champ de décalage de niveau des figures 3-6 est montrée sur la figure 14, dans laquelle une résistance parasite 94 est formée entre les drains respectifs des transistors MOS à effet de champ 90 et 92. La résistance parasite entraîne la circulation d'un courant à travers la résistance 96 à chaque fois que le transistor MOS à effet de champ 90 est activé et peut entraîner un faux déclenchement dans le circuit flottant connecté à la sortie 2 même lorsque le transistor MOS à effet de champ 92 n'est pas activé. De même, un courant peut circuler à travers la résistance 98 lorsque le transistor MOS à effet de champ 92 est activé. La quantité de couplage parasite dépend des valeurs relatives des résistances 96 et 94 lorsque le transistor MOS à effet de champ 90 est activé et dépend des valeurs relatives des résistances 98 et 94 lorsque
le transistor MOS à effet de champ 92 est activé.
Ainsi, la résistance de la résistance 94 devrait être aussi élevée que possible pour minimiser le couplage parasite. Dans les circuits de décalage de niveau montrés sur les figures 3-6, le problème de couplage parasite est minimisé en formant les régions de corps de type P 12 et 16 qui maximisent la résistance de la
résistance 94.
Alternativement, le problème de couplage parasite peut être minimisé en séparant physiquement les deux transistors MOS à effet de champ de décalage de niveau,
comme montré sur la figure 15.
En résumé, les caractéristiques principales des améliorations des figures 3 à 6 sont: 1. Aucune traversée métallique haute tension en
vertu du tracé.
2. Une résistance 50 de décalage de niveau supplémentaire (diffusée ou de polysilicium) en parallèle à la résistance Repi assure un fonctionnement plus stable du circuit sur une plage plus large de
haute tension appliquée.
3. Etant donné que Repi est essentiellement un élément parasite, son effet est minimisé en maximisant
la distance entre les diffusions N+ 44 et 54.
4. La diffusion de type P 60 ajoutée entre les
diffusions 44 et 54 minimise l'effet de Repi.
5. Le couplage parasite entre les transistors MOS à effet de champ de décalage de niveau dans le même circuit de référence flottante est minimisé en prévoyant une région de corps de type P en forme d'anneau, comme montré sur la figure 3, ou en séparant
les circuits de décalage de niveau les uns des autres.
Avec référence, ensuite, à la figure 7, un schéma semblable à celui de la figure 2 est montré, mais dans lequel la partie de diffusion de chargement P de la région 5 est interrompue aux espaces 201, 202 et 203 qui peuvent être petits, par exemple, de 5 microns chacun. La puce de silicium est ensuite diffusée, comme montrée sur la figure 8, pour définir les régions de source, de grille et de drain pour les transistors MOS à effet de champ positifs haute tension latéraux 3 de la figure 7. Ainsi, sur la figure 8, des numéros identiques à ceux de la figure 5 désignent des composants identiques. On notera sur la figure 8 qu'une région P+ 209 s'étend depuis le puits 40 et est sous-jacente à la couche LTO 210. Une diffusion de drain P+ 211 reçoit le
contact de drain 212 et la diffusion de chargement P-
213 s'étend depuis la région 211. Un contact de source 214 est en contact avec la diffusion P+ 220 et la diffusion de contact N+ 221. Une grille de polysilicium 222 est sous-jacente à la surface du matériau épitaxial N exposé entre la région de chargement P 213 et la région P+ 220. Les régions LTO 223 et 224 traversent la surface supérieure du dispositif et la rendent étanche, comme montré. Une résistance de polysilicium 225 connecte le contact de masse 226 au contact de drain 212. Le dispositif résultant est un circuit de décalage vers le bas à transistor MOS à effet de champ haute tension présentant le schéma de réalisation montré sur la figure 9. D'une façon significative, la traversée
haute tension 4 de la figure 2 est supprimée.
Egalement, en espaçant le drain P+ 211 de la diffusion d'isolation 209, la résistance parasite RsF sur la figure 12) est supprimée. Notez que ce petit
espace est facilement appauvri à tension élevée.
La figure 10 montre un autre mode de réalisation d'une région de terminaison qui, comme sur la figure 3, est "bouclée" pour augmenter sa longueur dans la zone des transistors MOS à effet de champ de décalage de niveau. Cette topologie de boucle réduit également, de façon significative, le "couplage parasite" entre les drains 240a et 241c des deux transistors MOS à effet de champ sur la figure 10, en maximisant la résistance
parasite Rcp montrée sur la figure 14.
Ainsi, deux "boucles" 240 et 241 sont prévues sur la figure 10. Les transistors MOS à effet de champ positifs dans ces régions sont montrés sur la figure 11 pour une région 240 qui comprend la région de source 220. Des numéros identiques sur la figure 11 indiquent des composants identiques à ceux de la figure 8. Notez que la région P 250 est étendue et est en contact avec la région de drain 211 sur la figure 11. Les boucles 240 et 241 rendent la valeur effective de la résistance parasite de la région 250 aussi élevée que possible pour, de ce fait, faire de la résistance de la résistance de polysilicium 225 la résistance dominante,
comme montré sur la figure 12.
La figure 13 montre l'invention pour un transistor MOS à effet de champ positif de décalage de niveau vers
le bas unique pour le dispositif des figures 7 et 8.
Ainsi, deux espaces 300 et 301 seulement définissent le transistor MOS à effet de champ positif haute tension 302. Les espaces 300 et 301 sont, de préférence, typiquement de 5 microns de large et sont suffisamment petits pour être auto-isolants. La diode haute tension identique à cela est montrée sur la figure 5, tandis que le transistor MOS à effet de champ positif aux
lignes de coupe 8-8 est montré sur la figure 8.
D'autres numéros sur la figure 13 identifient des
composants identiques des figures 7 et 8.
Bien que la présente invention ait été décrite en relation avec des modes de réalisation particuliers de celle-ci, de nombreuses autres variations et modifications et d'autres usages deviendront évidents
pour l'homme du métier.

Claims (23)

REVENDICATIONS
1. Dispositif de décalage de niveau pour coupler électriquement un circuit de tension flottante (2) à un circuit de tension relativement plus basse, formés chacun sur un substrat (11) de matériau semi- conducteur commun avec ledit circuit de décalage de niveau, ledit circuit de décalage de niveau comprenant: une couche de matériau semi- conducteur placée au
sommet dudit substrat (11), ledit matériau semi-
conducteur étant d'un premier type de conductivité et légèrement dopé et comportant une surface supérieure; une région de base d'un second type de conductivité opposée à celle dudit premier type de conductivité, ladite région de base s'étendant dans la surface supérieure de ladite couche de matériau semi-conducteur à une profondeur donnée et présentant une configuration sensiblement semi-circulaire; une région de source dudit premier type de conductivité formée dans ladite région de base et définissant une région de canal de surface entre ladite
région de source et ladite couche de matériau semi-
conducteur; une électrode de source connectée à ladite région de source et couplée électriquement audit circuit de tension plus basse; une couche d'isolation de grille placée sur ladite région de canal; une couche de grille conductrice placée sur ladite couche d'isolation de grille; une électrode de drain connectée à une partie de ladite couche de matériau semi-conducteur définissant, de ce fait, une région de drain, ladite électrode de drain étant espacée latéralement de ladite région de base; une électrode de contact connectée à une autre partie de ladite couche de matériau semi-conducteur et couplée électriquement audit circuit de tension flottante (2), la partie de ladite couche de matériau semi-conducteur située entre ladite électrode de drain et ladite électrode de contact définissant une région de conduction; et une résistance placée entre ladite électrode de drain et ladite électrode de contact, ladite résistance étant agencée électriquement parallèle à ladite région
de conduction de ladite couche de matériau semi-
conducteur.
2. Dispositif selon la revendication 1, caractérisé en ce que ladite résistance comprend une région de diffusion dudit second type de conductivité formée dans ladite surface supérieure de ladite couche de matériau
semi-conducteur à une profondeur prédéterminée.
3. Dispositif selon la revendication 1 caractérisé en ce qu'il comprend, de plus, une autre région de corps sensiblement semi-circulaire dudit second type de conductivité formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur concentrique avec ladite région de corps et placée entre ladite
région de corps et ladite électrode de drain.
4. Dispositif selon la revendication 3 caractérisé en ce qu'il comprend, de plus, un contact métallique supplémentaire placé au sommet d'au moins une partie de
ladite autre région de corps.
5. Dispositif selon la revendication 4, caractérisé en ce que ledit contact métallique supplémentaire est
connecté électriquement à ladite électrode de source.
6. Dispositif selon la revendication 1 caractérisé en ce qu'il comprend, de plus, une région de chargement dudit second type de conductivité formée dans ladite
surface supérieure de ladite couche de matériau semi-
conducteur et placée entre ladite autre région de corps et ladite région de diffusion de drain et en contact
avec ladite autre région de corps.
7. Dispositif selon la revendication 1, caractérisé en ce que ladite résistance est une couche conductrice
placée au sommet d'une couche d'isolation.
8. Dispositif selon la revendication 1 caractérisé en ce qu'il comprend, de plus, une région d'espacement fortement dopée dudit second type de conductivité formée dans ladite couche de matériau semi-conducteur et s'étendant dans le substrat (11) pour isoler
électriquement ledit dispositif.
9. Circuit intégré caractérisé en ce qu'il comprend un circuit de tension flottante (2), un circuit de tension relativement plus basse et un dispositif de décalage de niveau comprenant le dispositif selon les
revendications 1, 2, 3, 4, 5, 6, 7 ou 8.
10. Dispositif pour coupler électriquement un circuit de tension flottante (2) à un circuit de tension relativement plus basse, formés chacun dans un substrat (11) commun avec le dispositif à transistor MOS à effet de champ (3), ledit dispositif à transistor MOS à effet de champ (3) comprenant: une couche de matériau semi-conducteur du premier type de conductivité placée au sommet dudit substrat (11) et légèrement dopée et comportant une surface supérieure; une région de diffusion de source dudit second type de conductivité opposée à celle dudit premier type de conductivité et formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur; une électrode de source connectée à ladite région de source et couplée électriquement audit circuit de tension flottante (2); une couche d'isolation de grille placée sur une partie de ladite surface supérieure de ladite couche de matériau semi-conducteur contiguë à ladite région de diffusion de source; une couche de grille conductrice placée sur ladite couche d'isolation de grille; une région de drain dudit second type de conductivité formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur et espacée latéralement de ladite région de diffusion de source; une électrode de drain placée au sommet de ladite diffusion de drain et couplée électriquement audit circuit de tension plus basse; et une résistance connectée entre ladite électrode de
masse et ladite électrode de drain.
11. Dispositif selon la revendication 10 caractérisé en ce qu'il comprend, de plus, une région de puits dudit second type de conductivité s'étendant depuis ladite surface supérieure de ladite couche de matériau semi-conducteur et s'étendant dans ledit substrat (11) et étant espacée latéralement de ladite région de drain et davantage espacée de ladite diffusion de source; et une électrode de masse connectée à ladite région de puits.
12. Dispositif selon la revendication 11 caractérisé en ce qu'il comprend, de plus, une région de diffusion d'isolation dudit second type de conductivité formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur et en contact avec ladite région de puits et espacée latéralement de ladite région de drain pour réduire les résistances
parasites.
13. Dispositif selon la revendication 10 caractérisé en ce qu'il comprend, de plus, une région de chargement légèrement dopée formée dans ladite
surface supérieure de ladite couche de matériau semi-
conducteur en contact avec ladite région de drain et agencée entre ladite région de drain et ladite région
de diffusion de source.
14. Dispositif selon la revendication 10 caractérisé en ce qu'il comprend, de plus, une région de diffusion supplémentaire dudit premier type de conductivité formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur et en contact avec ladite région de diffusion de source et ladite
électrode de source.
15. Circuit intégré caractérisé en ce qu'il comprend un circuit de tension flottante (2) formé dans un substrat (11), une région de diffusion de chargement entourant sensiblement ledit circuit de tension flottante (2), un circuit de tension relativement plus basse formé dans ledit substrat (11) et au moins un dispositif à transistor MOS à effet de champ de décalage de niveau (3) comprenant le dispositif des
revendications 10, 11, 12, 13 ou 14.
16. Dispositif pour coupler électriquement un circuit de tension flottante (2) à un circuit de tension relativement plus basse, formés chacun dans un substrat (11) commun avec ledit dispositif à transistor MOS à effet de champ (3), ledit dispositif à transistor MOS à effet de champ (3) comprenant: une couche de matériau semi-conducteur du premier type de conductivité placée au sommet dudit substrat (11) et légèrement dopée et comprenant une surface supérieure; une région de diffusion de source dudit second type de conductivité opposée à celle dudit premier type de conductivité, ladite région de diffusion de source étant formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur et présentant une configuration sensiblement semi-circulaire; une électrode de source connectée à ladite région de source et couplée électriquement audit circuit de tension flottante (2); une couche d'isolation de grille placée sur une partie de ladite surface supérieure de ladite couche de matériau semi-conducteur contiguë à ladite région de diffusion de source; une couche de grille conductrice placée sur ladite couche d'isolation de grille; une région de drain dudit second type de conductivité formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur et espacée latéralement de ladite région de diffusion de source; une électrode de drain placée au sommet de ladite diffusion de drain et couplée électriquement audit circuit de tension plus basse; et une résistance connectée entre ladite électrode de
masse et ladite électrode de drain.
17. Dispositif selon la revendication 16 caractérisé en ce qu'il comprend, de plus, une région de puits dudit second type de conductivité s'étendant depuis ladite surface supérieure de ladite couche de matériau semi-conducteur et s'étendant dans ledit substrat (11) et étant espacée latéralement de ladite région de drain et davantage espacée de ladite diffusion de source; et une électrode de masse connectée à ladite région de puits.
18. Dispositif selon la revendication 17 caractérisé en ce qu'il comprend, de plus, une région de diffusion d'isolation dudit second type de conductivité formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur et en contact
avec ladite région de puits et ladite région de drain.
19. Dispositif selon la revendication 16 comprenant, de plus, une région de chargement légèrement dopée formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur en contact avec ladite région de drain et agencée entre ladite région de drain et ladite région de diffusion de
source.
20. Dispositif selon la revendication 16 caractérisé en ce qu'il comprend, de plus, une région de diffusion supplémentaire dudit premier type de conductivité formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur et en contact avec ladite région de diffusion de source et ladite
électrode de source.
21. Circuit intégré caractérisé en ce qu'il comprend un circuit de tension flottante (2) formé dans un substrat (11), une région de diffusion de chargement enfermant ledit circuit haute tension, un circuit de tension relativement plus basse formé dans ledit substrat (11); et au moins un dispositif à transistor MOS à effet de champ de décalage de niveau (3) formé dans ledit substrat (11) et couplé électriquement entre ledit circuit haute tension et ledit circuit basse tension, ladite région de chargement enfermant au moins partiellement ledit dispositif à transistor MOS à effet de champ de décalage de niveau (3) et placée entre ledit dispositif à transistor MOS à effet de champ de décalage de niveau (3) et ledit dispositif de tension flottante, ledit dispositif à transistor MOS à effet de
champ (3) comprenant le dispositif des revendications
16, 17, 18, 19 ou 20.
22. Circuit intégré selon la revendication 21 caractérisé en ce qu'il comprend, de plus, une région de diffusion supplémentaire dudit second type de conductivité formée dans ladite surface supérieure de ladite couche de matériau semi-conducteur et placée entre et en contact avec ladite région de chargement et
ladite région de drain.
23. Circuit intégré selon la revendication 22, dans lequel ladite région de diffusion supplémentaire comprend une résistance conductrice supplémentaire connectée entre ladite électrode de drain et ladite électrode de masse en parallèle à ladite couche de
résistance conductrice.
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