JP5479245B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関し、特に、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）構造をダイオードとして用いる半導体装置に関する。
半導体装置に形成された集積回路においては、回路素子としてダイオードが設けられる場合がある。このようなダイオードは、半導体基板にｐ形領域とｎ形領域を相互に接するように形成して実現する場合もあるが、ＭＯＳＦＥＴ構造を利用してダイオードを実現する場合もある。ＭＯＳＦＥＴ構造を使用してダイオードを実現することにより、新たにダイオードを設計するためのコストを節約すると共に、耐圧等の特性をＭＯＳＦＥＴに合わせることができる。
特開２００７−２７２２８号公報
本発明の実施形態の目的は、半導体基板へのリーク電流が少ない半導体装置を提供することである。
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の上層部分に形成された第１導電型のチャネル領域と、前記チャネル領域の上層部分に相互に離隔して形成され、導電型が第２導電型である第１及び第２のソース・ドレイン領域と、前記半導体基板上に設けられた絶縁膜と、前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間の領域の直上域に設けられ、前記絶縁膜の少なくとも一部を介して前記半導体基板から離隔したゲート電極と、前記チャネル領域と前記第２のソース・ドレイン領域との第１の接続点と前記ゲート電極との間に接続された抵抗素子と、を備える。そして、前記第１のソース・ドレイン領域が一方の端子であり、前記抵抗素子と前記ゲート電極との第２の接続点が他方の端子である。
本発明の他の一態様に係る半導体装置は、半導体基板と、前記半導体基板の上層部分に形成された第１導電型のチャネル領域と、前記半導体基板の上層部分に形成され、前記チャネル領域から離隔し、導電型が第２導電型であるリサーフ領域と、前記リサーフ領域の上層部分に形成された第２導電型の第１のソース・ドレイン領域と、前記チャネル領域の上層部分に形成された第２導電型の第２のソース・ドレイン領域と、前記半導体基板上に設けられた絶縁膜と、前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間の領域の直上域に設けられ、前記絶縁膜の少なくとも一部を介して前記半導体基板から離隔したゲート電極と、前記チャネル領域と前記第２のソース・ドレイン領域との接続点と前記ゲート電極との間に接続された抵抗素子と、を備える。そして、前記第１のソース・ドレイン領域が一方の端子であり、前記抵抗素子と前記ゲート電極との接続点が他方の端子である。
第１の実施形態に係る半導体装置を例示する断面図である。 第１の実施形態に係る半導体装置を例示する回路図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の動作を例示する回路図である。 比較例に係る半導体装置を例示する断面図である。 第２の実施形態に係る半導体装置を例示する断面図である。 第２の実施形態に係る半導体装置を例示する回路図である。 （ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の動作を例示する回路図である。 第３の実施形態に係る半導体装置を例示する断面図である。 第４の実施形態に係る半導体装置を例示する断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図であり、
図２は、本実施形態に係る半導体装置を例示する回路図である。
図１及び図２に示すように、本実施形態に係る半導体装置１においては、ｐ形シリコン基板１１（第２導電型基材）が設けられており、その上にｎ形エピタキシャル層１２（第１導電型層）が設けられている。ｐ形シリコン基板１１及びｎ形エピタキシャル層１２により、半導体基板１０が構成されている。ｎ形エピタキシャル層１２の上層部分には、ｎ形のチャネル領域１４が形成されている。チャネル領域１４における実効的な不純物濃度は、ｎ形エピタキシャル層１２における実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。チャネル領域１４の上層部分には、ｐ形のソース・ドレイン領域１５及び１６が、相互に離隔して形成されている。
半導体基板１０上には、例えばシリコン酸化物からなる絶縁膜１８が設けられている。絶縁膜１８内には、例えば不純物が導入されたポリシリコンからなるゲート電極１９が設けられている。ゲート電極１９は、ソース・ドレイン領域１５とソース・ドレイン領域１６との間の領域の直上域に設けられており、絶縁膜１８の一部を介して、半導体基板１０から離隔している。また、絶縁膜１８内におけるチャネル領域１４の直上域から外れた領域には、例えば不純物が導入されたポリシリコンからなる導電膜２０が設けられている。導電膜２０は所定の抵抗値を持つ抵抗素子である。
更に、絶縁膜１８内には、コンタクト２１〜２６が設けられている。更にまた、絶縁膜１８上には、配線３１〜３４が設けられている。コンタクト２１の下端はソース・ドレイン領域１５に接続されており、上端は配線３１に接続されている。コンタクト２２の下端はゲート電極１９に接続されており、上端は配線３２に接続されている。コンタクト２３の下端はソース・ドレイン領域１６に接続されており、上端は配線３３に接続されている。コンタクト２４の下端はチャネル領域１４に接続されており、上端は配線３３に接続されている。コンタクト２５の下端は導電膜２０の一方の端部に接続されており、上端は配線３３に接続されている。コンタクト２６の下端は導電膜２０の他方の端部に接続されており、上端は配線３４に接続されている。そして、配線３２と配線３４とは相互に接続されている。
これにより、ソース・ドレイン領域１６は、コンタクト２３、配線３３及びコンタクト２４を介して、チャネル領域１４に接続されている。また、導電膜２０は、チャネル領域１４及びソース・ドレイン領域１６が共通接続された配線３３と、ゲート電極１９との間に接続されている。すなわち、導電膜２０の一方の端部は、コンタクト２５を介して配線３３に接続されており、導電膜２０の他方の端部は、コンタクト２６、配線３４、配線３２及びコンタクト２２を介してゲート電極１９に接続されている。そして、配線３１はアノード端子Ｔａとなっており、配線３２と配線３４との接続点はカソード端子Ｔｃとなっている。
このように、半導体装置１においては、チャネル領域１４、ソース・ドレイン領域１５及び１６、絶縁膜１８、ゲート電極１９により、ｐ形ＭＯＳＦＥＴ３９が構成されている。ソース・ドレイン領域１５及び１６にそれぞれ接続されたコンタクト２１及び２３は、ｐ形ＭＯＳＦＥＴ３９のソース・ドレイン電極となっている。また、チャネル領域１４に接続されたコンタクト２４は、ｐ形ＭＯＳＦＥＴ３９のバックゲート電極となっている。そして、ｐ形ＭＯＳＦＥＴ３９の一方のソース・ドレイン領域１６に接続されたコンタクト２３と、バックゲート電極であるコンタクト２４とは、配線３３を介して相互に接続されている。また、この接続点である配線３３と、ゲート電極１９との間に、抵抗素子としての導電膜２０が接続されている。更に、ゲート電極１９と導電膜２０との接続点が、カソード端子Ｔｃとなっている。アノード端子Ｔａ及びカソード端子Ｔｃは、ｐ形ＭＯＳＦＥＴ３９の外部端子であり、半導体装置１内におけるｐ形ＭＯＳＦＥＴ３９以外の部分、又は、半導体装置１の外部に接続されている。そして、アノード端子Ｔａとカソード端子Ｔｃとの間には、電圧が印加される。
次に、本実施形態に係る半導体装置の動作について説明する。
図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置の動作を例示する回路図であり、（ａ）はアノード端子にカソード端子よりも高い電位が印加された場合を示し、（ｂ）はカソード端子にアノード端子よりも高い電位が印加された場合を示す。
図１及び図３（ａ）に示すように、アノード端子Ｔａに高電位、例えば、＋５Ｖの電位が印加され、カソード端子Ｔｃに低電位、例えば、０Ｖの電位が印加されたとする。そうすると、ソース・ドレイン領域１５には、配線３１及びコンタクト２１を介して＋５Ｖが印加され、ゲート電極１９には、配線３２及びコンタクト２２を介して０Ｖが印加される。このとき、カソード端子Ｔｃとチャネル領域１４との間には導電膜２０が接続されているため、導電膜２０の抵抗によってソース・ドレイン領域１６及びチャネル領域１４の電位はカソード端子Ｔｃの電位よりも上昇し、上述の高電位と低電位との間の電位となる。例えば、ソース・ドレイン領域１６及びチャネル領域１４の電位は＋１Ｖとなる。この結果、チャネル領域１４（例えば＋１Ｖ）に対してゲート電極１９（例えば０Ｖ）が低電位となり、チャネル領域１４の最上層部分であって、ソース・ドレイン領域１５とソース・ドレイン領域１６との間の領域に反転層が形成され、ｐ形ＭＯＳＦＥＴ３９が導通する。これにより、ｐ形ＭＯＳＦＥＴ３９を介して、アノード端子Ｔａからカソード端子Ｔｃに向けて電流が流れる。
一方、図１及び図３（ｂ）に示すように、アノード端子Ｔａに低電位、例えば、０Ｖの電位が印加され、カソード端子Ｔｃに高電位、例えば、＋５Ｖの電位が印加されたとする。そうすると、ソース・ドレイン領域１５には、配線３１及びコンタクト２１を介して０Ｖが印加され、ゲート電極１９には、配線３２及びコンタクト２２を介して＋５Ｖが印加される。そして、導電膜２０の抵抗によってソース・ドレイン領域１６及びチャネル領域１４の電位はカソード端子Ｔｃの電位よりも低下し、上述の高電位と低電位との間の電位となる。例えば、ソース・ドレイン領域１６及びチャネル領域１４の電位は＋４Ｖとなる。この結果、チャネル領域１４（例えば＋４Ｖ）に対してゲート電極１９（例えば＋５Ｖ）が高電位となり、ｐ形ＭＯＳＦＥＴ３９が非導通となる。このため、アノード端子Ｔａとカソード端子Ｔｃとの間には、電流が流れない。
次に、本実施形態の効果について説明する。
上述の如く、ｐ形ＭＯＳＦＥＴ３９は、アノード端子Ｔａからカソード端子Ｔｃに向けては電流を流すが、カソード端子Ｔｃからアノード端子Ｔａに向けては電流を流さない。すなわち、ｐ形ＭＯＳＦＥＴ３９は、ダイオードとして機能する。また、ｐ形ＭＯＳＦＥＴ３９は、ＭＯＳＦＥＴ動作によって、電流を流したり遮断したりするため、アノード端子Ｔａからカソード端子Ｔｃに流れる電流が、半導体基板１０に漏れることが少ない。すなわち、半導体基板１０へのリーク電流が少ない。これにより、電流の損失を抑えることができると共に、ノイズ電流が抑制されるため、半導体装置１を信号処理装置として使用する場合には、信号の波形が乱れにくい。
次に、比較例について説明する。
図４は、本比較例に係る半導体装置を例示する断面図である。
図４に示すように、本比較例に係る半導体装置１０１には、ｐ形ＭＯＳＦＥＴ１３９が形成されている。ｐ形ＭＯＳＦＥＴ１３９の構成は、前述の第１の実施形態におけるｐ形ＭＯＳＦＥＴ３９（図１参照）の構成と同様である。但し、本比較例においては、抵抗素子としての導電膜２０（図１参照）が設けられていない。また、配線３２及び３３（図１参照）の代わりに配線１３５が設けられている。配線１３５は、ゲート電極１９、ソース・ドレイン領域１６及びチャネル領域１４に共通接続されており、カソード端子Ｔｃとなっている。
本比較例においては、アノード端子Ｔａを配線３１及びコンタクト２１を介してｐ形のソース・ドレイン領域１５に接続し、カソード端子Ｔｃを配線１３５及びコンタクト２４を介してｎ形のチャネル領域１４に接続することにより、ｐ形のソース・ドレイン領域１５とｎ形のチャネル領域１４との間にｐｎ接合面が形成され、ダイオードとして機能する。
しかしながら、本比較例においては、ｐ形のソース・ドレイン領域１５、ｎ形のチャネル領域１４及びｎ形エピタキシャル層１２、ｐ形シリコン基板１１により、縦型のｐｎｐ寄生バイポーラトランジスタが形成されてしまい、このｐｎｐ寄生バイポーラトランジスタがオン状態となることにより、ソース・ドレイン領域１５からｐ形シリコン基板１１に電流が流れてしまう。この電流はリーク電流となるため、その分、アノード端子Ｔａからカソード端子Ｔｃに流れる電流が減少し、電流効率が低下する。また、ｐ形シリコン基板１１に漏洩した電流はノイズ電流となるため、半導体装置１を信号処理装置として使用する場合には、信号の波形が乱れてしまう。
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体装置を例示する断面図であり、
図６は、本実施形態に係る半導体装置を例示する回路図である。
図５及び図６に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、ｐ形ＭＯＳＦＥＴ３９の代わりにｎ形ＭＯＳＦＥＴ４９が形成されている点が異なっている。
本実施形態に係る半導体装置２においては、前述の第１の実施形態と同様に、ｐ形シリコン基板１１上にｎ形エピタキシャル層１２が設けられて、半導体基板１０が構成されている。しかしながら、第１の実施形態においては、チャネル領域１４の導電型はｎ形であり、ソース・ドレイン領域１５及び１６の導電型はｐ形であるのに対し、本実施形態においては、チャネル領域４４の導電型はｐ形であり、ソース・ドレイン領域４５及び４６の導電型はｎ形である。これにより、ｎ形ＭＯＳＦＥＴ４９が形成されている。
また、前述の第１の実施形態と同様に、半導体装置２においては、ソース・ドレイン領域４６とチャネル領域４４とが相互に接続されている。更に、導電膜２０が設けられており、ソース・ドレイン領域４６とチャネル領域４４との接続点と、ゲート電極１９との間に接続されている。但し、第１の実施形態とは逆に、ソース・ドレイン領域４５に接続された配線３１がカソード端子Ｔｃとなっており、導電膜２０とゲート電極１９との接続点がアノード端子Ｔａとなっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態に係る半導体装置の動作について説明する。
図７（ａ）及び（ｂ）は、本実施形態に係る半導体装置の動作を例示する回路図であり、（ａ）はアノード端子にカソード端子よりも高い電位が印加された場合を示し、（ｂ）はカソード端子にアノード端子よりも高い電位が印加された場合を示す。
図５及び図７（ａ）に示すように、アノード端子Ｔａに高電位、例えば、＋５Ｖの電位が印加され、カソード端子Ｔｃに低電位、例えば、０Ｖの電位が印加されたとする。そうすると、ソース・ドレイン領域４５には、配線３１及びコンタクト２１を介して０Ｖが印加され、ゲート電極１９には、配線３２及びコンタクト２２を介して＋５Ｖが印加される。このとき、カソード端子Ｔｃとチャネル領域４４との間には導電膜２０が接続されているため、導電膜２０の抵抗によってソース・ドレイン領域４６及びチャネル領域４４の電位はカソード端子Ｔｃの電位よりも低下し、上述の高電位と低電位との間の電位となる。例えば、ソース・ドレイン領域４６及びチャネル領域４４の電位は＋４Ｖとなる。この結果、チャネル領域４４（例えば＋４Ｖ）に対してゲート電極１９（例えば＋５Ｖ）が高電位となり、チャネル領域４４の最上層部分であって、ソース・ドレイン領域４５とソース・ドレイン領域４６との間の領域に反転層が形成され、ｎ形ＭＯＳＦＥＴ４９が導通する。これにより、ｎ形ＭＯＳＦＥＴ４９を介して、アノード端子Ｔａからカソード端子Ｔｃに向けて電流が流れる。
一方、図５及び図７（ｂ）に示すように、アノード端子Ｔａに低電位、例えば、０Ｖの電位が印加され、カソード端子Ｔｃに高電位、例えば、＋５Ｖの電位が印加されたとする。そうすると、ソース・ドレイン領域４５には、配線３１及びコンタクト２１を介して＋５Ｖが印加され、ゲート電極１９には、配線３２及びコンタクト２２を介して０Ｖが印加される。そして、導電膜２０の抵抗によってソース・ドレイン領域４６及びチャネル領域４４の電位はカソード端子Ｔｃの電位よりも上昇し、上述の高電位と低電位との間の電位となる。例えば、ソース・ドレイン領域４６及びチャネル領域４４の電位は＋１Ｖとなる。この結果、チャネル領域４４（例えば＋１Ｖ）に対してゲート電極１９（例えば０Ｖ）が低電位となり、ｎ形ＭＯＳＦＥＴ４９が非導通となる。これにより、アノード端子Ｔａとカソード端子Ｔｃとの間には、電流が流れない。
次に、本実施形態の効果について説明する。
本実施形態の効果は、前述の第１の実施形態と同様である。すなわち、ｎ形ＭＯＳＦＥＴ４９は、アノード端子Ｔａからカソード端子Ｔｃに向けては電流を流すが、カソード端子Ｔｃからアノード端子Ｔａに向けては電流を流さないため、ダイオードとして機能する。また、ｎ形ＭＯＳＦＥＴ４９は、ＭＯＳＦＥＴ動作によって電流を流したり遮断したりするため、半導体基板１０に漏れるリーク電流が少ない。この結果、電流の損失を抑えることができると共に、半導体装置２を信号処理装置として使用する場合には、信号の波形が乱れにくい。
次に、第３の実施形態について説明する。
図８は、本実施形態に係る半導体装置を例示する断面図である。
図８に示すように、本実施形態に係る半導体装置３は、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、ｎ形エピタキシャル層１２の上層部分にｐ形のリサーフ領域５１が形成されており、ソース・ドレイン領域１５はチャネル領域１４内ではなく、リサーフ領域５１内に形成されている点が異なっている。また、リサーフ領域５１内には、絶縁体として、ＳＴＩ（shallow trench isolation）５２が設けられている。
より詳細には、リサーフ領域５１はチャネル領域１４から離隔しており、リサーフ領域５１とチャネル領域１４との間にはｎ形エピタキシャル層１２の一部が介在している。リサーフ領域５１における実効的な不純物濃度は、ソース・ドレイン領域１５における実効的な不純物濃度よりも低い。ＳＴＩ５２は、例えばシリコン酸化物等の絶縁材料からなり、リサーフ領域５１の上層部分であって、ソース・ドレイン領域１５とソース・ドレイン領域１６との間に形成されており、ソース・ドレイン領域１５に接している。ＳＴＩ５２の上面は半導体基板１０の上面に露出しており、ＳＴＩ５２の下面はソース・ドレイン領域１５及び１６の下面よりも下方に位置している。
ゲート電極１９は、ソース・ドレイン領域１５とソース・ドレイン領域１６との間の領域のうち、ＳＴＩ５２におけるソース・ドレイン領域１５側の部分の直上域には設けられていない。これにより、本実施形態においては、ｎ形エピタキシャル層１２、チャネル領域１４、リサーフ領域５１、ソース・ドレイン領域１５及び１６、絶縁膜１８並びにゲート電極１９により、ｐ形ＬＤＭＯＳ（Laterally Diffused MOSfet：横方向拡散ＭＯＳＦＥＴ）５９が構成されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
本実施形態においては、ソース・ドレイン領域１５がｐ形のリサーフ領域５１内に形成されており、リサーフ領域５１はチャネル領域１４から、ｎ形エピタキシャル層１２を介して離隔している。また、ソース・ドレイン領域１５とソース・ドレイン領域１６との間には、ソース・ドレイン領域１５及び１６よりも深くＳＴＩ５２が設けられている。このため、ｎ形エピタキシャル層１２、チャネル領域１４、リサーフ領域５１、ソース・ドレイン領域１５及び１６、絶縁膜１８並びにゲート電極１９によって構成されるｐ形ＬＤＭＯＳ５９は、前述の第１の実施形態におけるｐ形ＭＯＳＦＥＴ３９（図１参照）と比較して、ソース・ドレイン領域１５とソース・ドレイン領域１６との間の耐圧が高い。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。すなわち、本実施形態に係る半導体装置３は、図２と同じ回路図によって表すことができる。
次に、第４の実施形態について説明する。
図９は、本実施形態に係る半導体装置を例示する断面図である。
図９に示すように、本実施形態は、前述の第２の実施形態と第３の実施形態とを組み合わせた例である。すなわち、本実施形態に係る半導体装置４は、前述の第３の実施形態に係る半導体装置３（図８参照）と比較して、ｐ形ＬＤＭＯＳ５９の代わりにｎ形ＬＤＭＯＳ６９が形成されている点が異なっている。
すなわち、前述の第３の実施形態においては、チャネル領域１４の導電型はｎ形であり、リサーフ領域５１の導電型はｐ形であり、ソース・ドレイン領域１５及び１６の導電型はｐ形であるのに対し、本実施形態においては、チャネル領域４４の導電型はｐ形であり、リサーフ領域６１の導電型はｎ形であり、ソース・ドレイン領域４５及び４６の導電型はｎ形である。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
本実施形態においては、前述の第２の実施形態と比較して、ｎ形ＬＤＭＯＳ６９におけるソース・ドレイン間の耐圧が高い。本実施形態における上記以外の作用効果は、前述の第２の実施形態と同様である。すなわち、本実施形態に係る半導体装置４は、図６と同じ回路図によって表すことができる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態においては、半導体基板１０がｐ形シリコン基板１１上にｎ形エピタキシャル層１２が設けられたものである例を示したが、本発明はこれに限定されない。例えば、ｐ形シリコン基板の上層部分にドナーとなる不純物を注入してｎ形拡散層が形成されたものであってもよく、単一導電型の基板であってもよく、ＳＯＩ（silicon on insulator）基板であってもよい。
また、前述の各実施形態においては、抵抗素子をポリシリコンからなる導電膜２０によって構成する例を示したが、本発明はこれに限定されない。例えば、コンタクト２３及び２４と、コンタクト２２との間の配線を長く引き回すことにより、抵抗を付加してもよい。また、半導体基板１０内に実効的な不純物濃度が低い低濃度領域を形成して、これを抵抗素子としてもよい。
以上説明した実施形態によれば、半導体基板へのリーク電流が少ない半導体装置を実現することができる。
１、２、３、４：半導体装置、１０：半導体基板、１１：ｐ形シリコン基板、１２：ｎ形エピタキシャル層、１４：チャネル領域、１５、１６：ソース・ドレイン領域、１８：絶縁膜、１９：ゲート電極、２０：導電膜、２１〜２６：コンタクト、３１〜３４：配線、３９：ｐ形ＭＯＳＦＥＴ、４４：チャネル領域、４５、４６：ソース・ドレイン領域、４９：ｎ形ＭＯＳＦＥＴ、５１：リサーフ領域、５２：ＳＴＩ、５９：ｐ形ＬＤＭＯＳ、６１：リサーフ領域、６９：ｎ形ＬＤＭＯＳ、１０１：半導体装置、１３５：配線、１３９：ｐ形ＭＯＳＦＥＴ、Ｔａ：アノード端子、Ｔｃ：カソード端子

Claims (7)

  1. 半導体基板と、
    前記半導体基板の上層部分に形成された第１導電型のチャネル領域と、
    前記チャネル領域の上層部分に相互に離隔して形成され、導電型が第２導電型である第１及び第２のソース・ドレイン領域と、
    前記半導体基板上に設けられた絶縁膜と、
    前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間の領域の直上域に設けられ、前記絶縁膜の少なくとも一部を介して前記半導体基板から離隔したゲート電極と、
    前記チャネル領域と前記第２のソース・ドレイン領域との第１の接続点と前記ゲート電極との間に接続された抵抗素子と、
    を備え、
    前記第１のソース・ドレイン領域が一方の端子であり、前記抵抗素子と前記ゲート電極との第２の接続点が他方の端子であることを特徴とする半導体装置。
  2. 前記半導体基板は、
    第２導電型基材と、
    前記第２導電型基材上に設けられ、上層部分の一部に前記チャネル領域が形成された第１導電型層と、
    を有することを特徴とする請求項１記載の半導体装置。
  3. 半導体基板と、
    前記半導体基板の上層部分に形成された第１導電型のチャネル領域と、
    前記半導体基板の上層部分に形成され、前記チャネル領域から離隔し、導電型が第２導電型であるリサーフ領域と、
    前記リサーフ領域の上層部分に形成された第２導電型の第１のソース・ドレイン領域と、
    前記チャネル領域の上層部分に形成された第２導電型の第２のソース・ドレイン領域と、
    前記半導体基板上に設けられた絶縁膜と、
    前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間の領域の直上域に設けられ、前記絶縁膜の少なくとも一部を介して前記半導体基板から離隔したゲート電極と、
    前記チャネル領域と前記第２のソース・ドレイン領域との接続点と前記ゲート電極との間に接続された抵抗素子と、
    を備え、
    前記第１のソース・ドレイン領域が一方の端子であり、前記抵抗素子と前記ゲート電極との接続点が他方の端子であることを特徴とする半導体装置。
  4. 前記半導体基板は、
    第２導電型基材と、
    前記第２導電型基材上に設けられ、上層部分の一部に前記チャネル領域及び前記リサーフ領域が形成された第１導電型層と、
    を有することを特徴とする請求項３記載の半導体装置。
  5. 前記リサーフ領域内であって、前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間に設けられた絶縁体をさらに備えたことを特徴とする請求項３または４に記載の半導体装置。
  6. 前記抵抗素子は、前記ゲート電極と同じ層に形成された導電膜であることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記ゲート電極及び前記導電膜はポリシリコンにより形成されていることを特徴とする請求項６記載の半導体装置。
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