JP2014099484A

JP2014099484A - 半導体装置

Info

Publication number: JP2014099484A
Application number: JP2012249776A
Authority: JP
Inventors: Kota Tomita; 幸太冨田; Noboru Matsuda; 昇松田; Hiroshi Ishibashi; 弘石橋; Hidenobu Kojima; 秀伸小島; Ayumi Ueshima; 亜友美上嶋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-11-13
Filing date: 2012-11-13
Publication date: 2014-05-29

Abstract

【課題】
本発明が解決しようとする課題は、破壊耐量を維持しながら、素子の微細化を可能にする半導体装置を提供することである。
【解決手段】
実施形態の半導体装置は、第２面を有し、第１導電型の第１半導体層が設けられた半導体基板と、前記第２面に接続された第２電極と、前記第２面から前記前記第１半導体層まで達するように設けられた複数のトレンチと、前記トレンチ内に設けられた制御電極と、前記トレンチ内に設けられた第３電極と、前記第２電極と前記第３電極との間に位置し、前記トレンチ内に収納するように設けられた第２絶縁膜と、前記制御電極と前記第２電極との間に位置し、前記トレンチから突出するように設けられた第３絶縁膜とを有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

電力変換や電力制御のために、例えば、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴと呼ぶ）が用いられている。ＩＧＢＴ内に組み込まれるトランジスタセル数によって、ＩＧＢＴの電流の流れやすさ等の物性が決定する。よって、ＩＧＢＴの微細化はＩＧＢＴの性能向上の観点から必要不可欠である。

特開２００９−２６７９７号公報

本発明が解決しようとする課題は、破壊耐量を維持しながら、素子の微細化を可能にする半導体装置を提供することである。

実施形態の半導体装置は、第１面及び前記第１面に対向する第２面を有し、第１導電型の第１半導体層が設けられた半導体基板と、前記第１面に設けられた第２導電型の第２半導体層と、前記第２半導体層に接続された第１電極と、前記第２面に設けられた第２導電型の第３半導体層と、前記第３半導体層上に設けられた第２導電型の第４半導体層と、前記第２面に選択的に設けられた第１導電型の第５半導体層と、前記第２面に接続された第２電極と、前記第２面から前記前記第１半導体層まで達するように設けられた複数のトレンチと、前記トレンチ内に第１絶縁膜を介して設けられた制御電極と、前記第２電極と電気的に接続され、前記トレンチ内に第１絶縁膜を介して設けられた第３電極と、前記第２電極と前記第３電極との間に位置し、前記トレンチ内に収納するように設けられた第２絶縁膜と、前記制御電極と前記第２電極との間に位置し、前記トレンチから突出するように設けられた第３絶縁膜とを有する。

一実施形態に係る半導体装置１ａの断面構造を示す断面図。比較例１に係る半導体装置１ｂの断面構造を示す断面図。比較例２に係る半導体装置１ｃの断面構造を示す断面図。

以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。なお、本実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。以下の説明において、ｎ、ｎ^＋及びｐ、ｐ^＋の表記は不純物濃度の相対的な高低を表す。すなわち、ｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高いことを示す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。

（半導体装置１ａの構造）
一実施形態に係る半導体装置１ａの構造について、図１を参照しながら説明する。図１は一実施形態に係る半導体装置１ａの断面構造を示す断面図を示している。

半導体装置１ａはＩＧＢＴ構造を有する。半導体装置１ａは半導体基板１００、エミッタ電極１２（第２電極）及びコレクタ電極１３（第１電極）により構成される。

半導体基板１００は、ｎ型ベース層２（第１半導体層）を有する。また、半導体基板１００は第１面と、第１面に対向する第２面を有する。半導体基板１００には、例えばシリコン（Ｓｉ）が用いられるが、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）等を用いた場合でも実施は可能である。

半導体装置１ａの構成について説明する。まず、ｎ型ベース層２を有する半導体基板１００の第１面にｐ^＋型コレクタ層３（第２半導体層）が設けられる。半導体基板１００の第２面にはｐ型ベース層４（第３半導体層）が設けられる。そして、ｐ型ベース層４に接する複数のｎ^＋型エミッタ層５（第５半導体層）が、半導体基板１００の第２面に選択的に設けられる。ｎ^＋型エミッタ層５同士の間にはｐ^＋型コンタクト層６（第４半導体層）が設けられる。

次に、半導体基板１００の第２面からｎ型ベース層２まで達し、ｐ型ベース層４及びｎ^＋型エミッタ層５に接するようにトレンチ７が設けられる。そして、ゲート電極９（制御電極）及びエミッタ電位電極１０が、絶縁膜８を介してトレンチ７内に設けられる。なお、ゲート電極９及びエミッタ電位電極１０には、例えばポリシリコン等が用いられるが、その材料は特に限定されない。

ゲート電極９上にはゲート電極上絶縁膜１１ｂが設けられる。また、エミッタ電位電極１０上にはエミッタ電位電極上絶縁膜１１ａが設けられる。その際、ゲート電極上絶縁膜１１ｂの上面は、半導体基板１００の第２面よりも上側に位置するように設けられる。すなわち、ゲート電極上絶縁膜１１ｂはトレンチ７（半導体基板１００）から突出している。一方、エミッタ電位電極上絶縁膜１１ａの上面は、半導体基板１００の第２面よりも下側に位置するように設けられる。すなわち、エミッタ電位電極上絶縁膜１１ａはトレンチ７内（半導体基板１００内）に完全に収まっている。

そして、ｎ^＋型エミッタ層５及びｐ^＋型コンタクト層６に接するエミッタ電極１２が半導体基板１００の第２面に設けられる。また、ｐ^＋型コレクタ層３に接するコレクタ電極１３が半導体基板の第１面に設けられる。以上のような構成を半導体装置１ａは有する。

図１では、ゲート電極９が設けられたトレンチ７に隣接するトレンチ７にはエミッタ電位電極１０が設けられている。しかし、図１はあくまで一例であり、ゲート電極９が設けられたトレンチ７に隣接するトレンチ７にゲート電極９が設けられていても構わない。また、エミッタ電位電極１０が設けられたトレンチ７に隣接するトレンチ７にエミッタ電位電極１０が設けられていても構わない。

また、図１では、エミッタ電位電極１０が設けられたトレンチ７に接するｐ型ベース層４に、ｎ^＋型エミッタ層５が設けられていない部分を有する。これは、半導体装置１ａを動作する際、エミッタ電位電極１０に接するｐ型ベース層４には反転層が形成されず、無効領域となるためである。しかし、図１はあくまで一例であり、エミッタ電位電極１０が設けられたトレンチ７に接するｐ型ベース層４に、ｎ^＋型エミッタ層５を設けても実施は可能である。

（半導体装置１ａの動作）
次に半導体装置１ａの動作について説明する。

上述したように構成されるＩＧＢＴ構造を有する半導体装置１ａは、図１に示すように、トレンチ７に沿って形成されたｎ^＋型エミッタ層５、ｐ型ベース層４、及びｎ型ベース層２が、ｎチャネル型のＭＯＳ型トランジスタを構成している。また、ｐ^＋型コンタクト層６、ｐ型ベース層４、ｎ型ベース層２及びｐ^＋型コレクタ層３が、ｐｎｐ型のバイポーラトランジスタを構成している。半導体装置１ａは、ＭＯＳ型トランジスタとｐｎｐ型トランジスタの複合動作により動作する。

例えば、エミッタ電極１２に対してコレクタ電極１３に正電位を印加した状態で、ゲート電極９に閾値電圧よりも大きな電圧を印加する。この場合、ｐ型ベース層４の絶縁膜８（トレンチ７）に接する面に反転層が形成される。これにより、ＭＯＳ型トランジスタがオン状態になり、ＭＯＳ型トランジスタに電子電流が流れる。

この電子電流は、ｐ^＋型コレクタ層３、ｎ型ベース層２、ｐ型ベース層４の絶縁膜８（トレンチ７）に接する面に形成されたｎ型の反転層、及びｎ＋型エミッタ層５を通じて、コレクタ電極１３からエミッタ電極１２へ流れる。

この電子電流は、上述したｐｎｐ型バイポーラトランジスタのベース電流として機能する。すなわち、電子電流が流れると、ｐｎｐ型バイポーラトランジスタがオン状態となり、ｐｎｐ型バイポーラトランジスタに正孔電流が流れる。この正孔電流は、ｐ^＋型コレクタ層３、ｎ型ベース層２、ｐ型ベース層４、及びｐ^＋型コンタクト層６を通じて、コレクタ電極１３からエミッタ電極１２へ流れる。

以上のように、半導体装置１ａは、ＭＯＳ型トランジスタの電子電流が流れると、ｐｎｐ型バイポーラトランジスタにベース電流が供給され、ｐｎｐ型バイポーラトランジスタがオン状態になる。従って、半導体装置１ａは、ゲート電極９の電圧を制御してＭＯＳ型トランジスタのオン状態とオフ状態とを切り替えることにより、ｐｎｐ型バイポーラトランジスタのオン状態とオフ状態とが切り替わる。

（半導体装置１ａの効果）
本実施形態の半導体装置１ａの効果について説明する。

まず、エミッタ電位電極１０を設けることにより得られる効果について説明する。ＩＧＢＴでは、一般に、電圧を印加し空乏層を発生させると、ゲート電極９が設けられたトレンチ７底部近傍のｎ型ベース層２において、等電位線が密になり、電界が高くなる。そのため、オン状態からオフ状態へターンオフすると、高電界と高密度のキャリアにより、ゲート電極９が設けられたトレンチ７底部近傍において、アバランシェ現象が発生しやすい。すなわち、ゲート電極９が設けられたトレンチ７底部近傍における高電界は、半導体装置１ａの破壊耐量の低下の原因となる。

そのような問題に対して、本実施形態の半導体装置１ａのように、エミッタ電位電極１０を有するトレンチ７を形成することにより、アバランシェ電流の分散が生じる。すなわち、ゲート電極９が設けられたトレンチ７底部近傍で発生するアバランシェ電流が、エミッタ電位電極１０に分散して流れる。よって、エミッタ電位電極１０を有するトレンチ７を設けることにより、半導体装置１ａの破壊耐量の低下を抑制することが可能となる。

ここで、半導体装置１ａの損失を低減するために、トレンチ７間のピッチを低下（半導体装置１ａの微細化）させることが挙げられる。上記のようなエミッタ電位電極１０を有するトレンチ７が設けられた半導体装置１ａの微細化に伴う問題点について、比較例１及び２を用いて説明する。図２は比較例１に係る半導体装置１ｂの断面構造を示す断面図、図３は比較例２に係る半導体装置１ｃの断面構造を示す断面図を示している。

比較例１に係る半導体装置１ｂが本実施形態の半導体装置１ａと異なる点は、図２に示すように、エミッタ電位電極上絶縁膜１１ａを設けていない点である。すなわち、エミッタ電位電極１０とエミッタ電極１２は、半導体基板１００の第２面よりも上で接続されている。エミッタ電位電極上絶縁膜１１ａ以外の構造については第１の実施形態の場合と同様である。

半導体装置１ｂのような構造において、損失低減を目的としたトレンチ７間のピッチの低下（半導体装置１ｂの微細化）を行った場合、第２面におけるゲート電極９及びエミッタ電位電極１０の段差部のアスペクト比が増大し、トレンチ７へのエミッタ電位電極１０の埋め込みが不完全となってしまう問題点が生じる。また、エミッタ電位電極１０が半導体基板１００の第２面よりも上まで設けられているため、ゲート電極９とエミッタ電位電極１０の距離が近くなり、設計寸法マージンが小さくなってしまう。そのため、ゲート電極９とエミッタ電位電極１０が接触し、ショートしてしまうリスクが大きくなる。

次に比較例２について説明する。比較例２に係る半導体装置１ｃが本実施形態の半導体装置１ａと異なる点は、図３に示すように、ゲート電極９及びエミッタ電位電極１０上の層間絶縁膜１４の上面が、半導体基板１００の第２面よりも下側に位置するように設けられている点である。すなわち、層間絶縁膜１４はトレンチ７内（半導体基板１００内）に完全に収まっている。層間絶縁膜１４以外の構造については第１の実施形態の場合と同様である。

半導体装置１ｃは層間絶縁膜１４がトレンチ７の内に完全に収まっているため、損失低減を目的としたトレンチ７間のピッチの低下（半導体装置１ｂの微細化）を行った場合でも、ゲート電極９及びエミッタ電位電極１０のアスペクト比の増大が生じない。よって、トレンチ７へのエミッタ電位電極１０の埋め込みが不完全になってしまうという問題点は生じない。また、ゲート電極９とエミッタ電位電極１０との距離が半導体装置１ｂよりも確保できるため、ゲート電極９とエミッタ電位電極１０の接触という問題点も抑制される。

半導体装置１ｃの場合、ゲート電極９とエミッタ電位電極１０が半導体基板１００の深い位置に形成されている。そのため、ｐ型ベース層４とｎ^＋型エミッタ層５も半導体基板１００の深い位置まで形成する必要がある。その場合、アバランシェ耐量の低下及び逆回復時間の悪化といった問題点が生じてしまう。

本実施形態の半導体装置１ａの場合、ゲート電極上絶縁膜１１ｂの上面は、半導体基板１００の第２面よりも上側に位置するように設けられている。さらに、エミッタ電位電極上絶縁膜１１ａの上面は、半導体基板１００の第２面よりも下側に位置するように設けられる。そのため、比較例１の半導体装置１ｂにおける、第２面でのゲート電極９及びエミッタ電位電極１０の段差部のアスペクト比が増大を抑制することができる。よって、トレンチ７へのエミッタ電位電極１０の不完全な埋め込みを抑制することができる。

また、ゲート電極９とエミッタ電位電極１０の距離も半導体装置１ｂの場合よりも確保できるため、ゲート電極９とエミッタ電位電極１０の接触リスクを減らすことができる。

さらにまた、比較例２の半導体装置１ｃのようにゲート電極９及びエミッタ電位電極１０をトレンチ７の深い位置に形成する必要が無い。従って、アバランシェ耐量の低下及び逆回復時間の悪化を抑制することが可能となる。

本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ａ、１ｂ、１ｃ…半導体装置、２…ｎ型ベース層（第１半導体層）、３…ｐ^＋コレクタ層（第２半導体層）、４…ｐ型ベース層（第３半導体層）、５…ｎ^＋型エミッタ層（第５半導体層）、６…ｐ^＋型コンタクト層（第４半導体層）、７…トレンチ、８…絶縁膜（第１絶縁膜）、９…ゲート電極（制御電極）、１０…エミッタ電位電極（第３電極）、１１ａ…エミッタ電位電極上絶縁膜（第２絶縁膜）、１１ｂ…ゲート電極上絶縁膜（第３絶縁膜）、１２…エミッタ電極（第２電極）、１３…コレクタ電極（第１電極）、１４…層間絶縁膜、１００…半導体基板

Claims

第１面及び前記第１面に対向する第２面を有し、第１導電型の第１半導体層が設けられた半導体基板と、
前記第１面に設けられた第２導電型の第２半導体層と、
前記第２半導体層に接続された第１電極と、
前記第２面に設けられた第２導電型の第３半導体層と、
前記第３半導体層上に設けられた第２導電型の第４半導体層と、
前記第２面に選択的に設けられた第１導電型の第５半導体層と、
前記第２面に接続された第２電極と、
前記第２面から前記前記第１半導体層まで達するように設けられた複数のトレンチと、
前記トレンチ内に第１絶縁膜を介して設けられた制御電極と、
前記第２電極と電気的に接続され、前記トレンチ内に第１絶縁膜を介して設けられた第３電極と、
前記第２電極と前記第３電極との間に位置し、前記トレンチ内に収納するように設けられた第２絶縁膜と、
前記制御電極と前記第２電極との間に位置し、前記トレンチから突出するように設けられた第３絶縁膜と、
を有する半導体装置。
前記制御電極が設けられた前記トレンチと、前記第３電極が設けられた前記トレンチとが隣接した請求項１に記載の半導体装置。