JP4832841B2 - 半導体装置 - Google Patents
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Description
この駆動回路は、図19に示すように、それぞれNMOSFET131(又は132)と抵抗Rからなる2つのレベルシフト回路と、それぞれCMOSロジックからなるハイサイド制御ロジック51とローサイド制御ロジック52とを含み、絶縁ゲートバイポーラトランジスタ61,62のゲートの駆動回路として働く。このようなシフトされたレベルの信号を出力するレベルシフト回路を含む高圧電力用集積回路は、従来からあり(例えば、特許文献1)、典型的には図19に示すようにIGBTによるハーフブリッジ接続でのハイサイド側IGBTのゲートの駆動回路を構成するCMOSロジックなどに用いられる。尚、図16等に示すCMOSはフローティング電源上で動作する構成例である。
また、5は前記P領域104aの表面上に形成されたN+領域、107aはP−領域104bに囲まれて、N−エピタキシャル層2の表面に形成されたN+領域、107bはP−領域104bの外部に形成されたN+領域、8はP領域104aの表面に形成されたP+領域、9はP+領域3に接して形成された基板電極、10はN+領域5とP+領域8に接して形成されたソース電極、11はN+領域5とN−エピタキシャル領域2に挟まれたP領域104aの表面上の絶縁膜上に形成されたゲート電極、12はN+領域107aに接して形成されたドレイン電極、13はN+領域107bの表面上に形成されたフローティング電源電極である。
このために、実効的なRが低下してしまい、正常な信号伝達が出来なくなるという不具合があった。
この問題は、NMOSが複数形成されている場合(上面図は図18、回路は図19)はさらに深刻で、このJFETは複数のNMOS相互間でも形成されてしまい、対策が極めて困難であった。
該半導体装置は、
前記P領域の表層部の一部に互いに分離して設けられた第1N型領域及び第2N型領域と、前記第1N型領域の上に設けられた第1電極と、前記第2N型領域の上に設けられた第2電極と、前記第1N型領域と前記第2N型領域の間の前記P領域の表面に設けられたゲート電極とを有してなる半導体素子を含み、前記第1N型領域及び前記第2N型領域が前記P領域によって囲まれて、前記N−領域と分離され、前記第2N型領域と前記ゲート電極が形成された前記P領域との間に、N − リサーフ領域を有し、該N − リサーフ領域と前記P型基板の間には、前記P型基板側から順に前記N − 領域と前記P領域が位置してなり、その前記P型基板上に重ねられた前記N − 領域、前記P領域、前記N − リサーフ領域の不純物濃度が表面の電界が均一になるように設定されており、
前記半導体素子と、前記N − 領域の表面に前記P領域から分離されて設けられたフローティング電源電極と、前記第2電極と前記フローティング電源電極との間に接続された抵抗とを有してなるレベルシフト回路を含むことを特徴とする。
実施の形態1.
本実施の形態1の半導体装置は、一方の面にN−エピタキシャル層2が形成されたP型基板1に設けられたIGBTのゲートの駆動回路であって、図4に示すように、絶縁ゲートバイポーラトランジスタ(IGBT)61,62のゲートに接続されるハイサイド制御ロジック51及びローサイド制御ロジック52と、それぞれNMOSFET31と抵抗Rとからなる2つのレベルシフト回路によって構成される。
このCMOS領域のCMOSは、フローティング電源上で動作するCMOSであり、典型的には、図4に示すようにIGBTによるハーフブリッジ接続でのハイサイド側IGBTのゲートの駆動回路を構成するCMOSロジックなどに用いられるものである。
本実施の形態1の半導体装置は、上述したように、一方の面にN−エピタキシャル層2が形成されたP型基板1を用いて構成されている。
具体的には、まず、N−エピタキシャル層2の一部に、NMOSFETを形成するためのP領域4が設けられる。このP領域4は、例えば、P領域4aとP−領域4bからなり、N−エピタキシャル層2の表面からP型基板1まで達しないような深さに形成され、P領域4a及びP−領域4bとP型基板1の間に、N−エピタキシャル層2が挟まれる構造となっている。
尚、実施の形態1では、好ましい形態として、このP領域4を、キャリア濃度の異なるP領域4aとP−領域4bとによって構成したが、本発明はこれに限られるものではなく、1つのP型層で構成してもよい。
尚、N+領域5とN+領域7aの間のN−領域6のキャリア濃度は表面の電界が均一になるように(リサーフ条件を満足するように)設定されていることが好ましい。
具体的には、P領域4の外側にN−エピタキシャル層2に接続されるフローティング電源電極13を形成する。このフローティング電源電極13は、例えば、図1に示すように、P領域4の外側のN−エピタキシャル層2に設けられたCMOSロジック回路に接続されるように、PMOSFETのソース又はドレインであるP+領域とそれに隣接するN+領域7bに跨って設けられる。そして、ドレイン電極12とフローティング電源電極13の間に抵抗Rが接続される。
以上のようにして、MOSFETと、抵抗Rとフローティング電源電極13とが接続されてなる実施の形態1のレベルシフト回路が構成される。
尚、3は、N−エピタキシャル層2の表面からP−基板1に達するように形成されたP+領域であり、4cはP+領域3に接して形成されたP−領域であり、9はP+領域3に接して形成された基板電極であり、その基板電極9は接地される。
まず、本実施の形態1では、フローティング電源電極13に印加される電圧V1が高い場合に、図2に示すように、電圧が印加されると同時にN−エピタキシャル層2、P−領域4b及びN−領域6が同時に空乏化し、表面電界が均一化されるトリプルリサーフ(Triple-RESURF)構造を適用している。
本実施の形態1では、N−エピタキシャル層2は上下から空乏化するため積分電荷量は2×1012/cm2であり、N−層6は下からのみ空乏化するため積分電荷量は1×1012/cm2であり、トータル3×1012/cm2である。
尚、図1及び図2において、空乏層は、破線V1と破線V2で挟まれた領域である。他の断面図についても同様である。
したがって、本実施の形態1の駆動回路では、従来例のように抵抗Rの実効値が変化したり、NMOS間において相互干渉が発生したりする事は無く、安定した駆動が実現できる。
以上の実施の形態1の説明では、NMOSFETが構成される部分にトリプルリサーフ構造を適用することが好ましいことを示したが、NMOSFETが構成される部分以外の所は、例えば、ダブルリサーフ構造にしてもよい。
しかしながら、NMOSFETが構成される部分にトリプルリサーフ構造を適用する場合には、NMOSFETが構成される部分以外の所も、トリプルリサーフ構造を適用することが好ましい。
具体的には、NMOSFETが構成される部分以外の部分に隣接して、P型基板1上に、基板1側から順にN型層、P型層、N型層からなる積層構造を形成し、その積層構造のN型層、P型層、N型層の不純物濃度を表面の電界が均一になるように設定する。このように、NMOSFETが構成される部分以外の所にトリプルリサーフ構造を適用した例は、例えば、図5A又は図5Bの平面図に示すようになる。尚、図5Aは図3Aに示す例においてNMOSFETが構成される部分以外の所にトリプルリサーフ構造を適用した例を示し、図5Bは図3Bに示す例においてNMOSFETが構成される部分以外の所にトリプルリサーフ構造を適用した例を示している。
また、実施の形態1では、NMOSFETが形成される部分の両側をP−領域4b又はP−領域4cとしたが、本発明では、NMOSFETが形成される部分の両側のP−領域4b又はP−領域4cに代えてN−エピタキシャル層2が露出するようにしてもよい。
このようにすると、NMOSFETが形成される領域ではトリプルリサーフ構造となり、形成領域外では通常のリサーフ構造となるため、N−層2は通常のリサーフ条件に合致するよう形成し、P−層4bとN−層6はなるべく浅くして、NMOSFET領域におけるトリプルリサーフ条件から大幅にずれないようにする必要がある。
尚、図6Aは図3Aに対応し、図6Bは図3Bに対応する。
実施の形態2の半導体装置は、実施の形態1で説明した図3Aに示す半導体装置において、2つのNMOSFETの間に、図7に示すように、N−領域6a及びN+領域7cからなるN型分離層を設けた以外は、図3Aと同様に構成される。ここで、N−領域6a及びN+領域7cはそれぞれ、NMOSFETのN−領域6及びN+領域7aと分離されて設けられ、N−領域6aとN−領域6の間、及びN+領域7cとN+領域7a領域の間にはそれぞれP−4b領域が挟まれて存在する。
実施の形態3の半導体装置は、実施の形態1で説明した図3Bに示す半導体装置において、2つのNMOSFETの間に、図8に示すように、P−領域4dからなるP型分離層を設けた以外は、図3Bと同様に構成される。ここで、P−領域4dはそれぞれ、NMOSFETを形成するためのP領域4と分離されて設けられ、P−領域4dとP領域4の間にはそれぞれN−エピタキシャル層2が挟まれて存在する。
なお、図6Bに示した構造では、NMOSFETごとにP領域4を形成して、相互に距離をとることによって、接合容量に起因した相互の容量結合を小さくできるが、本実施の形態3では、P領域4間にP−領域4dを設けることにより、2つのP領域4間の距離を大きくすることなく相互の結合を小さくできる。
実施の形態4の半導体装置は、図9に示すように、実施の形態1の半導体装置(図1)において、P−領域4bをN−エピタキシャル層2の内部に埋め込まれた埋込層として形成し、N+領域7aとN+領域7bの間にP領域29を追加して形成した以外は、実施の形態1と同様に構成される。尚、N−エピタキシャル層2の内部に埋め込まれたP−領域4bは、P−領域4bを形成するためのイオン注入を行った後、再びN−エピタキシャル層2をエピタキシャル成長を行うようにして形成してもよいし、高エネルギー注入でP−領域4bを直接形成するようにしてもよい。
実施の形態5の半導体装置は、図10Aに示すように、実施の形態4の半導体装置において、P領域29をP領域3と同様にしてP型基板1のP−層に達するように拡散にて形成し、さらに、P−基板1との間の耐圧を保つためにN+埋込領域14を追加した以外は、実施の形態4と同様に構成される。
尚、本実施の形態5の構成は、P領域3がP埋め込み領域3aとP領域3bで構成されている場合であっても適用することが可能である。
実施の形態6の半導体装置は、図12に示すように、実施の形態1のN−エピタキシャル層2に代えて、拡散によりN−拡散層20を形成して、そのN−拡散層20に実施の形態1と同様にしてNMOSFET及びCMOSを構成したものである。
このように構成された実施の形態6の駆動回路は、P領域3の形成が不要でかつプロセスコストがエピタキシャル成長に比較して安い拡散を用いているので、プロセスコストの低減が可能となる。この方法は、実施の形態4等にも適用でき、同一の効果を得る事ができる。
実施の形態7の半導体装置では、図13Aに示すように、P型基板1の上にリサーフ条件を満足するように濃度調整されたN−埋込領域16を設け、その上にNMOSFETを形成するためのP−層15と、CMOSを形成する領域としてN層17を形成して、P−層15にNMOSFETを形成し、N層17にCMOSに接続されたフローティング電源電極13を形成している。この実施の形態7の駆動回路においても、実施の形態1と同様、P−層15に形成されたNMOSFETは、P−層15によって囲まれていてフローティング電源電極13とは完全に分離されており、実施の形態1と同様の作用効果が得られる。
実施の形態8の半導体装置は、図14Aに示すように、実施の形態7の半導体装置において、N−埋込領域16に達するようなN領域18を付加した以外は、実施の形態7と同様に構成される。この実施の形態8において、複数のNMOSを内蔵する場合には、図3Aに示した構造と同様にソース電極が共通となる構成であるが、N領域18によってP領域4aとP−基板1を分離することが可能である。しかしながら、実施の形態8の駆動回路では、逆バイアスを強めた状態では、図14Bに示すように、N−領域6、P−層15、N−埋込領域16がそれぞれ空乏化し、N領域18は空乏化もしくはフローティング状態(図14Bはフローティング状態を示す)となる。これにより複数のNMOSFETのソース電位をそれぞれ独立して保持する事が可能となり、ソース側でデバイスに流れる電流をNMOSごとに検出することが可能となる。
実施の形態9の半導体装置は、図15に示すように、実施の形態1のN+領域7aの内部にP+領域19を形成することにより、NMOSFETに代えて、絶縁ゲートバイポーラトランジスタ(IGBT)とした以外は実施の形態1と同様に構成される。
このように、NMOSFETを絶縁ゲートバイポーラトランジスタにすることにより、P+領域19からのホール電流注入によるオン電流を、実施の形態1に比較して大幅に増加させる事が可能である。また、このIGBTはオン状態においてP+領域19からホールが注入されるがこのホールはP−領域4bによる電位障壁によりP−領域4bの外に流れ出す事は無い。
さらに、図3BのようにP−領域4bを独立して構成すれば複数のIGBT間の相互リークも発生しないため、図4の2つのNMOS31をそれぞれ本構造のIGBTで置き換える事ができる。また、以上の説明は実施の形態1をもとに説明したが、実施の形態4〜8において、NMOSFETを絶縁ゲートバイポーラトランジスタに変更することが可能であり、実施の形態1において置き換えた場合と同様の作用効果が得られる。
Claims (14)
- 一方の主面の表面領域にN−領域と、そのN−領域の一部又はそのN−領域に隣接して設けられたP領域とを有するP型基板に設けられた半導体装置であって、
該半導体装置は、
前記P領域の表層部の一部に互いに分離して設けられた第1N型領域及び第2N型領域と、
前記第1N型領域の上に設けられた第1電極と、前記第2N型領域の上に設けられた第2電極と、前記第1N型領域と前記第2N型領域の間の前記P領域の表面に設けられたゲート電極とを有してなる半導体素子を含み、
前記第1N型領域及び前記第2N型領域が前記P領域によって囲まれて、前記N−領域と分離され、
前記第2N型領域と前記ゲート電極が形成された前記P領域との間に、N − リサーフ領域を有し、該N − リサーフ領域と前記P型基板の間には、前記P型基板側から順に前記N − 領域と前記P領域が位置してなり、その前記P型基板上に重ねられた前記N − 領域、前記P領域、前記N − リサーフ領域の不純物濃度が表面の電界が均一になるように設定されており、
前記半導体素子と、
前記N − 領域の表面に前記P領域から分離されて設けられたフローティング電源電極と、
前記第2電極と前記フローティング電源電極との間に接続された抵抗とを有してなるレベルシフト回路を含むことを特徴とする半導体装置。 - 前記レベルシフト回路を2以上含む請求項1記載の半導体装置。
- 前記各レベルシフト回路における各半導体素子に対応する前記P領域がそれぞれ前記N−領域において互いに分離されて設けられた請求項2記載の半導体装置。
- 前記P領域は、前記第1N型領域が設けられる第1P領域と前記第2N型領域が設けられる第2P領域とを有してなる請求項1〜3のうちのいずれか1つに記載の半導体装置。
- 前記P領域は、前記第2電極と前記フローティング電源電極との間に設けられ、前記第2P領域に接続された第3P領域をさらに有してなる請求項4記載の半導体装置。
- 前記P型基板と前記N−領域の間に、前記第3P領域に接合されたN+層を設けた請求項5記載の半導体装置。
- 前記N−領域は、前記P型基板の前記一方の主面からN型不純物が拡散されてなるN型拡散層であり、前記P領域は前記P型基板の表面領域からなる請求項1〜6のうちのいずれか1つに記載の半導体装置。
- 前記N−領域及び前記P領域と前記P型基板の間に、N−埋込領域を有する請求項1〜6のうちのいずれか1つに記載の半導体装置。
- 前記第2N型領域の一部にP+領域を設け、前記第2電極に代えて前記P+領域に接続された第3電極を有する請求項1〜8のうちのいずれか1つに記載の半導体装置。
- 前記半導体素子が形成される領域に隣接して、前記P型基板上に、該基板から順に重ねられた第1N型層、P型層、第2N型層からなる積層構造を有し、該第1N型層、該P型層、該第2N型層の不純物濃度が表面の電界が均一になるように設定されている請求項1〜9のうちのいずれか1つに記載の半導体装置。
- 前記半導体素子が形成されるP領域に隣接して、前記N−領域の表面が露出している請求項1〜10のうちのいずれか1つに記載の半導体装置。
- 前記P領域に2つの前記半導体素子が設けられ、該2つの前記半導体素子の間の前記P領域に、N型分離層を設けた請求項1に記載の半導体装置。
- 2つの前記半導体素子を含み、該2つの半導体素子は前記N−領域において互いに分離して設けられた前記P領域に設けられており、その分離されたP領域の間に位置する前記N−領域にP型分離層を設けた請求項1に記載の半導体装置。
- 前記N−埋込領域に接合するN型領域を設け、前記N−埋込領域と前記N型領域とによって前記P型基板と前記P領域とを分離した請求項8記載の半導体装置。
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