JP5996969B2 - 高耐圧半導体装置 - Google Patents
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Description
また、本発明の高耐圧半導体装置によれば、高電圧回路と高耐圧MOSFETとの間に位置する境界領域においては、浮遊島領域の周辺部と当該周辺部に挟まれた内側領域とのうち内側領域においてもリサーフ領域が形成されていることから、エピタキシャル層を通して高電圧回路と高耐圧MOSFETとの間を流れる電流を極めて低い値にすることが可能となり、設計時に上記電流を考慮する必要がなくなり、設計期間を短縮できるという効果も得られる。
1.実施形態1に係る高耐圧半導体装置1の構成
図1は、パワーデバイス100の構成を説明するために示すブロック図である。図2は、高圧側駆動部130を説明するために示す回路図である。
図3は、実施形態1に係る高耐圧半導体装置1を説明するために示す図である。なお、図3中、制御ロジック回路134及びCMOS136の図示は省略されている(以下、図9まで同じ。)。また、図3中、表面に形成されている抵抗やメタルなどの構成物の図示も適宜省略されている。
図4は、実施形態1に係る高耐圧半導体装置1を説明するために示す図である。図4(a)は高耐圧半導体装置1のうち浮遊島領域30における部分の平面図であり、図4(b)は図4(a)のA−A断面図であり、図4(c)は図4(a)のB−B断面図である。
次に、実施形態1に係る高耐圧半導体装置1の動作を説明する。
図5は、比較例に係る高耐圧半導体装置800を説明するために示す図である。図5(a)は高耐圧半導体装置800のうち浮遊島領域30における部分の平面図であり、図5(b)は図5(a)のA−A断面図であり、図5(c)は図5(a)のB−B断面図である。
すなわち、比較例に係る高耐圧半導体装置800においては、図5に示すように、境界領域860においては、浮遊島領域830の周辺部Apと当該周辺部Apに挟まれた内側領域Aiとのうち内側領域Aiにおいてはリサーフ領域が形成されていない。
図6は、実施形態2に係る高耐圧半導体装置2を説明するために示す図である。図6(a)は浮遊島領域30における高耐圧半導体装置2の平面図であり、図6(b)は図6(a)のA−A断面図であり、図6(c)は図6(a)のB−B断面図である。
すなわち、実施形態2に係る高耐圧半導体装置2においては、図6に示すように、リサーフ領域71は、p−型拡散領域(第2導電型の拡散領域)71Lの表面にn型拡散領域(第1導電型の拡散領域)71Uが形成された構造の二重拡散リサーフ領域からなる。
図7は、実施形態3に係る高耐圧半導体装置3を説明するために示す図である。図7(a)は浮遊島領域30における高耐圧半導体装置3の平面図であり、図7(b)は図7(a)のA−A断面図及びB−B断面図であり、図7(c)は図7(a)のC−C断面図である。
すなわち、実施形態3に係る高耐圧半導体装置3においては、図7に示すように、リサーフ領域72のうち境界領域60に形成されているリサーフ領域72は、高電圧回路40側に位置し、p型(第2導電型)の拡散領域72aLの表面にn型(第1導電型)の拡散領域72aUが形成された構造の高電圧回路40側の二重拡散リサーフ領域72aと、高耐圧MOSFET50側に位置し、p型(第2導電型)の拡散領域72bLの表面にn型(第1導電型)の拡散領域72bUが形成された構造の高耐圧MOSFET50側の二重拡散リサーフ領域70bと、高電圧回路40側の二重拡散リサーフ領域72aと高耐圧MOSFET50側の二重拡散リサーフ領域72bとの間に位置し、p型(第2導電型)の拡散領域のみが形成された構造の一重拡散リサーフ領域72cとからなる。
図8は、実施形態4に係る高耐圧半導体装置4を説明するために示す図である。図8(a)は浮遊島領域30における高耐圧半導体装置4の平面図であり、図8(b)は図8(a)のA−A断面図及びB−B断面図であり、図8(c)は図8(a)のC−C断面図である。
すなわち、実施形態4に係る高耐圧半導体装置4においては、図8に示すように、境界領域60全体にリサーフ領域73が形成されている。
図9は、実施形態5に係る高耐圧半導体装置5を説明するために示す図である。図9(a)は浮遊島領域30における高耐圧半導体装置5の平面図であり、図9(b)は図9(a)のA−A断面図であり、図9(c)は図9(a)のB−B断面図である。
すなわち、実施形態5に係る高耐圧半導体装置5は、図9に示すように、p型(第2導電型)の半導体基板12と、半導体基板12の第1主面側に形成されたn型(第1導電型)のウェル領域16とを有する半導体基体10に形成されてなる。
Claims (8)
- 高電圧スイッチング素子に供給する高電圧スイッチング素子用制御信号を生成する高電圧回路と、
前記高電圧回路から突出するように形成され、前記高電圧回路に供給する高電圧回路用制御信号を生成するための高耐圧MOSFETと、
前記高電圧回路と前記高耐圧MOSFETとの間に位置する境界領域とを備え、
前記高電圧回路、前記高耐圧MOSFET及び前記境界領域がいずれも、素子分離領域に囲まれた同一の第1導電型の浮遊島領域に形成され、
前記浮遊島領域の周辺部にはリサーフ領域が形成されている高耐圧半導体装置であって、
前記境界領域においては、前記浮遊島領域の周辺部と当該周辺部に挟まれた内側領域とのうち内側領域においてもリサーフ領域が形成され、
前記リサーフ領域は、第2導電型の拡散領域の表面に第1導電型の拡散領域が形成された構造の二重拡散リサーフ領域からなることを特徴とする高耐圧半導体装置。 - 請求項1に記載の高耐圧半導体装置において、
前記境界領域においては、当該境界領域全体にリサーフ領域が形成されていることを特徴とする高耐圧半導体装置。 - 請求項1又は2に記載の高耐圧半導体装置において、
前記リサーフ領域のうち前記境界領域に形成されているリサーフ領域は、
前記高電圧回路側に位置し、第2導電型の拡散領域の表面に第1導電型の拡散領域が形成された構造の前記高電圧回路側の二重拡散リサーフ領域と、
前記高耐圧MOSFET側に位置し、第2導電型の拡散領域の表面に第1導電型の拡散領域が形成された構造の前記高耐圧MOSFET側の二重拡散リサーフ領域と、
前記高電圧回路側の二重拡散リサーフ領域と前記高耐圧MOSFET側の二重拡散リサーフ領域との間に位置し、第2導電型の拡散領域のみが形成された構造の一重拡散リサーフ領域とからなることを特徴とする高耐圧半導体装置。 - 請求項3に記載の高耐圧半導体装置において、
前記高電圧回路から前記高耐圧MOSFETが突出する方向に直交する方向に沿って前記境界領域の幅を計ったとき、前記境界領域の幅は、前記一重拡散リサーフ領域が位置する領域において最も狭いことを特徴とする高耐圧半導体装置。 - 請求項1〜4のいずれかに記載の高耐圧半導体装置において、
前記高耐圧半導体装置は、第2導電型の半導体基板と、前記半導体基板の第1主面側に位置する第1導電型のエピタキシャル層と、前記エピタキシャル層の第1主面側から選択的に拡散された第2導電型の表面拡散層とを有する半導体基体に形成されてなり、
前記浮遊島領域は、前記エピタキシャル層における、前記表面拡散層からなる前記素子分離領域に囲まれた領域に形成されてなることを特徴とする高耐圧半導体装置。 - 請求項5に記載の高耐圧半導体装置において、
前記高耐圧半導体装置は、第2導電型の半導体基板と、前記半導体基板の第1主面側に位置する第1導電型のエピタキシャル層と、前記エピタキシャル層の第1主面側から選択的に拡散された第2導電型の表面拡散層と、前記表面拡散層が形成された領域における前記半導体基板と前記エピタキシャル層との境界面近傍に位置する第2導電型の埋込拡散層とを有する半導体基体に形成されてなり、
前記浮遊島領域は、前記エピタキシャル層における、前記表面拡散層と前記埋込拡散層とからなる前記素子分離領域に囲まれた領域に形成されてなることを特徴とする高耐圧半導体装置。 - 請求項1〜4のいずれかに記載の高耐圧半導体装置において、
前記高耐圧半導体装置は、第2導電型の半導体基板と、前記半導体基板の第1主面側に形成された第1導電型のウェル領域とを有する半導体基体に形成されてなり、
前記浮遊島領域は、前記ウェル領域からなることを特徴とする高耐圧半導体装置。 - 請求項5〜7のいずれかに記載の高耐圧半導体装置において、
前記半導体基板における第1主面側とは反対側の第2主面側の表面にはメタル層が形成されていることを特徴とする高耐圧半導体装置。
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