JP4620437B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、インバータ等のパワーデバイスを駆動するパワーデバイス駆動装置に関する。
図５５は、パワーデバイス及びパワーデバイス駆動装置の概略構成を示すブロック図である。また、図５６は、図５５に示した高圧側駆動部１０１の主要部の構成を示す回路図であり、図５７は、高圧側駆動部１０１の概略レイアウトを示す上面図である。
図５８及び図５９は、高圧側駆動部１０１の従来の構造を示す断面図であり、それぞれ図５７に示したラインＢ−Ｂ，Ａ−Ａに沿った位置に関する断面図に相当する。
なお、ブートストラップダイオードを備える高耐圧ＩＣに関する技術が、例えば下記特許文献１に開示されており、ラッチアップ耐量が改善された高耐圧半導体装置に関する技術が、例えば下記特許文献２に開示されており、リサーフ構造が採用された高耐圧半導体装置に関する技術が、例えば下記特許文献３に開示されており、分割リサーフ構造が採用された高耐圧半導体装置に関する技術が、例えば下記特許文献４に開示されており、寄生サイリスタに起因するラッチアップの発生が抑制されたＣＭＯＳ半導体装置に関する技術が、例えば下記特許文献５に開示されている。
特開２００２−３２４８４８号公報 特開平１１−２１４５３０号公報 米国特許第４２９２６４２号明細書 特開平９−２８３７１６号公報 特開平５−１５２５２３号公報
図５５に示したパワーデバイス及びパワーデバイス駆動装置において、回生期間（即ち、ノードＮ３０に接続された負荷からの逆起電圧によってフリーホイールダイオードＤ２がオンする期間）に、高圧側浮遊オフセット電圧ＶＳが共通接地ＣＯＭよりも低い負電位に変動する可能性がある。この高圧側浮遊オフセット電圧ＶＳの負変動は、コンデンサＣ１を介して高圧側浮遊供給絶対電圧ＶＢに伝達され、高圧側浮遊供給絶対電圧ＶＢの電位も負変動してしまう。
高圧側浮遊供給絶対電圧ＶＢが負変動すると、図５８及び図５９において、その負変動はｎ型不純物領域１１７，１２１及びｎ-型不純物領域１１０，１４３に伝達される。その結果、図５８を参照して、通常はいずれも逆バイアスされているはずの、ｐ型ウェル（以下「ｐウェル」と称す）１１１とｎ-型不純物領域１１０との間の寄生ダイオードＰＤ１、ｐ-型シリコン基板（以下「ｐ-基板」と称す）２００とｎ型不純物領域１１７との間の寄生ダイオードＰＤ２、及びｐ-基板２００とｎ型不純物領域１２１との間の寄生ダイオードＰＤ３が、それぞれターンオンしてしまう。また、図５９を参照して、通常はいずれも逆バイアスされているはずの、ｐ+型分離領域（以下「ｐ+分離」と称す）１４４とｎ-型不純物領域１４３との間の寄生ダイオードＰＤ４、ｐ-基板２００とｎ-型不純物領域１４３との間の寄生ダイオードＰＤ５、及びｐ-基板２００とｎ型不純物領域１２１との間の寄生ダイオードＰＤ６が、それぞれターンオンしてしまう。
図５９を参照して、寄生ダイオードＰＤ４〜ＰＤ６がターンオンすると、ｎ型不純物領域１２１内に電流が流れ込む。高圧側駆動信号出力用のＣＭＯＳ１２は、ｎ型不純物領域１２１、ｐウェル１３１、及びｎ+型ソース領域１３３から成るｎｐｎ構造に起因する寄生バイポーラトランジスタＰＢ（図６０参照）と、ｐ+型ソース領域１２６、ｎ型不純物領域１２１、ｐウェル１３１、及びｎ+型ソース領域１３３から成るｐｎｐｎ構造に起因する寄生サイリスタＰＳ１と、ｐ-基板２００、ｎ型不純物領域１２１、ｐウェル１３１、及びｎ+型ソース領域１３３から成るｐｎｐｎ構造に起因する寄生サイリスタＰＳ２とを有している。従って、寄生ダイオードＰＤ４〜ＰＤ６のターンオンに起因してｎ型不純物領域１２１内に流れ込んだ電流は、寄生バイポーラトランジスタＰＢを動作させたり、寄生サイリスタＰＳ１，ＰＳ２をラッチアップさせるための、トリガ電流として作用する。その結果、寄生バイポーラトランジスタＰＢの動作や寄生サイリスタＰＳ１，ＰＳ２のラッチアップに起因してＣＭＯＳ１２に過大な電流が流れ、場合によっては回路や部品が損傷（以下「ラッチアップ破壊」と称す）してしまうという問題がある。
図６０は、寄生ダイオードＰＤ６のターンオンに起因して寄生バイポーラトランジスタＰＢ及び寄生サイリスタＰＳ２が動作する様子を解析するために作製した、ＣＭＯＳ部の簡易な構造を示す断面図である。図６０では、説明の都合上、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの形成箇所の関係が、図５９に示した関係とは逆になっている。図６０に示したＶＳ電極及びｎＭＯＳソース電極（ｎＳ）は、いずれも図５９に示した電極１３４に相当し、図６０に示したＶＢ電極、ｐＭＯＳバックゲート電極（ｐＢＧ）、及びｐＭＯＳソース電極（ｐＳ）は、いずれも図５９に示した電極１２８に相当する。図６１の（Ａ）には、図６０に示した構造を簡略化して示しており、図６１の（Ｂ）には、図６１の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。
図６２は、図６０に示したｂｕｌｋ電極に電圧を印加した場合、即ちＶＳ電極に負電圧（以下「ＶＳ負電圧」と称す）を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図６２によると、ＶＳ負電圧のマイナス印加の増加とともにｎＭＯＳソース電極を流れる電流が増加し、ＶＳ負電圧が−４０Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。
図６３は、図６２に示したＶＳ負電圧が−１７Ｖの時の電流分布を示した図である。図６３によると、ＶＳ負電圧が−１７Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、図６０に示した寄生サイリスタＰＳ２は動作していないことが分かる。
図６４は、図６２に示したＶＳ負電圧が−４３Ｖの時の電流分布を示した図である。図６４によると、ＶＳ負電圧が−４３Ｖの時にはｎＭＯＳソース電極に電流が流れており、図６０に示した寄生サイリスタＰＳ２が動作していることが分かる。
図６５は、リサーフ構造が採用されている従来の高耐圧半導体装置（上記特許文献３参照）に関して、図５８に示した構造のうち、高耐圧ＭＯＳ１１が形成されている領域の構造を抜き出して示した断面図である。図６５では、説明の都合上、ドレイン領域１１８とソース領域１１２との形成箇所の関係が、図５８に示した関係とは逆になっている。
図６６は、図６５に示した構造に関して、ソース電極１１４と、ゲート電極１１６ａに繋がる電極１１６ａａとを短絡して、ドレイン電極１１９とソース電極１１４との間に高電圧を印加した時の電界を示すグラフである。図６６には、ｎ-型不純物領域１１０の上面における電界（Ｓｉ表面）と、ｎ-型不純物領域１１０とｐ-基板２００との界面における電界（ｎ-／ｐ-基板接合深さ）とを示している。
図６５及び図６６によると、Ｓｉ表面における電界のピークとしては、ドレイン電極１１９の右端下方に対応する箇所でのピークＰ１、電極１１６ａａの左端下方に対応する箇所でのピークＰ２、及びゲート電極１１６ａの左端下方に対応する箇所でのピークＰ３がある。このように、リサーフ構造が採用されている場合には、Ｓｉ表面において複数の電界ピークが発生する。
また、図６５及び図６６によると、ｎ-／ｐ-基板接合深さにおける電界のピークとしては、ｎ型不純物領域１１７の右下端部箇所でのピークＰ４がある。ピークＰ４での電界値はピークＰ１〜Ｐ３での各電界値よりも高いため、ドレイン電極１１９とソース電極１１４との間に電圧を印加した場合は、ピークＰ４に対応する箇所で最も早く降伏臨界電界に到達する。従って、リサーフ構造が採用されている場合には、ｎ-／ｐ-基板接合深さにおけるピークＰ４によって半導体装置の耐圧が決定される。
図６７は、図５９に示した構造のうち、高耐圧ダイオード１４が形成されている領域の構造を抜き出して詳細に示した断面図である。図６７では、説明の都合上、アノードとカソードとの形成箇所の関係が、図５９に示した関係とは逆になっている。
図６８は、図６７に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図６８には、ｎ-型不純物領域１４３の上面における電界（Ｓｉ表面）と、ｎ型不純物領域１２１とｐ-基板２００との界面における電界（ｎ／ｐ-基板接合深さ）とを示している。図６７及び図６８によると、電界のピークは、ｎ型不純物領域１２１の右下端部箇所でのピークＥ０である。
図６９は、図６７に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図６９によると、ピークＥ０に対応する箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。
図７０は、分割リサーフ構造（上記特許文献４参照）が採用されている図５８に示した構造のうち、高耐圧ＭＯＳ１１が形成されている領域の構造を抜き出して示した断面図である。図７０では、説明の都合上、ドレイン領域１１８とソース領域１１２との形成箇所の関係が、図５８に示した関係とは逆になっている。６００Ｖ以上の耐圧が要求される高耐圧ＭＯＳに関しては、作製が容易であることから、分割リサーフ構造が採用されることがある。
図７１は、図７０に示した構造に関して、ｎ+型不純物領域１２７に繋がるＶＢ電極（図５８に示した電極１２８に相当する）とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ソース電極１１４と電極１１６ａａとを短絡して、ＶＢ電極とソース電極１１４との間に高電圧を印加した時の電界を示すグラフである。図７１には、ｐ-基板２００の上面における電界（Ｓｉ表面）と、ｎ型不純物領域１２１，１１７の各底面とｐ-基板２００との界面における電界（ｎ／ｐ-基板接合深さ）とを示している。
図７０及び図７１によると、Ｓｉ表面における電界のピークは、分割リサーフ部におけるｐ-基板２００のほぼ中央箇所のピークＥ２である。また、ｎ／ｐ-基板接合深さにおける電界のピークとしては、ｎ型不純物領域１２１の右下端部箇所でのピークＥ１と、ｎ型不純物領域１１７の右下端部箇所でのピークＥ３とがある。
図７２は、図７０に示した構造に関して、ＶＢ電極とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ソース電極１１４と電極１１６ａａとを短絡して、ＶＢ電極とソース電極１１４との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図７２によると、ピークＥ１〜Ｅ３に対応する各箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。
本発明は、上記した問題を解決するために成されたものであり、高圧側浮遊オフセット電圧ＶＳの負変動に起因するラッチアップ破壊耐量の高い半導体装置を得ることを目的とする。
本発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、前記第１電極に接続された第１の端子と、容量性素子を介して前記第１電極に接続された第２の端子と、第１導電型の半導体基板と、前記半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、前記第１の不純物領域の主面内に形成された、前記第１導電型の第２の不純物領域と、前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、前記第１の不純物領域の底面に接して前記半導体基板内に形成された、前記第２導電型の第３の不純物領域とを備え、前記第３の不純物領域は、前記第１の不純物領域の前記底面に接して前記半導体基板内に形成され、前記第１の不純物領域が有する第１の不純物濃度よりも高い第２の不純物濃度を有する、前記第２導電型の高濃度不純物領域と、前記第１の不純物領域の前記底面に接し、前記高濃度不純物領域の周囲を覆って前記半導体基板内に形成され、前記第２の不純物濃度よりも低い第３の不純物濃度を有する、前記第２導電型の低濃度不純物領域とを有する。
本発明に係る半導体装置によれば、半導体装置のラッチアップ破壊耐量を高めることができる。
本発明に係るパワーデバイス及びパワーデバイス駆動装置の概略構成は、図５５に示した構成と同様であり、本発明に係る高圧側駆動部１０１の主要部の構成は、図５６に示した構成と同様であり、本発明に係る高圧側駆動部１０１の概略レイアウトは、図５７に示したレイアウトと同様である。
図５５を参照して、パワースイッチングデバイスであるＮチャネル絶縁ゲート型バイポーラトランジスタ（以下「ＩＧＢＴ」と称す）５１，５２は、主電源である高電圧ＨＶをスイッチングする。ノードＮ３０には負荷が接続されている。フリーホイールダイオードＤ１，Ｄ２は、ノードＮ３０に接続された負荷による逆起電圧からＩＧＢＴ５１，５２を保護する。
パワーデバイス駆動装置１００は、ＩＧＢＴ５１，５２を駆動し、ＩＧＢＴ５１を制御する高圧側制御入力ＨＩＮと、ＩＧＢＴ５２を制御する低圧側制御入力ＬＩＮとに従って動作する。また、パワーデバイス駆動装置１００は、ＩＧＢＴ５１を駆動する高圧側駆動部１０１と、ＩＧＢＴ５２を駆動する低圧側駆動部１０２と、制御入力処理部１０３とを有している。
ここで、例えばＩＧＢＴ５１，５２が同時にオン状態になった場合、ＩＧＢＴ５１，５２に貫通電流が流れ、負荷に電流が流れなくなり、好ましくない状態になる。制御入力処理部１０３は、制御入力ＨＩＮ，ＬＩＮにより、そのような状態が引き起こされることを防ぐなどの処理を高圧側駆動部１０１及び低圧側駆動部１０２に対して行っている。
また、パワーデバイス駆動装置１００は、ＩＧＢＴ５１のエミッタ電極に接続されたＶＳ端子と、コンデンサＣ１を介してＩＧＢＴ５１のエミッタ電極に接続されたＶＢ端子と、ＩＧＢＴ５１の制御電極に接続されたＨＯ端子と、ＩＧＢＴ５２のエミッタ電極に接続されたＣＯＭ端子と、コンデンサＣ２を介してＩＧＢＴ５２のエミッタ電極に接続されたＶＣＣ端子と、ＩＧＢＴ５２の制御電極に接続されたＬＯ端子と、ＧＮＤ端子とを備えている。ここで、ＶＳは、高圧側駆動部１０１の基準電位となる高圧側浮遊オフセット電圧である。ＶＢは、高圧側駆動部１０１の電源となる高圧側浮遊供給絶対電圧であり、図示しない高圧側浮遊電源から供給される。ＨＯは、高圧側駆動部１０１による高圧側駆動信号出力である。ＣＯＭは、共通接地である。ＶＣＣは、低圧側駆動部１０２の電源となる低圧側固定供給電圧であり、図示しない低圧側固定供給電源から供給される。ＬＯは、低圧側駆動部１０２による低圧側駆動信号出力である。ＧＮＤは、接地電位である。
コンデンサＣ１，Ｃ２は、高圧側駆動部１０１及び低圧側駆動部１０２に供給される電源電圧をパワーデバイスの動作に伴う電位変動に追随させるために設けられている。
以上のような構成により、制御入力ＨＩＮ，ＬＩＮに基づくパワーデバイスによる主電源のスイッチングが行われる。
ところで、高圧側駆動部１０１は、回路の接地電位ＧＮＤに対して電位的に浮いた状態で動作するので、高圧側回路へ駆動信号を伝達するためのレベルシフト回路を有する構成となっている。
図５６を参照して、スイッチング素子である高耐圧ＭＯＳ１１は、上記したレベルシフト回路の役割を担っている。スイッチング素子である高圧側駆動信号出力用のＣＭＯＳ回路（以下「ＣＭＯＳ」と称す）１２は、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴから成り、高圧側駆動信号ＨＯを出力する。レベルシフト抵抗１３は、ＣＭＯＳ１２のゲート電位を設定するためのものであり、プルアップ抵抗に相当する役割を果たしている。制御ロジック回路９０は、抵抗、インバータ、及びインターロック等によって構成されている。
高耐圧ＭＯＳ１１は、高圧側制御入力ＨＩＮに従い、ＣＭＯＳ１２のスイッチングを行う。ＣＭＯＳ１２は、高圧側浮遊供給絶対電圧ＶＢと高圧側浮遊オフセット電圧ＶＳとの間の電圧をスイッチングして高圧側駆動信号出力ＨＯに駆動信号を出力し、外部に接続されたパワーデバイスの高圧側スイッチング素子（ＩＧＢＴ５１）を駆動する。
ここで、以降の説明においては、ＣＭＯＳ１２及びレベルシフト抵抗１３を総合して、「高圧側駆動回路」と称する。
図５７を参照して、図５６に示したＣＭＯＳ１２及びレベルシフト抵抗１３から成る高圧側駆動回路は、高圧島と称される領域Ｒ１内に形成されている。また、図５６に示した高耐圧ＭＯＳ１１は、領域Ｒ２内に形成されている。領域Ｒ１，Ｒ２の各外周を接地電位ＧＮＤに接続されたアルミニウム配線１６，１７でそれぞれ取り囲むことによって、シールドがなされている。
以下、本発明に係る半導体装置の実施の形態について、詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１に係る高圧側駆動部１０１の構造を示す断面図であり、図５７に示したラインＢ−Ｂに沿った位置に関する断面図に相当する。図１を参照して、ｐ-基板２００の上面内には、ｐ+分離２０１、ｎ-型不純物領域１１０、及びｎ型不純物領域１１７，１２１が形成されている。ｎ型不純物領域１２１の上面内には、ｐウェル１３１が形成されている。ｐ+分離２０１はｐ-基板２００に達しており、ｐ-基板２００の電位は、回路上最も低い電位（ＧＮＤ電位又はＣＯＭ電位）となっている。また、高耐圧ＭＯＳ１１のｎ+型ソース領域１１２の下部にｐウェル１１１が形成されており、ｐウェル１１１は、ゲート絶縁膜１１５ａを介してゲート電極１１６ａの下部に達し、高耐圧ＭＯＳ１１のチャネル領域を形成している。さらに、ｐウェル１１１の上面内には、ソース電極１１４に接するようにｐ+型不純物領域１１３及びｎ+型ソース領域１１２が形成されている。また、ｎ型不純物領域１１７の上面内には、高耐圧ＭＯＳ１１のドレイン電極１１９に接するようにｎ+型ドレイン領域１１８が形成されている。
高耐圧ＭＯＳ１１のドレイン電極１１９は、ＣＭＯＳ１２を構成するｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの各ゲート電極１２５，１３６に接続されており、また、レベルシフト抵抗１３を介してｐＭＯＳＦＥＴのソース電極１２８及びＶＢ端子に接続されている。
一方、ＣＭＯＳ１２が形成されるｎ型不純物領域１２１の上面内には、ｐＭＯＳＦＥＴのソース電極１２８に接するようにｐ+型ソース領域１２６及びｎ+型不純物領域１２７が形成されており、ドレイン電極１２３に接するようにｐ+型ドレイン領域１２２が形成されている。ドレイン電極１２３は、ＨＯ端子に接続されている。ｎ型不純物領域１２１の上面上には、ゲート絶縁膜１２４を介してｐＭＯＳＦＥＴのゲート電極１２５が形成されている。
また、ｎＭＯＳＦＥＴはｐウェル１３１内に形成され、ｐウェル１３１の上面内には、ｎＭＯＳＦＥＴのドレイン電極１３８に接するようにｎ+型ドレイン領域１３７が形成され、ソース電極１３４に接するようにｎ+型ソース領域１３３及びｐ+型不純物領域１３２が形成されている。ソース電極１３４はＶＳ端子に接続されており、ドレイン電極１３８はＨＯ端子に接続されている。ｐウェル１３１の上面上には、ゲート絶縁膜１３５を介してｎＭＯＳＦＥＴのゲート電極１３６が形成されている。
ｐ-基板２００内には、ｎ型不純物領域１２１よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）２０が形成されている。ｎ+埋め込み層２０は、ｎ型不純物領域１２１の底面に接して、ｎ型不純物領域１２１よりも深く形成されている。一例として、ｎ+埋め込み層２０の不純物濃度のピーク値は、１０17ｃｍ-3のオーダーである。
図２の（Ａ）には、従来の半導体装置に関する図６１の（Ａ）に対応させて、本実施の形態１に係るＣＭＯＳ部の簡易な構造を示している。図２の（Ａ）では、説明の都合上、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの形成箇所の関係が、図１に示した関係とは逆になっている。図２の（Ａ）に示したｐＭＯＳバックゲート電極（ｐＢＧ）は、図１に示したソース電極１２８に相当する。図２の（Ｂ）には、図２の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図２の（Ｂ）と図６１の（Ｂ）とを比較すると明らかなように、図２の（Ｂ）のｎ+埋め込み層２０が形成されている領域では、図６１の（Ｂ）のｎ型不純物領域１２１が形成されている領域よりもｎ型不純物の不純物濃度が高く、しかも、ｎ+埋め込み層２０を形成した場合には、ｐ-基板２００内のより深い領域にまでｎ型不純物が導入されている。
本実施の形態１に係る半導体装置では、ｎ型不純物領域１２１の底面に接してｎ+埋め込み層２０が形成されているため、ｎ+埋め込み層２０が形成されていない従来の半導体装置（図５８参照）と比較すると、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層２０と、ｐウェル１３１とから成るｐｎｐ構造に起因する寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。従って、回生期間に高圧側浮遊オフセット電圧ＶＳの負変動が生じた場合であっても、寄生ｐｎｐバイポーラトランジスタの動作が抑制される。その結果、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層２０と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタの動作開始電圧の絶対値を、従来の半導体装置よりも高めることができ、ひいてはＣＭＯＳ１２のラッチアップ破壊耐量を高めることができる。
以下、この効果について詳細に説明する。図６０では従来の半導体装置に関してＣＭＯＳ部の簡易な構造を示したが、図６０に示されているｎ型不純物領域１２１の下にｎ+埋め込み層２０を追加形成したものが、本実施の形態１に係る半導体装置の構造に相当する。図３は、ｎ+埋め込み層２０が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図３によると、ＶＳ負電圧が−８０Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。
図４は、図３に示したＶＳ負電圧が−５２Ｖの時の電流分布を示した図である。図４によると、ＶＳ負電圧が−５２Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層２０と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタは動作していないことが分かる。
図５は、図３に示したＶＳ負電圧が−１０９Ｖの時の電流分布を示した図である。図５によると、ＶＳ負電圧が−１０９Ｖの時にはｎＭＯＳソース電極に電流が流れており、上記の寄生サイリスタが動作していることが分かる。
従来の半導体装置ではＶＳ負電圧が−４０Ｖの時に寄生サイリスタが動作していたのに対し（図６４参照）、本実施の形態１に係る半導体装置では、ＶＳ負電圧が−５２Ｖの時でも寄生サイリスタは動作していない（図４参照）。従って、本実施の形態１に係る半導体装置では、従来の半導体装置よりも寄生サイリスタの動作開始電圧の絶対値が高められていることになる。
図６は、図１に対応させて、本実施の形態１の変形例に係る高圧側駆動部１０１の構造を示す断面図である。図１に示したｎ+埋め込み層２０の代わりに、ｎ+埋め込み層２０よりも不純物濃度が低いｎ型不純物領域（以下「ｎ埋め込み層」と称す）２１が形成されている。一例として、ｎ埋め込み層２１の不純物濃度のピーク値は、１０15ｃｍ-3のオーダーである。ｎ埋め込み層２１は、ｎ+埋め込み層２０と同様に、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。
図７の（Ａ）には、図２の（Ａ）に対応させて、本実施の形態１の変形例に係るＣＭＯＳ部の簡易な構造を示している。また、図７の（Ｂ）には、図２の（Ｂ）に対応させて、図７の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図７の（Ｂ）と図６１の（Ｂ）とを比較すると、ｎ埋め込み層２１を形成した場合には、ｐ-基板２００内のより深い領域にまでｎ型不純物が導入されていることが分かる。
本実施の形態１の変形例に係る半導体装置によれば、ｎ型不純物領域１２１の底面に接してｎ埋め込み層２１が形成されているため、従来の半導体装置と比較すると、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ埋め込み層２１と、ｐウェル１３１とから成るｐｎｐ構造に起因する寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。その結果、上記と同様の理由により、ＣＭＯＳ１２のラッチアップ破壊耐量を高めることができる。
実施の形態２．
図８は、図１に対応させて、本発明の実施の形態２に係る高圧側駆動部１０１の構造を示す断面図である。図１に示したｎ+埋め込み層２０の代わりに、ｎ+埋め込み層２０よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）２２が形成されている。一例として、ｎ+埋め込み層２２の不純物濃度のピーク値は、１０18ｃｍ-3のオーダーである。ｎ+埋め込み層２２は、ｎ+埋め込み層２０と同様に、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。
図９の（Ａ）には、図２の（Ａ）に対応させて、本実施の形態２に係るＣＭＯＳ部の簡易な構造を示している。また、図９の（Ｂ）には、図２の（Ｂ）に対応させて、図９の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図９の（Ｂ）と図２の（Ｂ）とを比較すると、ｎ+埋め込み層２２はｎ+埋め込み層２０よりも不純物濃度のピーク値が高いことが分かる。
本実施の形態２に係る半導体装置によれば、ｎ+埋め込み層２２は上記実施の形態１に係るｎ+埋め込み層２０よりも高濃度であるため、上記実施の形態１に係る半導体装置と比較すると、ＣＭＯＳ１２のラッチアップ破壊耐量をさらに高めることができる。
以下、この効果について詳細に説明する。図１０は、図３に対応させて、ｎ+埋め込み層２２が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図１０によると、ＶＳ負電圧が−４００Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。
図１１は、図１０に示したＶＳ負電圧が−２６９Ｖの時の電流分布を示した図である。図１１によると、ＶＳ負電圧が−２６９Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層２２と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタは動作していないことが分かる。
図１２は、図１０に示したＶＳ負電圧が−７３０Ｖの時の電流分布を示した図である。図１２によると、ＶＳ負電圧が−７３０Ｖの時にはｎＭＯＳソース電極に電流が流れており、上記の寄生サイリスタが動作していることが分かる。
上記実施の形態１に係る半導体装置ではＶＳ負電圧が−１０９Ｖの時に寄生サイリスタが動作していたのに対し（図５参照）、本実施の形態２に係る半導体装置ではＶＳ負電圧が−２６９Ｖの時でも寄生サイリスタは動作していない（図１１参照）。従って、本実施の形態２に係る半導体装置では、上記実施の形態１に係る半導体装置よりも寄生サイリスタの動作開始電圧の絶対値が高められている。
実施の形態３．
図１３は、図１に対応させて、本発明の実施の形態３に係る高圧側駆動部１０１の構造を示す断面図である。図１に示したｎ+埋め込み層２０の代わりに、ｎ型不純物領域１２１よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）２３と、ｎ+埋め込み層２３よりも不純物濃度が低いｎ型不純物領域（以下「ｎ埋め込み層」と称す）２４とが形成されている。一例として、ｎ+埋め込み層２３の不純物濃度のピーク値は１０18ｃｍ-3のオーダーであり、ｎ埋め込み層２４の不純物濃度のピーク値は１０15ｃｍ-3のオーダーである。ｎ+埋め込み層２３は、ｎ+埋め込み層２０と同様に、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。また、ｎ埋め込み層２４は、ｎ型不純物領域１２１の底面に接しつつｎ+埋め込み層２３の周囲を覆って、ｐ-基板２００内に形成されている。
図１４の（Ａ）には、図２の（Ａ）に対応させて、本実施の形態３に係るＣＭＯＳ部の簡易な構造を示している。また、図１４の（Ｂ）には、図２の（Ｂ）に対応させて、図１４の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図１４の（Ｂ）と図９の（Ｂ）とを比較すると分かるように、本実施の形態３に係るｎ+埋め込み層２３及びｎ埋め込み層２４は、上記実施の形態２に係るｎ+埋め込み層２２とほぼ同様の不純物濃度プロファイルを有している。従って、本実施の形態３に係る半導体装置は、上記実施の形態２に係る半導体装置と同程度のラッチアップ破壊耐量を有している。
本実施の形態３に係る半導体装置では、高濃度のｎ+埋め込み層２３の周囲を覆って低濃度のｎ埋め込み層２４が形成されており、ｎ埋め込み層２４はｎ型不純物領域１２１に接触している。また、本実施の形態３に係る半導体装置において、ｐ-基板２００とｎ埋め込み層２４との間に逆バイアスの電圧が印加された場合にｎ埋め込み層２４内に拡がる空乏層の幅は、上記実施の形態１において、ｐ-基板２００とｎ+埋め込み層２０との間に逆バイアスの電圧が印加された場合にｎ+埋め込み層２０内に拡がる空乏層の幅よりも広い。
従って、本実施の形態３に係る半導体装置によれば、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ+埋め込み層２３、及びｎ埋め込み層２４との間に逆バイアスの電圧が印加された場合、ｎ型不純物領域１２１内に拡がる空乏層と、ｎ埋め込み層２４内に拡がる空乏層とが、ｎ埋め込み層２４の曲面部において互いに繋がる。しかも、ｎ埋め込み層２４内に拡がる空乏層の幅は、ｎ+埋め込み層２０内に拡がる空乏層の幅よりも広い。その結果、上記実施の形態１に係る半導体装置よりも電界を効果的に緩和できるため、接合耐圧を高めることができる。
図１５は、上記実施の形態１に係る半導体装置におけるｐ-基板２００とｎ型不純物領域１２１及びｎ+埋め込み層２０との間の接合耐圧と、本実施の形態３に係る半導体装置におけるｐ-基板２００とｎ型不純物領域１２１及びｎ埋め込み層２４との間の接合耐圧とを比較した結果を示すグラフである。図１５によると、本実施の形態３に係る半導体装置は、上記実施の形態１に係る半導体装置よりも高い接合耐圧が得られていることが分かる。
実施の形態４．
図１６は、従来の半導体装置に関する図６７に対応して、本発明の実施の形態４に係る半導体装置に関し、図５９に示した構造のうち高耐圧ダイオード１４が形成されている領域の構造を抜き出して詳細に示した断面図である。図１６では、説明の都合上、アノードとカソードとの形成箇所の関係が、図５９に示した関係とは逆になっている。
図１６を参照して、ｐ-基板２００の上面内には、ｐ+分離１４４と、ｐ+分離１４４に繋がるｐウェル１４４ｂと、ｐウェル１４４ｂに繋がるｎ-型不純物領域１４３と、ｎ-型不純物領域１４３に繋がるｎ型不純物領域１２１とが形成されている。ｐウェル１４４ｂの上面内にはｐ+型不純物領域１４４ａが形成されており、ｎ型不純物領域１２１の上面内にはｎ+型不純物領域１４１が形成されている。高耐圧ダイオード１４はアノード電極１４５及びカソード電極１４２を備えており、アノード電極１４５はｐ+型不純物領域１４４ａに接続されており、カソード電極１４２はｎ+型不純物領域１４１に接続されている。ｐウェル１４４ｂ上には絶縁膜１１５ａを介して電極１１６ａが形成されており、アノード電極１４５は電極１１６ａにも接続されている。ｎ型不純物領域１２１上には絶縁膜１１５ｂを介して電極１１６ｂが形成されており、カソード電極１４２は電極１１６ｂにも接続されている。
ｎ型不純物領域（以下「ｎ埋め込み層」と称す）２６が、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。一例として、ｎ埋め込み層２６の不純物濃度のピーク値は、１０15ｃｍ-3のオーダーである。ｎ埋め込み層２６の幅Ｌ１はｎ型不純物領域１２１の幅Ｌ２よりも小さく、その結果、ｎ埋め込み層２６は、ｎ-型不純物領域１４３の側面（図１６における左側面）よりもアノード電極１４５側に突出しないように形成されている。
図１６に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界の主なピークは、ｎ型不純物領域１２１の右下端部箇所でのピークＥ０と、ｎ埋め込み層２６の右下端部箇所でのピークＥ４となる。
図１７は、図１６に示したｎ埋め込み層２６の幅Ｌ１とｎ型不純物領域１２１の幅Ｌ２との関係（Ｌ１−Ｌ２）を横軸にとって、Ｌ１−Ｌ２と耐圧との相関を示したグラフである。図１７に示したグラフによると、Ｌ１＝Ｌ２又はＬ１＞Ｌ２の場合には従来の半導体装置（図６７参照）よりも耐圧が低下し、一方、Ｌ１＜Ｌ２の場合には従来の半導体装置よりも高い耐圧が得られることが分かる。
図１８の（Ａ）には、Ｌ１＞Ｌ２の条件下での、本実施の形態４に係る高耐圧ダイオード部の簡易な構造を示している。また、図１８の（Ｂ）には、図１８の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。
図１９は、図１８の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図１９には、ｎ-型不純物領域１４３の上面における電界（Ｓｉ表面）と、ｎ型不純物領域１２１の底面とｐ-基板２００との界面における電界（ｎ／ｐ-基板接合深さ）と、ｎ埋め込み層２６の底面とｐ-基板２００との界面における電界（ｎ埋め込み／ｐ-基板接合深さ）とを示している。図１９を従来の半導体装置に関する図６８と比較すると、図１８の（Ａ）に示した構造では、従来の半導体装置よりもピークＥ０が極端に低くなっていることが分かる。しかし、図１９に示したグラフによると、ピークＥ０での電界値よりもピークＥ４での電界値のほうがはるかに大きい。従って、図１８の（Ａ）に示した構造では、電界のピークはｎ埋め込み層２６の右下端部箇所でのピークＥ４となる。
図２０は、図１８の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図２０によると、ピークＥ４に対応する箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。また、図２０を従来の半導体装置に関する図６９と比較すると、図２０におけるピークＥ４部分での等電位線同士の間隔は、図６９におけるピークＥ０部分での等電位線同士の間隔よりも狭くなっていることが分かる。従って、図２０におけるピークＥ４部分での電界値は、図６９におけるピークＥ０部分での電界値よりも高くなると推測され、結果として、図１８の（Ａ）に示した構造では、従来の半導体装置に対して耐圧の向上が図られていないこととなる。
一方、図２１の（Ａ）には、Ｌ１＜Ｌ２の条件下での、本実施の形態４に係る高耐圧ダイオード部の簡易な構造を示している。また、図２１の（Ｂ）には、図２１の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。
図２２は、図２１の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図２２には、図１９と同様に、Ｓｉ表面での電界と、ｎ／ｐ-基板接合深さでの電界と、ｎ埋め込み／ｐ-基板接合深さでの電界とを示している。図２２を図６８と比較すると、図２１の（Ａ）に示した構造では、従来の半導体装置よりもピークＥ０がわずかに低くなっていることが分かる。また、図２２に示したグラフから明らかなように、ピークＥ４での電界値はピークＥ０での電界値にほぼ等しい。
図２３は、図２１の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図２３と図６９とを比較すると、図２１の（Ａ）に示した構造では、従来の半導体装置に比べて、ピークＥ０部分での等電位線の曲率が非常に小さくなっていることが分かる。これにより、ピークＥ０部分での電界値が小さくなることが推測される。また、図２３と図２０とを比較すると、図２１の（Ａ）に示した構造では、図１８の（Ａ）に示した構造に比べて、ピークＥ４部分での等電位線の曲率が非常に小さくなっていることが分かる。これにより、ピークＥ４部分での電界値が小さくなることが推測される。
このように本実施の形態４に係る半導体装置（図２１の（Ａ）に示した構造）によれば、図２３に示したピークＥ０部分及びピークＥ４部分における電界値が、図６９に示したピークＥ０部分における電界値よりも小さくなる。その結果、臨界電界強度に至るアノード−カソード間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。
なお、以上の説明では、高耐圧ダイオードを例にとり本実施の形態４に係る発明について説明したが、本実施の形態４に係る発明は、高耐圧ダイオードに限らず、ｎチャネル高耐圧ＭＯＳＦＥＴ、ｐチャネル高耐圧ＭＯＳＦＥＴ、ｎチャネルＩＧＢＴ、又はｐチャネルＩＧＢＴにも適用することが可能である。
また、本実施の形態４に係る発明は、上記実施の形態１〜３に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態１に係る発明と組み合わせる場合は、図１に示したｎ+埋め込み層２０又は図６に示したｎ埋め込み層２１と、図１６に示したｎ埋め込み層２６とが、ｎ型不純物領域１２１の底面において互いに接続されることとなる。
実施の形態５．
図２４は、図１６に対応して、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。図１６に示した構造を基礎として、ｎ埋め込み層２６よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）２７が、ｎ埋め込み層２６内に形成されている。一例として、ｎ+埋め込み層２７の不純物濃度のピーク値は、１０18ｃｍ-3のオーダーである。ｎ+埋め込み層２７の幅Ｌ３はｎ埋め込み層２６の幅Ｌ１よりも小さく、その結果、ｎ+埋め込み層２７は、ｎ埋め込み層２６の側面（図２４における右側面）よりもアノード電極１４５側に突出しないように形成されている。
図２５は、図２４に示したｎ埋め込み層２６の幅Ｌ１とｎ+埋め込み層２７の幅Ｌ３との関係（Ｌ３−Ｌ１）を横軸にとって、Ｌ３−Ｌ１と耐圧との相関を示したグラフである。図２５に示したグラフによると、Ｌ３＜Ｌ１の場合には高い耐圧が確保されているが、Ｌ３が大きくなってＬ３−Ｌ１の値が大きくなるにつれて、耐圧が急激に低下することが分かる。
図２６は、Ｌ３＝Ｌ１の場合の耐圧波形と、Ｌ３＜Ｌ１の場合の耐圧波形とを比較した結果を示すグラフである。図２６に示したグラフからも明らかなように、Ｌ３＜Ｌ１とした場合のほうが、Ｌ３＝Ｌ１の場合よりも耐圧が高い。
図２７の（Ａ）には、Ｌ３＝Ｌ１の条件下での、本実施の形態５に係る高耐圧ダイオード部の簡易な構造を示している。また、図２７の（Ｂ）には、図２７の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。
図２８は、図２７の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図２８には、図１９と同様に、Ｓｉ表面での電界と、ｎ／ｐ-基板接合深さでの電界と、ｎ埋め込み／ｐ-基板接合深さでの電界とを示している。図２８を従来の半導体装置に関する図６８と比較すると、図２７の（Ａ）に示した構造では、従来の半導体装置よりもピークＥ０がわずかに低くなっていることが分かる。しかし、図２８に示したグラフによると、ピークＥ０での電界値よりもピークＥ４での電界値のほうが大きい。従って、図２７の（Ａ）に示した構造では、電界のピークはｎ埋め込み層２６の右下端部箇所でのピークＥ４となる。
図２９は、図２７の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図２９によると、ピークＥ４に対応する箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。また、図２９を従来の半導体装置に関する図６９と比較すると、図２９におけるピークＥ４部分での等電位線同士の間隔は、図６９におけるピークＥ０部分での等電位線同士の間隔よりも狭くなっていることが分かる。従って、図２９におけるピークＥ４部分での電界値は、図６９におけるピークＥ０部分での電界値よりも高くなると推測され、結果として、図２７の（Ａ）に示した構造では、従来の半導体装置に対して耐圧の向上が図られていないこととなる。
一方、図３０の（Ａ）には、Ｌ３＜Ｌ１の条件下での、本実施の形態５に係る高耐圧ダイオード部の簡易な構造を示している。また、図３０の（Ｂ）には、図３０の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。
図３１は、図３０の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図３１には、図２８と同様に、Ｓｉ表面での電界と、ｎ／ｐ-基板接合深さでの電界と、ｎ埋め込み／ｐ-基板接合深さでの電界とを示している。図３１を図６８と比較すると、図３０の（Ａ）に示した構造では、従来の半導体装置よりもピークＥ０がわずかに低くなっていることが分かる。また、図３１を図２８と比較すると、図３１におけるピークＥ４での電界値は、図２８におけるピークＥ４での電界値よりも低くなっていることが分かる。また、図３１に示したグラフにおいては、ピークＥ４での電界値はピークＥ０での電界値にほぼ等しい。
図３２は、図３０の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図３２と図６９とを比較すると、図３０の（Ａ）に示した構造では、従来の半導体装置に比べて、ピークＥ０部分での等電位線の曲率が大幅に小さくなっていることが分かる。これにより、ピークＥ０部分での電界値が小さくなることが推測される。また、図３２と図２９とを比較すると、図３０の（Ａ）に示した構造では、図２７の（Ａ）に示した構造に比べて、ピークＥ４部分での等電位線の曲率が大幅に小さくなっていることが分かる。これにより、ピークＥ４部分での電界値が小さくなることが推測される。
このように本実施の形態５に係る半導体装置（図３０の（Ａ）に示した構造）によれば、図３２に示したピークＥ０部分及びピークＥ４部分における電界値が、図６９に示したピークＥ０部分における電界値よりも小さくなる。その結果、臨界電界強度に至るアノード−カソード間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。
また、Ｌ３＜Ｌ１の条件を満たすように、ｎ埋め込み層２６の内部にｎ+埋め込み層２７が形成されている。従って、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ+埋め込み層２７、及びｎ埋め込み層２６との間に逆バイアスの電圧が印加された場合、ｎ型不純物領域１２１内に拡がる空乏層と、ｎ埋め込み層２６内に拡がる空乏層とが、ｎ埋め込み層２６の曲面部において互いに繋がる。しかも、ｎ埋め込み層２６内に拡がる空乏層の幅は、Ｌ３＝Ｌ１とした場合にｎ+埋め込み層２７内に拡がる空乏層の幅よりも広い。その結果、Ｌ３＝Ｌ１とした場合よりも電界を効果的に緩和できるため、接合耐圧を高めることができる。
４
さらに、本実施の形態５に係る半導体装置では、ｎ埋め込み層２６内にｎ+埋め込み層２７が形成されている。そのため、ｎ+埋め込み層２７が形成されていない上記実施の形態４に係る半導体装置と比較すると、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ埋め込み層２６、及びｎ+埋め込み層２７と、ｐウェル１３１とから成るｐｎｐ構造に起因する寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。従って、回生期間に高圧側浮遊オフセット電圧ＶＳの負変動が生じた場合であっても、寄生ｐｎｐバイポーラトランジスタの動作が抑制される。その結果、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ埋め込み層２６、及びｎ+埋め込み層２７と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタの動作開始電圧の絶対値を、上記実施の形態４に係る半導体装置よりも高めることができ、ひいてはＣＭＯＳ１２のラッチアップ破壊耐量を高めることもできる。
なお、以上の説明では、高耐圧ダイオードを例にとり本実施の形態５に係る発明について説明したが、本実施の形態５に係る発明は、高耐圧ダイオードに限らず、ｎチャネル高耐圧ＭＯＳＦＥＴ、ｐチャネル高耐圧ＭＯＳＦＥＴ、ｎチャネルＩＧＢＴ、又はｐチャネルＩＧＢＴにも適用することが可能である。
また、本実施の形態５に係る発明は、上記実施の形態１〜３に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態１に係る発明と組み合わせる場合は、図１に示したｎ+埋め込み層２０又は図６に示したｎ埋め込み層２１と、図２４に示したｎ埋め込み層２６とが、ｎ型不純物領域１２１の底面において互いに接続されることとなる。
実施の形態６．
図３３は、従来の半導体装置に関する図７０に対応して、本発明の実施の形態６に係る半導体装置に関し、図５８に示した構造のうち高耐圧ＭＯＳ１１が形成されている領域の構造を抜き出して示した断面図である。図３３では、説明の都合上、ドレイン領域１１８とソース領域１１２との形成箇所の関係が、図５８に示した関係とは逆になっている。
ｐ-基板２００の上面内には、ｎ型不純物領域１１７とｎ型不純物領域１２１とが互いに離間して形成されており、分割リサーフ構造を形成している。ｎ型不純物領域１１７の上面内には、高耐圧ＭＯＳ１１のドレイン電極１１９に接するように、ｎ+型ドレイン領域１１８が形成されている。ｎ型不純物領域１２１の上面内には、ＣＭＯＳ１２を構成するｐＭＯＳＦＥＴのソース電極（以下「ＶＢ電極」と称す）１２８に接するように、ｎ+型不純物領域１２７が形成されている。図１に示したように、ＶＢ電極１２８はＶＢ端子に接続されている。
ｎ型不純物領域（以下「ｎ埋め込み層」と称す）２９が、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。一例として、ｎ埋め込み層２９の不純物濃度のピーク値は、１０15ｃｍ-3のオーダーである。図３３において、ｎ埋め込み層２９の幅をＬ４とし、ｎ型不純物領域１２１の左側面からｎ型不純物領域１１７の左側面までの寸法をＬ５とすると、Ｌ４＜Ｌ５の条件を満たすように、ｎ埋め込み層２９の幅が設定される。その結果、ｎ埋め込み層２９はｎ型不純物領域１１７に接触しない。但し、幅Ｌ４が大きくなってｎ埋め込み層２９がｎ型不純物領域１１７に近付くにつれて、ＶＢ電極１２８とドレイン電極１１９との間の耐圧（分割ｎウェル間耐圧）が低くなる。従って、設計仕様で定められる所望のＶＢ−ドレイン間耐圧（本実施の形態６では一例として１５Ｖ程度以上とする）を確保できるように、ｎ埋め込み層２９とｎ型不純物領域１１７との間隔を決定する必要がある。
図３３に示した構造に関して、ＶＢ電極１２８とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ゲート電極１１６ａに繋がる電極１１６ａａとソース電極１１４とを短絡して、ＶＢ電極１２８とソース電極１１４との間（ＶＢ−ソース間）に高電圧を印加した時の電界の主なピークは、ｐ-基板２００におけるピークＥ２と、ｎ型不純物領域１２１の右下端部箇所でのピークＥ１と、ｎ型不純物領域１１７の右下端部箇所でのピークＥ３と、ｎ埋め込み層２９の右下端部箇所でのピークＥ５となる。
図３４は、図３３に示した幅Ｌ４と寸法Ｌ５との関係（Ｌ４−Ｌ５）を横軸にとって、Ｌ４−Ｌ５とＶＢ−ソース間耐圧との相関を示したグラフである。図３４に示したグラフによると、Ｌ４−Ｌ５の値をゼロより小さくすることで、つまりＬ４＜Ｌ５とすることで、従来の半導体装置よりもＶＢ−ソース間耐圧が高まることが分かる。また、Ｌ４−Ｌ５の値が大きくなるに従ってＶＢ−ソース間耐圧も上昇することが分かる。但し、Ｌ４−Ｌ５の値が大きくなりすぎると、１５Ｖ程度の低いＶＢ電位を印加した場合でも、ｎ型不純物領域１２１から拡がる空乏層とｎ型不純物領域１１７から拡がる空乏層とが互いに繋がってしまい、ＶＢ−ドレイン間耐圧が１５Ｖ程度に満たなくなる。そのため、その範囲（図３４に示した破線よりも右側の範囲）でのデータはプロットしていない。
図３５の（Ａ）には、Ｌ４＜Ｌ５の条件下、かつＶＢ−ドレイン間耐圧が１５Ｖ程度以上の条件下での、本実施の形態６に係る高耐圧ＭＯＳ部の簡易な構造を示している。また、図３５の（Ｂ）には、図３５の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。
図３６は、図３５の（Ａ）に示した構造に関して、ＶＢ電極１２８とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ゲート電極１１６ａに繋がる電極１１６ａａとソース電極１１４とを短絡して、ＶＢ電極１２８とソース電極１１４との間に高電圧を印加した時の電界を示すグラフである。図３６には、ｐ-基板２００の上面における電界（Ｓｉ表面）と、ｎ型不純物領域１２１，１１７とｐ-基板２００との界面における電界（ｎ／ｐ-基板接合深さ）と、ｎ埋め込み層２９とｐ-基板２００との界面における電界（ｎ埋め込み／ｐ-基板接合深さ）とを示している。図３６と図７１とを参照すると、図３５の（Ａ）に示した構造では、従来の半導体装置と比較して、ピークＥ１，Ｅ２が大幅に低くなり、ピークＥ３がわずかに低くなっていることが分かる。また、図３６に示したグラフから明らかなように、ピークＥ５での電界値は、ピークＥ３での電界値にほぼ等しい。図３６におけるピークＥ３，Ｅ５での電界値は、図７１におけるピークＥ２での電界値よりも低い。
図３７は、図３５の（Ａ）に示した構造に関して、ＶＢ電極１２８とソース電極１１４との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図３７と図７２とを比較すると、図３５の（Ａ）に示した構造では、ｎ埋め込み層２９が追加して形成されていることに起因して、従来の半導体装置に比べてピークＥ１部分での等電位線の曲率が大幅に小さくなっていることが分かる。その結果、ピークＥ１部分において互いに隣接する等電位線同士の間隔が拡がり、ピークＥ１部分での電界値が小さくなる。また、ピークＥ１部分での等電位線の曲率が小さくなることにより、ピークＥ２部分において互いに隣接する等電位線同士の間隔が拡がり、その結果、ピークＥ２部分での電界値が小さくなる。さらに、ピークＥ２部分で等電位線同士の間隔が拡がることにより、ピークＥ３部分での等電位線の曲率も小さくなる。そのため、ピークＥ３部分においても互いに隣接する等電位線同士の間隔が拡がり、ピークＥ３部分での電界値も小さくなる。
このように本実施の形態６に係る半導体装置によれば、図３６に示したピークＥ３，Ｅ５における電界値が、図７１に示したピークＥ２，Ｅ３における電界値よりも小さくなる。その結果、臨界電界強度に至るＶＢ−ソース間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。
なお、以上の説明では、ｎチャネル高耐圧ＭＯＳＦＥＴを例にとり本実施の形態６に係る発明について説明したが、本実施の形態６に係る発明は、ｎチャネル高耐圧ＭＯＳＦＥＴに限らず、ｐチャネル高耐圧ＭＯＳＦＥＴ、ｎチャネルＩＧＢＴ、又はｐチャネルＩＧＢＴにも適用することが可能である。
また、本実施の形態６に係る発明は、上記実施の形態１〜３に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態１に係る発明と組み合わせる場合は、図１に示したｎ+埋め込み層２０又は図６に示したｎ埋め込み層２１と、図３３に示したｎ埋め込み層２９とが、ｎ型不純物領域１２１の底面において互いに接続されることとなる。
実施の形態７．
図３８は、図３３に対応して、本発明の実施の形態７に係る半導体装置の構造を示す断面図である。図３３に示した構造を基礎として、ｎ埋め込み層２９よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）３０が、ｎ埋め込み層２９内に形成されている。一例として、ｎ+埋め込み層３０の不純物濃度のピーク値は、１０18ｃｍ-3のオーダーである。ｎ+埋め込み層３０の幅Ｌ６は、ｎ埋め込み層２９の幅Ｌ４及びｎ型不純物領域１２１の幅Ｌ７よりも小さい。つまり、ｎ+埋め込み層３０は、ｎ埋め込み層２９の側面（図３８における右側面）及びｎ型不純物領域１２１の側面（図３８における右側面）よりもｎ型不純物領域１１７側に突出しないように形成されている。
図３９は、図３８に示したｎ+埋め込み層３０の幅Ｌ６とｎ埋め込み層２９の幅Ｌ４との関係（Ｌ６−Ｌ４）を横軸にとって、Ｌ６−Ｌ４と耐圧との相関を示したグラフである。図３９に示したグラフによると、Ｌ６＜Ｌ４の場合には高い耐圧が確保されているが、Ｌ６が大きくなってＬ６−Ｌ４の値が大きくなるにつれて、耐圧が急激に低下することが分かる。
図４０の（Ａ）には、Ｌ６＜Ｌ４の条件下での、本実施の形態７に係る高耐圧ＭＯＳ部の簡易な構造を示している。また、図４０の（Ｂ）には、図４０の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図４０の（Ｂ）と図３５の（Ｂ）とを比較すると、本実施の形態７に係る半導体装置では、ｎ+埋め込み層３０を形成したことにより、上記実施の形態６に係る半導体装置に比べて不純物濃度が高くなっていることが分かる。
図４１は、図４０の（Ａ）に示した構造に関して、ＶＢ電極１２８とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ゲート電極１１６ａに繋がる電極１１６ａａとソース電極１１４とを短絡して、ＶＢ電極１２８とソース電極１１４との間に高電圧を印加した時の電界を示すグラフである。図４１には、図３６と同様に、Ｓｉ表面での電界と、ｎ／ｐ-基板接合深さでの電界と、ｎ埋め込み／ｐ-基板接合深さでの電界とを示している。図４１と図３６とを比較すると分かるように、本実施の形態７に係る半導体装置における電界の特性は、上記実施の形態６に係る半導体装置における電界の特性とほぼ同様である。つまり、上記実施の形態６に係る半導体装置と同様に、本実施の形態７に係る半導体装置によっても、図４１に示したピークＥ３，Ｅ５における電界値が、図７１に示したピークＥ２，Ｅ３における電界値よりも小さくなる。その結果、臨界電界強度に至るＶＢ−ソース間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。
図４２は、図４０の（Ａ）に示した構造に関して、ＶＢ電極１２８とソース電極１１４との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図４２と図７２とを比較すると、図４０の（Ａ）に示した構造では、ｎ埋め込み層２９が追加して形成されていることに起因して、従来の半導体装置に比べてピークＥ１部分での等電位線の曲率が大幅に小さくなっていることが分かる。その結果、ピークＥ１部分において互いに隣接する等電位線同士の間隔が拡がり、ピークＥ１部分での電界値が小さくなる。また、ピークＥ１部分での等電位線の曲率が小さくなることにより、ピークＥ２部分において互いに隣接する等電位線同士の間隔が拡がり、その結果、ピークＥ２部分での電界値が小さくなる。さらに、ピークＥ２部分で等電位線同士の間隔が拡がることにより、ピークＥ３部分での等電位線の曲率も小さくなる。そのため、ピークＥ３部分においても互いに隣接する等電位線同士の間隔が拡がり、ピークＥ３部分での電界値も小さくなる。
このように本実施の形態７に係る半導体装置によれば、Ｌ６＜Ｌ４の条件を満たすように、ｎ埋め込み層２９の内部にｎ+埋め込み層３０が形成されている。従って、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ+埋め込み層３０、及びｎ埋め込み層２９との間に逆バイアスの電圧が印加された場合、ｎ型不純物領域１２１内に拡がる空乏層と、ｎ埋め込み層２９内に拡がる空乏層とが、ｎ埋め込み層２９の曲面部において互いに繋がる。しかも、ｎ埋め込み層２９内に拡がる空乏層の幅は、Ｌ６＝Ｌ４とした場合にｎ+埋め込み層３０内に拡がる空乏層の幅よりも広い。その結果、Ｌ６＝Ｌ４とした場合よりも電界を効果的に緩和できるため、接合耐圧を高めることができる。
また、本実施の形態７に係る半導体装置では、ｎ埋め込み層２９内にｎ+埋め込み層３０が形成されている。そのため、ｎ+埋め込み層３０が形成されていない上記実施の形態６に係る半導体装置と比較すると、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ埋め込み層２９、及びｎ+埋め込み層３０と、ｐウェル１３１とから成るｐｎｐ構造に起因する寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。従って、回生期間に高圧側浮遊オフセット電圧ＶＳの負変動が生じた場合であっても、寄生ｐｎｐバイポーラトランジスタの動作が抑制される。その結果、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ埋め込み層２９、及びｎ+埋め込み層３０と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタの動作開始電圧の絶対値を、上記実施の形態６に係る半導体装置よりも高めることができ、ひいてはＣＭＯＳ１２のラッチアップ破壊耐量を高めることもできる。
なお、以上の説明では、ｎチャネル高耐圧ＭＯＳＦＥＴを例にとり本実施の形態７に係る発明について説明したが、本実施の形態７に係る発明は、ｎチャネル高耐圧ＭＯＳＦＥＴに限らず、ｐチャネル高耐圧ＭＯＳＦＥＴ、ｎチャネルＩＧＢＴ、又はｐチャネルＩＧＢＴにも適用することが可能である。
また、本実施の形態７に係る発明は、上記実施の形態１〜３に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態１に係る発明と組み合わせる場合は、図１に示したｎ+埋め込み層２０又は図６に示したｎ埋め込み層２１と、図３８に示したｎ埋め込み層２９とが、ｎ型不純物領域１２１の底面において互いに接続されることとなる。
実施の形態８．
上記実施の形態１〜３に係る発明は、パワーデバイス駆動装置の低圧側駆動部に適用することも可能である。
図４３は、本発明の実施の形態８に係る低圧側駆動部１０２の構造を示す断面図である。図４３では、上記実施の形態３に係る発明を低圧側駆動部１０２に適用した例を示している。ｐＭＯＳＦＥＴのｐ+型ドレイン領域１２２及びｎＭＯＳＦＥＴのｎ+型ドレイン領域１３７は、ＬＯ端子に接続されている。ｐＭＯＳＦＥＴのｐ+型ソース領域１２６は、ＶＣＣ端子に接続されている。ｎＭＯＳＦＥＴのｎ+型ソース領域１３３は、ＣＯＭ端子に接続されている。ｎ+埋め込み層２３は、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。また、ｎ埋め込み層２４は、ｎ型不純物領域１２１の底面に接しつつｎ+埋め込み層２３の周囲を覆って、ｐ-基板２００内に形成されている。
低圧側駆動部１０２には、ｐ+型ドレイン領域１２２、ｎ型不純物領域１２１、ｐウェル１３１、及びｎ+型ソース領域１３３から成るｐｎｐｎ構造に起因する寄生サイリスタが存在している。従って、ＬＯ端子にＶＣＣ電圧よりも高いサージ電圧が印加されると、ＬＯ端子に接続されているｐ+型ドレイン領域１２２からｎ型不純物領域１２１へホールが流れ込む。そして、そのホール電流がｐウェル１３１内に流れ込むことによって、ｎ型不純物領域１２１と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成る寄生ｎｐｎバイポーラトランジスタ、及び、ｐ+型ドレイン領域１２２と、ｎ型不純物領域１２１と、ｐウェル１３１とから成る寄生ｐｎｐバイポーラトランジスタが動作し、上記の寄生サイリスタがラッチアップに至る場合がある。
ところが、本実施の形態８に係る半導体装置によると、ｎ型不純物領域１２１の底面に接してｎ+埋め込み層２３及びｎ埋め込み層２４が形成されているため、上記の寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。従って、ＬＯ端子にＶＣＣ電圧よりも高いサージ電圧が印加された場合であっても、上記の寄生ｐｎｐバイポーラトランジスタの動作が抑制され、その結果、上記の寄生サイリスタのラッチアップを抑制することができる。
また、上記実施の形態３に係る発明を低圧側駆動部１０２に適用した構造（図４３）によれば、上記実施の形態３で説明した理由と同様の理由により、上記実施の形態１に係る発明を低圧側駆動部１０２に適用した構造と比較して、接合耐圧を高めることができる。
実施の形態９．
図４４には、図２の（Ａ）に対応させて、本発明の実施の形態９に係る半導体装置におけるＣＭＯＳ部の簡易な構造を示す断面図である。本実施の形態９に係る半導体装置では、上記実施の形態１に係る半導体装置におけるｎ+埋め込み層２０の代わりに、ｎ+埋め込み層２０よりも高濃度のｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）３１が形成されている。一例として、ｎ+埋め込み層３１の不純物濃度のピーク値は、１０18ｃｍ-3のオーダーである。
ｎ+埋め込み層３１は、ｐウェル１３１の上面内に形成されているｎ+型ソース領域１３３の下方を完全に覆いつつ、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。図４４に示した例では、ｎ+埋め込み層３１の幅をＸとし、ｐウェル１３１の幅をＹとすると、Ｘ＞Ｙの関係が成り立っている。
図６０では従来の半導体装置に関してＣＭＯＳ部の簡易な構造を示したが、図６０に示したｎ型不純物領域１２１の下にｎ+埋め込み層３１を追加形成したものが、本実施の形態９に係る半導体装置の構造に相当する。図４５は、ｎ+埋め込み層３１が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合の、図４４に示した幅Ｘと幅Ｙとの関係（Ｘ−Ｙ）と、寄生ｐｎｐｎサイリスタの動作開始電圧との相関を示したグラフである。この寄生ｐｎｐｎサイリスタは、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層３１と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタである。図４５に示したグラフの横軸はＸ−Ｙの値であり、縦軸は、寄生ｐｎｐｎサイリスタが動作を開始した時のＶＳ負電圧の値を−１倍した値（つまりＶＳ負電圧の絶対値）である。
図４５に示したグラフによると、Ｘ−Ｙの値が大きくなるほど、寄生ｐｎｐｎサイリスタが動作を開始するＶＳ負電圧の絶対値も大きくなることが分かる。つまり、ｎ+埋め込み層３１の幅Ｘが大きくなるほど、高圧側浮遊オフセット電圧ＶＳの負変動に対するＣＭＯＳ１２のラッチアップ耐量が向上することが分かる。
図４６は、ｎ+埋め込み層３１が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図４６によると、ＶＳ負電圧が−１５０Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。
図４７は、図４６に示したＶＳ負電圧が−１４０Ｖの時の電流分布を示した図である。図４７によると、ＶＳ負電圧が−１４０Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、上記の寄生ｐｎｐｎサイリスタは動作していないことが分かる。
図４８は、図４６に示したＶＳ負電圧が−１５０Ｖの時の電流分布を示した図である。図４８によると、ＶＳ負電圧が−１５０Ｖの時にはｎＭＯＳソース電極に電流が流れており、上記の寄生ｐｎｐｎサイリスタが動作していることが分かる。
上記の通り、ｎ+埋め込み層３１の幅Ｘが大きくなるほど、高圧側浮遊オフセット電圧ＶＳの負変動に対するＣＭＯＳ１２のラッチアップ耐量が向上する。しかし、幅Ｘを大きくしすぎると、ウェハ表面にｎＭＯＳ等の能動素子を形成できない領域（無効領域）が増加し、結果としてチップサイズが大きくなってコストの上昇を招く。
図４９に示した例では、ｎ+埋め込み層３１の幅Ｘが大きく、ｎ+埋め込み層３１はｐウェル１３１の右側面よりも大きく右側に突出している。その結果、無効領域が増加し、チップサイズは大きくなる。
一方、図５０に示した例では、ｎ+埋め込み層３１の幅Ｘが比較的小さく、ｎ+埋め込み層３１は、ｐウェル１３１の下方にのみ形成され、ｐウェル１３１の右側面を越えて右側には形成されていない。この場合、図４９に示した構造よりも無効領域が減少するため、チップサイズも小さくなる。しかも、ｐウェル１３１の下方にｎ+埋め込み層３１が形成されているということは、ｐウェル１３１内に形成されるｎ+型ソース領域１３３の下方はｎ+埋め込み層３１によって確実に覆われているため、ラッチアップ耐量の向上という効果は維持されている。
図５１には、図４４に示した構造との比較のために、図４４に示したｎ+埋め込み層３１の代わりにｎ+埋め込み層３２を形成した構造を示している。ｎ+埋め込み層３２は、ｎ型不純物領域１２１の底面に接するように形成されているが、ｎＭＯＳＦＥＴのｎ+型ソース領域１３３の下方を覆っておらず、ｐＭＯＳＦＥＴのｐ+型ソース領域１２６やゲート領域の下方を覆っている。
図５２は、ｎ+埋め込み層３２が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図５２によると、ＶＳ負電圧が−４０Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。
図５３は、図５２に示したＶＳ負電圧が−１７Ｖの時の電流分布を示した図である。図５３によると、ＶＳ負電圧が−１７Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、上記の寄生ｐｎｐｎサイリスタは動作していないことが分かる。
図５４は、図５２に示したＶＳ負電圧が−４０Ｖの時の電流分布を示した図である。図５４によると、ＶＳ負電圧が−４０Ｖの時にはｎＭＯＳソース電極に電流が流れており、上記の寄生ｐｎｐｎサイリスタが動作していることが分かる。
図５２〜５４の結果を考察すると、ｎ+埋め込み層３２を追加形成した場合であっても、ｎ+埋め込み層３２が形成されていない従来の半導体装置（図６１参照）と同程度のラッチアップ耐量しか得られず、ｎ+埋め込み層３２を追加形成は有効ではないことがいえる。
つまり、ｐＭＯＳＦＥＴのｐ+型ソース領域１２６やゲート領域の下方をｎ+埋め込み層３２によって覆うのではなく、ｐウェル１３１の上面内に形成されているｎ+型ソース領域１３３の下方をｎ+埋め込み層３１によって覆うのが効果的であり、これにより、高圧側浮遊オフセット電圧ＶＳの負変動に対するＣＭＯＳ１２のラッチアップ耐量の向上を図ることができる。
本発明の実施の形態１に係る半導体装置に関して、高圧側駆動部の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態１に係る半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。 本発明の実施の形態１に係る半導体装置に関して、ＶＳ負電圧が−５２Ｖの時の電流分布を示す図である。 本発明の実施の形態１に係る半導体装置に関して、ＶＳ負電圧が−１０９Ｖの時の電流分布を示す図である。 本発明の実施の形態１の変形例に係る半導体装置に関して、高圧側駆動部の構造を示す断面図である。 本発明の実施の形態１の変形例に係る半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態２に係る半導体装置に関して、高圧側駆動部の構造を示す断面図である。 本発明の実施の形態２に係る半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態２に係る半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。 本発明の実施の形態２に係る半導体装置に関して、ＶＳ負電圧が−２６９Ｖの時の電流分布を示す図である。 本発明の実施の形態２に係る半導体装置に関して、ＶＳ負電圧が−７３０Ｖの時の電流分布を示す図である。 本発明の実施の形態３に係る半導体装置に関して、高圧側駆動部の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態３に係る半導体装置の接合耐圧と、本発明の実施の形態１に係る半導体装置の接合耐圧とを比較した結果を示すグラフである。 本発明の実施の形態４に係る半導体装置に関して、高耐圧ダイオード部の構造を示す断面図である。 本発明の実施の形態４に係る半導体装置に関して、ｎ埋め込み層の幅と耐圧との相関を示すグラフである。 本発明の実施の形態４に係る半導体装置に関して、高耐圧ダイオード部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態４に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。 本発明の実施の形態４に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。 本発明の実施の形態４に係る半導体装置に関して、高耐圧ダイオード部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態４に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。 本発明の実施の形態４に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。 本発明の実施の形態５に係る半導体装置に関して、高耐圧ダイオード部の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置に関して、ｎ+埋め込み層の幅と耐圧との相関を示すグラフである。 本発明の実施の形態５に係る半導体装置に関して、耐圧波形を示すグラフである。 本発明の実施の形態５に係る半導体装置に関して、高耐圧ダイオード部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態５に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。 本発明の実施の形態５に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。 本発明の実施の形態５に係る半導体装置に関して、高耐圧ダイオード部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態５に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。 本発明の実施の形態５に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。 本発明の実施の形態６に係る半導体装置に関して、高耐圧ＭＯＳ部の構造を示す断面図である。 本発明の実施の形態６に係る半導体装置に関して、ｎ埋め込み層の幅と耐圧との相関を示すグラフである。 本発明の実施の形態６に係る半導体装置に関して、高耐圧ＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態６に係る半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電界を示すグラフである。 本発明の実施の形態６に係る半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電位分布及び電流分布を示す図である。 本発明の実施の形態７に係る半導体装置に関して、高耐圧ＭＯＳ部の構造を示す断面図である。 本発明の実施の形態７に係る半導体装置に関して、ｎ+埋め込み層の幅と耐圧との相関を示すグラフである。 本発明の実施の形態７に係る半導体装置に関して、高耐圧ＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。 本発明の実施の形態７に係る半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電界を示すグラフである。 本発明の実施の形態７に係る半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電位分布及び電流分布を示す図である。 本発明の実施の形態８に係る半導体装置に関して、低圧側駆動部の構造を示す断面図である。 本発明の実施の形態９に係る半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。 本発明の実施の形態９に係る半導体装置に関して、ｎ+埋め込み層の幅と寄生サイリスタの動作開始電圧との相関を示すグラフである。 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧が−１４０Ｖの時の電流分布を示す図である。 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧が−１５０Ｖの時の電流分布を示す図である。 本発明の実施の形態９に係る半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。 本発明の実施の形態９に係る半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。 本発明の実施の形態９に係る半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧が−１７Ｖの時の電流分布を示す図である。 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧が−４０Ｖの時の電流分布を示す図である。 パワーデバイス及びパワーデバイス駆動装置の概略構成を示すブロック図である。 高圧側駆動部の主要部の構成を示す回路図である。 高圧側駆動部の概略レイアウトを示す上面図である。 従来の半導体装置に関して、高圧側駆動部の構造を示す断面図である。 従来の半導体装置に関して、高圧側駆動部の構造を示す断面図である。 従来の半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。 従来の半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。 従来の半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。 従来の半導体装置に関して、ＶＳ負電圧が−１７Ｖの時の電流分布を示す図である。 従来の半導体装置に関して、ＶＳ負電圧が−４３Ｖの時の電流分布を示す図である。 従来の半導体装置に関して、高耐圧ＭＯＳ部の構造を示す断面図である。 従来の半導体装置に関して、ドレイン−ソース間に高電圧を印加した時の電界を示すグラフである。 従来の半導体装置に関して、高耐圧ダイオード部の構造を示す断面図である。 従来の半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。 従来の半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。 従来の半導体装置に関して、高耐圧ＭＯＳ部の構造を示す断面図である。 従来の半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電界を示すグラフである。 従来の半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電位分布及び電流分布を示す図である。
符号の説明
２０，２３，２７，３０，３１ ｎ+埋め込み層、２４，２６，２９ ｎ埋め込み層、５１，５２ ＩＧＢＴ、１００ パワーデバイス駆動装置、１１７，１２１ ｎ型不純物領域、１２６ ｐ+型ソース領域、１３１，１４４ｂ ｐウェル、１３３ ｎ+型ソース領域、１４５ アノード電極、１４２ カソード電極、１４３ ｎ-型不純物領域、１１９ ドレイン電極、１２８ ＶＢ電極、２００ ｐ-基板。

Claims (1)

  1. 第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
    前記第１電極に接続された第１の端子と、
    容量性素子を介して前記第１電極に接続された第２の端子と、
    第１導電型の半導体基板と、
    前記半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、
    前記第１の不純物領域の主面内に形成された、前記第１導電型の第２の不純物領域と、
    前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、
    前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、
    前記第１の不純物領域の底面に接して前記半導体基板内に形成された、前記第２導電型の第３の不純物領域と
    を備え、
    前記第３の不純物領域は、
    前記第１の不純物領域の前記底面に接して前記半導体基板内に形成され、前記第１の不純物領域が有する第１の不純物濃度よりも高い第２の不純物濃度を有する、前記第２導電型の高濃度不純物領域と、
    前記第１の不純物領域の前記底面に接し、前記高濃度不純物領域の周囲を覆って前記半導体基板内に形成され、前記第２の不純物濃度よりも低い第３の不純物濃度を有する、前記第２導電型の低濃度不純物領域と
    を有する、半導体装置。
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