TWI277197B - Semiconductor device - Google Patents

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TWI277197B
TWI277197B TW094119041A TW94119041A TWI277197B TW I277197 B TWI277197 B TW I277197B TW 094119041 A TW094119041 A TW 094119041A TW 94119041 A TW94119041 A TW 94119041A TW I277197 B TWI277197 B TW I277197B
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dopant region
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Kazunari Hatade
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Mitsubishi Electric Corp
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Description

1277197 -九、發明說明： 【發明所屬之技術領域】 。本發明係有關於半導體裝置，且特別有關於電源元件 辱°動；置s亥電源元件驅動裝置用於驅動逆轉換器 (inverter )等電源元件。 态 【先前技術】 第55圖係繪示電源元件及電源元件驅動裝置之概略 、、“冓的方塊圖。帛56圖係繪示第55圖中所示高壓側驅動 _部⑻的主要部結構之電路圖；f57圖係緣示高壓側驅動 J 4 ^的概略佈局（1 ay ou t)之上視圖。 第58及59圖係繪示習知高壓側驅動部1〇1之結構的 剖面圖，相當於沿著57圖中B—B、A—A線所得之剖面圖。 曰本專利特開2002-324848號公報揭露具有高電位 j bootstrap)二極體之高耐壓Ic之技術’·日本專利特開 平1 1-214530號公報揭露改善閉鎖之高耐壓半導體裝置γ 美國專利第4292642號說明書揭露採用提供表面 _ ( render — surf ace; resurf )結構之高耐壓半導體裝置；曰 本專利特開平9-28371 6號公報揭露採用分割提供表面結 構之高耐壓半導體裝置；日本專利特開平5 —152523號公= 揭露可以抑制起因於寄生閘流晶體（thyrist〇r)之閉鎖的 CMOS半導體裝置。 【發明内容】 在第55圖所示之電源元件以及電源元件驅動裝置 中，於再生期間（也就是來自連接於節點N3〇之負載的逆
2108-7171-PF 6 1277197 起電壓而使得飛輪(freewheel)二極體D2處於開狀態的期 間）内，高壓側浮動偏移電壓vs可能會變動至較共通接地 COM還低之負電位。上述高壓側浮動偏移電壓…之負變動 會藉由電容C1而傳達至高壓側浮動供給絕對電壓，而 使得高壓側浮動供給絕對電壓…之電位也產生負變動。 一旦高壓側浮動供給絕對電壓VB呈現負變動的時 候’如第58及59圖所示，上述負變動會傳達至n型摻雜 物區域117、121以及η-型摻雜物區域11〇、143。結果， 瞻如第58圖所示，在一般情況下，ρ型井區（以下稱為，ρ 井區）111與η—型摻雜物區域11〇之間的寄生二極體pDi、 P型矽基板（以下稱為p基板）2〇〇與11型摻雜物區域117 之間的寄生二極體PD2、以及p-基板2〇〇與η型摻雜物區 域121之間的寄生二極體PD3會被開啟。另外，參考第59 圖，在一般情況下，p+型隔離區域（以下稱p+隔離）144 與η型摻雜物區域143之間的寄生二極體pD4、p-基板2〇〇 與η型摻雜物區域143之間的寄生二極體pD5、以及口—基 參板200與η型摻雜物區域121之間的寄生二極體pD6會被 開啟。 曰 參考第59圖，寄生二極體PD4至pD6 一旦被開啟，電 流就會流入η型摻雜物區域121内。用於輸出高壓側驅動 信號之CM0S12具有雙極電晶體ΡΒ (參照第6〇圖）' 寄生 閘流晶體psi、以及寄生閘流晶體PS2。其中上述雙極電 晶體PB係由η型摻雜物區域121、p井m、以及疒型源 極區域133所組成之NPN結構；上述寄生閘流晶體psi係 2108-7171-PF 7 1277197 由P+型源極區域126、η型摻雜物區域121、p井131以及 η型源極區域13 3所組成之PNPN結構；上述寄生閘流晶體 pS2係由ρ-基板2〇〇、η型摻雜物區域ι21、ρ井ι31以及 η+型源極區域】33所組成之ΡΝΡΝ結構。因此，由於寄生二 極體PD4至PD6之開啟而流入η型摻雜物區域121内之電 流會使得寄生雙極電晶體ΡΒ產生作動或者在寄生閘流晶 體PS1、PS2内產生閉鎖。結果，上述寄生雙極電晶體⑼ 之作動或寄生閘流晶體PS1、PS2之閉鎖會導致過大的電 •流流過CM0S12,而在某些情況下對電路或元件造成損傷（以 下稱為閉鎖破壞）。 本發明之第1目的就是提供一種可以承受由高壓側浮 動偏移電壓VS之負變動所引起之閉鎖破壞的半導體裝置。 第60圖是CMOS部之簡易結構剖面圖，用以說明寄生 二極體PD6開啟時所引起之寄生雙極電晶體pB以及寄生閘 流晶體PS2的作動情形。在第6〇圖中，為了說明之方便 起見，nMOSFET與pMOSFET之形成位置與第59圖中所示之 _位置相反。第60圖所示之VS電極與祕源電極（ns)皆 相對應於第59圖所示之電極134;而第6〇圖所示之vb電 極、PM0S後閘電極（pBG)、以及祕源電極皆相 對應於第59圖所示之電極128。第61(A)圖示第6〇圖之 結構的簡單示意圖；而第61(B)圖係有關於第61⑴圖 所示之_S後閑電極所形成之位置，並顯示從n+型捧雜 物區域127之上面往p-基板2〇〇之深度方向的摻雜物濃度
2108-7171-PF 8 1277197 第62圖錢示第6G圖所示之塊狀電極施加電壓時於 塊狀電極、祕源電極、以及祕源電極流過之電流值。 其争上述對塊狀電極施加電麼也就是指對vs電極施加負 電壓（以下稱為VS負電壓）。如第62圖所示，隨著⑽ 電壓的增加而流過nM0S源電極的電流也跟著增加，在 負電壓約等於一 40伏特的時候，流過_s源電極與流過 pMOS源電極的電流大約相等。 第63圖係繪示第62圖所示之vs負電壓_17伏特時 參的電流分佈圖。根據第63圖，可以知道當vs負電壓約_ 17伏特的時候並不會有電流流過nM〇s源電極所以不會使 得第60圖所示之寄生閘流晶體ps2產生作動。 第64圖係繪示第62圖所示之vs負電壓約—43伏特 時的電流分佈圖。根據第64圖，可以知道當vs負電壓約 一 43伏特的時候會有電流流過nMOS，因此使得第60圖所 示之寄生閘流晶體PS2產生作動。 第65圖係有關於採用提供表面結構之習知的高耐壓 _半導體裝置（參照上述特許文獻3)，也由帛58圖所示之 結構中選出形成高耐壓M〇su之區域之結構的剖面圖。在 第65圖中為了說明上的方便，汲極區域118與源極區域 112形成的位置關係與第58圖中所示之位置關係相反。 第66圖係有關於第65圖所示之結構，而且會是將源 電極U4連接於閘電極116a之電極116aa形成短路並於汲 極電極11 9與源極電極丨丨4之間施加高電壓使得電場示意 圖。第66圖係繪示n-型摻雜物區域11〇上面之電場（矽
2108-7171-PF 9 Γ277197 2〇〇之介面上的電 表面）η型摻雜物區域11〇與基板 % (η /p-基板接合深度）的示意圖。 σ 及66圖所示，矽表面之電場的波峰分別有饼 應於汲極電極11 q女嫂 、 _ 119 ^下方位置的波峰P1、對應於電極 山aa左端下方位置的波峰P2、以及對應於閘電極Uh左 =下方位置的波峰P3。因此，#採用提供表面結構的時候 曰在矽表面產生複數個電場波峰。
另外，如第65以及66圖所示，位於n-/p-基板接合 深度之電場的波峰包括位於n型摻雜物區们17右下端: 位置的波峰P4’因為在波峰p4之電場值較位於波峰ρι 1 P3至各電場值還高，所以對汲極電極119與源極電極114 之間靶加電壓的時候，對應於波峰p4之位置會最早達到 breakdown臨界電場。因此，採用提供表面結構的時候， 可以根據位於n-/p-基板接合深處之波峰p4而決定半導體 裝置的耐壓。 第67圖係詳細地繪示位於第59圖所示之結構中形成 有咼耐壓二極體14之區域的結構剖面圖。在第67圖中為 了說明上的方便起見，陽極與陰極之形成位置的關係係與 第59圖中所示之位置關係相反。 第68圖有關於第67圖所示之結構，係繪示於陽極電 極145與陰極電極142之間施加高電壓所產生之電場的示 意圖。第68圖表示位於n-型摻雜物區域143上面之電場 (石夕表面）、η型摻雜物區域121與ρ-基板2〇〇之介面上的 電場（η/ρ基板接合深度）。根據第67以及68圖，電場的 2108-7171-PF 10 1277197 右下端部之位置的波峰 波峰是指位於η型摻雜物區域121 Ε 0 〇 第69圖有關於第67圖所示之結構，係緣示於陽極電 極U5與陰極電極142之間施加高電壓所產生之電位分部 、等電位線）以及電流分佈的示帛目。由帛Μ圖可以知 道’在對應於料EQ之位置的等對位線之曲率很大，但是 相鄰之電位線之間的間隔很小。 第7 0圖有關於採用分割提供表面結構之習知半導體 籲裝置（參照上述特許文獻4)，係繪示第58圖所示之結構 中形成有高耐壓M0S11之區域的結構剖面圖。在第7〇圖 中’，為了說明方便起見，沒極區㉟118以及源極區域ιΐ2 的形成位置之關係係與第58圖中所示之位置關係相反。關 於可以承受600伏特以上之高耐壓M〇s，由於容易製作的 關係’也可以採用分割提供表面結構。 第71圖有關於第70圖所示之結構，係繪示於連接n + 型摻雜物區域127之VB電極（相當於第58圖所示之電極 _ 128)以及波極電極119之間施加15伏特左右之電壓，並 且將源極電極114與電極U6aa形成短路，並與VB電極與 源極電極114之間施加高電壓時所產生之電場的示意圖。 在第71圖中’係顯示p-基板2〇〇上面之電場（矽表面）、 η形摻雜物區域121、117之各底面與p-基板2〇〇之介面上 的電場（n/p-基板接合深度）的示意圖。 根據第7 0以及71圖，石夕表面之電場的波峰指的是位 於分割提供表面部的p—基板200之大約中央位置的波峰 2108-7171-PF 11 1277197 E2。另外，位於n/p-基板接 反接合冰度之電場的波峰包括位於 η型摻雜物區域121右下端部 ' 丨诅置的波峰Ε1、位於η都松 雜物區域11 7右下端部的波峰Ε3 〇 多 第72圖有關於70圖所干夕，士碰y 上+ 口所不之結構，係繪示於VB電極盥 ==之間施加15伏特左右之電廢，並且將源極電 與電極u6aa形成短路，並於VBf極μ源極㈣ 114之間施加高電壓時所產 、 丨展王之電位分佈（等電位線）以 及電流分佈的示意圖。由第79闰叮、，t ^ 田弟72圖可以知道，在對應於波峰 E1至E3的各位置具有大曲率的等電位線，而且相鄰之等 對位線之間的間隔很狹小。 s本發明的第2目的係為了緩和上述波峰E()至E3處的 電場，以提高半導體裝置的耐壓能力。 第1發明的半導體裝置包括用於驅動具有第i電極、 第2電極、以及控制電極之開關元件，其中更包括·第j 端子，與該第1電極連接；第2端子，藉著電容元件而與 該第1電極連接’·第1導電型半導體基板，·第2導電型之 _第1摻雜物區域，形成於該半導體基板之中心面内；該第 1導電型之第2摻雜物區域，形成於該第1摻雜物區域之 中。面内’第1電晶體’形成於該第2摻雜物區域之中心 面内，、該帛1端子連接，具有該第2導電型之源没區域； 第2電晶體，形成於該第丨摻雜物區域之中心面内，與該 第2端子連接，具有該第丨導電型之源汲區域，·以及該第
2導電型之第3摻雜物區域，與該第丨摻雜物之底面連接 並形成於該半導體基板内。 2108-7171-PF 12 1277197 第2發明的半導體裝置包括：第i導電型之半導體基 板，第1電極以及第2電極，形成於該半導體基板之中心 面上；該第1導電型之第i摻雜物區域，形成於該半導體 基板之該中心面内，與該第！電極連接；帛2導電型之第 =摻雜物區域，形成於該半導體基板之該中心面内，與該 第、2電極連接；該第2導電型之第3摻雜物區域，形成於 該半導體基板之該中心面内，具有被該第i推雜物區域之 側面與該第2摻雜物區域之側面所夾之部分；以及該第2 Φ導電型之第4摻雜物區域，為了在該第！換雜物區域側不 比該第2摻雜物區域之該側面突出，而與該第2摻雜物區 域之底面連接並形成於半導體基板内。 第3發明的半導體裝置包括第1導電型之半導體基 板，第1電極以及第2電極，形成於該半導體基板之中心 面上，第2導電型之弟1摻雜物區域，形成於該半導體基 板之該中心面内，與該第丨電極連接；該第2導電型之第 2摻雜物區域，與該第丨摻雜物區域隔離並形成在該半導 _體基板之該中心面内，與該第2電極連接且具有相對於該 第1摻雜物區域之側面的側面；以及該第2導電型之第3 摻雜物區域，與該第2摻雜物區域之底面連接並形成於半 導體基板内，具有不與該第丨摻雜物區域之該側面連接之 側面。 第4發明的半導體裝置包括用於驅動具有第1電極、 第2電極、以及控制電極之開關元件，其中更包括：第1 端子，與該第1電極連接；第2端子，藉著電容元件而與 2108-7171-PF 13 1277197 該第1電極連接；第1導電型之第丨摻雜物區域；第2導 電型之第2摻雜物區域，形成於該第丨摻雜物區域之中心 面内；第1電晶體，形成於該第2摻雜物區域之中心面内， 與，第1端子連接，具有該第i導電型之源汲區域；第2 電曰曰體’形成於該第1摻雜物區域之中心面内，與該第2 端子連接，具有該第2導電型之源汲區域；以及該第丨導 電型之第3摻雜物區域，與該第丨摻雜物區域之底面連接 而形成。 | 第5發明的半導體裝置包括用於驅動具有第1電極、 第2電極、以及控制電極之開關元件，其中更包括：第工 &子與ό亥第1電極連接；第2端子，藉著電容元件而與 該第1電極連接；第i導電型半導體基板；第2導電型之 第摻雜物區域，形成於該半導體基板之中心面内；該第 1導電型之第2摻雜物區域，形成於該第丨摻雜物區域之 中〜面内；第1電晶體，形成於該第2摻雜物區域之中心 面内與5亥第1端子連接，具有該第2導電型之源汲區域； ❿第冑曰曰體’形成於該第1摻雜物區域之中心面内，與該 第2端子連接’具有該第1導電型之源汲區域；以及該第 2導電5L之第3摻雜物區域，至少包覆該第1電晶體之該 源/及區域之下方’並與該第1摻雜物之底面連接而形成於 ^半導體基板内，具有比該第1摻雜物區域之第1摻雜物 ?辰度還局之第2摻雜物濃度。 第1發明的半導體裝置可以提高閉鎖破壞承受能力。 第2發明的半導體裝置可以提高半導體裝置的耐壓程
2108-7171-PF 14 1277197 度。 第3發明的半導體裝置可以提高半導體裝置之耐壓程 度。 第4發明的半導體裝置可以提高閉鎖破壞承受能力。 第5發明的半導體裝置可以提高閉鎖破壞承受能力。 【實施方式】 關於本發明之電源元件以及電源元件驅動裝置的概略 結構如第55圖所示之結構；關於本發明之高壓側驅動部 • 101之主要部的結構如第56圖所示之結構；關於本發明之 咼壓側驅動部1〇1之概略佈局如第57圖所示之佈局。 參考第55圖，作為電源開關元件之N通道絕緣閘極型 雙極電晶體（以下稱為順）5卜52係用於開關做為主電 源的高電壓HV。節點N30係與負載（1〇ad)連接。飛輪二 極體D卜D2保護IGBT5卜52免於受到來自連接於節點N3〇 之負載所引起的逆起電壓。 電源70件驅動裝置1〇〇係用於驅動I(JBT51、52，而且 鲁係'根據控制IGBT51之高壓側控制輸入HIN與控制I(JBT52 之低壓側控制輸入LIN而動作。另夕卜，電源、元件驅動裝置 100具有驅動IGBT51之高壓侧驅動部10卜驅動IGBT52之 低壓側驅動部1〇2、以及控制輸入處理部1〇3。 在此，例如IGBT51、52同時處於開狀態的時候，會有 貫通電流流過IGBT51、52,而且電流不會流過負載，^是 所不希望看到的狀態。控制輸入處理部1〇3根據控制輸入 HIN、LIN處理高壓側驅動部1〇1以及低壓側驅動部1〇2, 2108-7171-PF 15 1277197 以避免上述情形的發生。
_另卜:電源元件驅動裝置咖具有連接娜i之射極 = =releCtr〇_ VS端子、藉由電容C1而與 Γ之H〇 極連接之VB端子、連接1GBT51之控制電 :一 ^子、連接IGBT52之射極電極之COM端子、藉由 電容C2而與贿52之射極電極連接之vcc端子、連接 順52之控制電極之L〇端子、以及GND端子。在此，VS 是兩壓侧浮動偏移電壓，作為高壓側驅動之基準電 位，是高_浮動供給絕對電壓，作為高壓側驅動部ι〇ι 之電源，上述VB係由圖未顯示之高壓側浮動電源所供給。 H0是來自高壓側驅動部1〇1之高壓侧驅動信號輸出。⑽ 是共通接地。VCC是低壓侧固定供給電壓，作為低壓側驅 動。卩10 2之電源，且上述vcc係由圖未顯示之低壓侧之固 定供給電源所提供。L0是來自低壓侧驅動部i 〇2之低壓側 驅動信號輸出。GND是接地電位。 電谷C1、C2係用於使供給於高壓側驅動部1 〇丨與低壓 籲側驅動部102之電源電壓可以隨著伴隨電源元件之作動而 產生之電位變動而調整。 根據上述的結構，可以進行來自依據控制輸入HIN、 LIN之電源元件之主電源的開關動作。 高壓侧驅動部101具有位準移位（level shift)電路， 將驅動信號傳達至高壓侧電路。其中上述高壓側驅動部在 相對於對路之接地電位GND的電位地浮動狀態下作動。 如第56圖所示，作為開關元件之高耐壓M0S11係扮演 2108-7171-PF 16 1277197 上述電路的角色。最為開關元件之高壓侧驅動信號輸出用 的CMOS電路（以下稱為CMOS )1 2係由pMOSFET以及nMOSFET 所組成’用於輸出高壓側驅動信號HO。位準移位（ievel shi f t )電阻13用於設定CM0S12之閘極電位，具有相當於 上拉（pul 1-up)電阻的功能。控制邏輯電路由電阻、逆 轉換器、以及行内鎖固（interlock)等所組成。 高耐壓M0S11係根據高壓側控制輸入jjIN而開關 CM0S12。CM0S12開關高壓側浮動供給絕對電壓yB與高壓 •側浮動偏移電壓VS之間的電壓，並輸出驅動信號至高壓側 驅動信號輸出H0，以便驅動連接於外部之電源元件之高壓 側開關元件（IGBT51 )。 在此’在以下說明中，綜合CM0S12以及電阻13而統 稱為高壓側驅動電路。 如第57圖所示’第56圖所示之由CM0S12以及電阻 1 3所組成之高壓側驅動電路係形成為高壓島的區域ri 内。另外，第56圖所示之高耐壓M〇sn係形成於區域R2 φ内。上述區域R卜R2之各外圍被連接於接地電位GND之銘 配線1 6、17等包圍，而受到遮蔽。 以下，將詳細說明關於本發明之半導體裝置的實施例。 第 1實施例 第1圖係關於本發明第1實施例之高壓側驅動部101 之結構剖面圖，相當於第57圖所示之沿著b_b線之位置 的剖面圖。如第1圖所示，p+分離2(n、n_型推雜物區域 110、以及η型摻雜物區域117與121形成在p_基板2〇〇
2108-7171-PF 17 1277197 上面部分内。P井131形成於η型摻雜物區域121之上面 部分内。Ρ+分離201形成於ρ—基板200内，其中ρ-基板 2〇〇之電位是電路内的最低電位（GND電位或c〇M電位）。 另外，P井111形成於高耐壓MOS11之n+型源極區域112 的下面部分内，其中p井lu係隔著閘極絕緣膜U5a而位 於閘極電極116a的下方，因而形成高耐壓M〇Sl 1的通道區 域。而且’在p井Π 1的上面部分内形成有連接源極電極 114之p+型摻雜物區域丨13以及n+型源極區域丨12。另外， 在η型摻雜物區域117之上面部分内形成有連接高耐壓 MOS11之沒極電極HQ的η +型沒極區域jig。 高耐壓MOS11之汲極電極119係連接於構成CM0S12之 PMOSFET以及nMOSFET之各閘極電極125、136 ;另外，藉 由位準移位電阻13而與pMOSFET之源極電極128以及VB 端子相連接。 在CM0S12形成之η型摻雜物區域121的上面部分内形 成有連接pMOSFET之源極電極128的ρ+型源極區域126以 及η型摻雜物區域127’另外形成有連接沒極電極123之 Ρ+型汲極區域122。汲極電極123與Η0端子連接。η型摻 雜物區域121上形成有閘極絕緣模124，而閘極絕緣模124 上形成有pMOSFET之閘極電極125。 另外，nMOSFET形成於p井131内；p井131之上面部 分内形成有連接nMOSFET之汲極電極138之n+型汲極區域 13了、連接源極電極134之n+型源極區域133以及p+型摻 雜物區域1 32。源極電極134與VS端子連接；汲極電極1 2108-7171-PF 18 i277l97 ” ΗΟ端子連接。ρ井131上形成有閘極絕緣膜，閘極 絕緣模135上形成有nMOSFET之閘極電極136。 在P基板200内形成有濃度較η型摻雜物區域121還 鬲之η+型摻雜物區域20(以下稱為η+埋入層）。η+埋入層 /、η型摻雜物區域121之底面連接，並形成在比卩型摻 雜物區域121還深的位置。在一較佳實施例中，η+埋入層 20之摻雜物濃度的波峰值大約為l〇i7cm-3。 相對於第61 ( A)圖之習知半導體裝置，第2 ( a)圖 •係繪示第1實施例之CMOS部的簡易結構圖。在第2 ( A) 圖中，為了說明的方便起見，nMOSFET與pMOSFET之形成 位置的關係係與第1圖所示之位置關係相反。第2 ( a )圖 所示之pM〇s背閘極電極（pBG )係相當於第1圖所示之源 極電極128。第2 (B)圖有關於第2 (A)圖所示之pMOS 为閘極電極之形成位置，係繪示從n+型摻雜物區域127之 上面部分至p—基板200之深度方向上的摻雜物濃度輪靡 圖。比較第2 ( B )與第61 ( B)圖可以很清楚地知道，在 _第2 ( B)之n+埋入層20所形成之領域中的η型摻雜物濃 度比第61 (Β)圖之η型摻雜物區域121所形成之區域中 的η型摻雜物濃度高，而且，在形成η+埋入層2〇的時候， η型摻雜物係導入於ρ_基板200内之更深的區域。 相較於未形成η+埋入層20之習知半導體裝置（參照 第58圖），而在第丨實施例之半導體裝置中由於在連接η 型摻雜物區域121之底面部分形成有η+埋入層20的、緣 故’因此起因於由ρ-基板200、η型摻雜物區域121以及η 2108-7171-PF 19 1277197 埋入層20、p井ι31所組成之卿結構的寄生卿雙極電 晶體的base電阻會降低。因此，在回生期間即使高壓測浮 動偏移電壓VS產生負變動的時候’寄生卿雙極電晶體的 動作也會被抑fi卜結果，起因於p-基板_、n型摻雜物 區域121以及η+埋入層20、ρ井131、η+型源極區域133 斤、、且成之ρηρη結構的寄生閘流晶體之啟動電壓的絕對值 S車又省知半導體裝置提高，因此就可以提高CMOS12之閉鎖 破壞承受能力。 _ Μ 了 ’詳細說明上述效果。帛6〇圖係，會示關於習知半 導體裝置之CMOS部的簡易結構，在第6〇圖所示之η型摻 雜物區域121的下方在形成η+埋入層2〇的話，則相當於 第1實施例之半導體裝置的結構。第3圖係關於追加形成 η埋入層20之第60圖的結構，且第3圖係繪示施加vs 負電壓與vs電極時，流過塊狀電極、pM0S源極電極、以 及nMOS源極電極之各電極的電流值。根據第3圖，當vs 負電壓為一 80V的時候，流過nM0S源極電極之電流與流過 φ pMOS源極電極之電流的值相同。 第4圖係縿示第3圖所示之VS負電壓為—52V的時候 的電流分佈圖。根據第4圖，在VS負電壓為一 52V的時候， 沒有電流流經nMOS源極電極，由p-基板2〇〇、η型摻雜物 區域121以及η+埋入層20、ρ井131、η+型源極區域133 所組成之ρηρη結構所引起之寄生閘流晶體不會產生作動。 第5圖係繪示第3圖所示之VS負電壓為—i〇9V的時 候的電流分佈圖。根據第5圖可以知道，當VS負電壓為_ 2108-7171-PF 20 1277197 109V的時候’電流會流經nM〇s源極電極，上述的寄生開 流晶體會產生作動。 在習知半導體裝置中，VS負電壓為一 40V的時候，寄 生閘流晶體即會產生作動（參照第64圖）；然而在第i實 施例之半導體裝置中，即使VS負電壓達到—52v的時候， 寄生閘流晶體也不會產生作動（參照第4圖）。因此，在第 1實施例之半導體裝置中，相較於習知半導體裝置而言可 以提高寄生閘流晶體之作動開始電壓的絕對值。
第6圖對應於第丨圖，係繪示第丨實施例之變形例之 高壓側驅動告"01之結構的剖面圖。沒有形成第i圖所示 之n+埋入層20,而形成比n+埋入層2〇之摻雜物濃度還要 低的η型摻雜物區域（以下稱為n埋入層21)。在一較佳 實施例中，η埋入層21之摻雜物濃度之波峰值係1〇15cm—3。 η埋入層21與n+埋入層2〇 -樣，係形成於p—基板2〇〇 並與η型摻雜物區域121之底面相接。 内 第7⑴圖對應於第2(α)目，係繪示第i實施例之 變形例_部的簡易結構。另外，第7⑷圖對應於第2 (B)圖彳關於第圖所示之p腿背閘極電極之形 成位置，讀示從n+型摻雜物區域127之上面部分至/ 基板200之深度方向上的执她^ 的摻雜物濃度輪廓。比較第7 ( B ) 與第61(B)圖可以知道，各 — 、 田形成η埋入層21的時候，係 在Ρ-基板内更深的區域導入η型摻雜物。 ’、
根據第1 “例之變形例之半導體裝置，由於在 型摻雜物區域121之底面相接觸形成η埋入層2卜所以、相 2108-7171-PF 21 1277197 較於習知半導體# 口，減低了 P基板200、η型摻雜 所 心及11埋入層2卜p井131所組成之卿結構 I之寄生pnp雙極電晶體之base電阻。結果，如上述 之理由，可以提高CM0S12之閉鎖破壞承受能力。 星j實施例 第8圖對應於第！圖，係緣示第2實施例之高壓側驅 動部101之結構的剖面圖。沒有形成第1圖所示之n+埋入 層20’而形成比n+埋入層2〇之摻雜物濃度還要高的^型 ，摻雜物區域（以下稱$ n+埋入層22)。在一較佳實施例中， n+埋入層22之摻雜物濃度之波峰值係1〇18cm_、n+埋入層 22與n+埋入層20 一樣，係形成於p_基板2〇〇内並與n型 摻雜物區域121之底面相接。 第9 ( A )圖對應於第2 ( A )圖，係繪示第2實施例之 CMOS部的簡易結構。另外，第9 ( β)圖對應於第2 ( B) 圖，有關於第9(A)圖所示之pm〇s背閘極電極之形成位 置，且繪示從n +型摻雜物區域127之上面部分至p -基板 馨200之深度方向上的摻雜物濃度輪廓。比較第9 (b)與第 2(B)圖可以知道’ n +埋入層22比n +埋入層20之摻雜物 濃度之波峰值高。 根據第2實施例之半導體裝置，由於n+埋入層22具 有比上述第1實施例之n+埋入層20還要高的濃度，相較 於上述第1實施例之半導體裝置而言更可以提高CM0S12的 閉鎖破壞承受能力。 以下，詳細說明上述效果。第10圖對應於第3圖，係 2108-7171-PF 22 -1277197 關於追加形成n+埋入& 22之第6〇圖的結構，且第3圖係 緣示施力口 VS負電壓與vs電極時，流過塊狀電極、澤源 極電極、以及nMOS源極電極之各電極的電流值。根據第 10圖* VS負電壓為一400V的時候，流過nM〇s源極電極 之電流與流過pMOS源極電極之電流的值相同。 第11圖係繪不第1〇圖所示之vs，電壓為_269乂的 時候的電流分佈圖。根據第u圖，在vs負電壓為一 269v 的時候，沒有電流流經nM0S源極電極，由p—基板2〇〇、η •型摻雜物區域121以及埋入層22、ρ井131、η+型源極 區域133所組成之ρηρη結構所引起之寄生閘流晶體不會產 生作動。 第12圖係繪示第1〇圖所示之vs負電壓為_73(^的 時候的電流分佈圖。根據第丨2圖可以知道，當vs負電壓 為一 730V的時候，電流會流經nMOS源極電極，上述的寄 生閘流晶體會產生作動。 在上述第1實施例之半導體裝置中，VS負電壓為一 籲1 0 9 V的時候，寄生閘流晶體即會產生作動（參照第5圖）· 然而在第2實施例之半導體裝置中，即使vs負電壓達到— 269V的時候，寄生閘流晶體也不會產生作動（參照第^ 圖）。因此，在第2實施例之半導體裝置中，相較於上述第 1實施例之半導體裝置而言可以提高寄生閘流晶體之作動 開始電壓的絕對值。 第3實施例 第13圖對應於第丨圖，係繪示第3實施例之高壓側驅
2108-7171-PF 23 J277197 動部1G1之結構的剖面圖。沒有形成第ι圖所示之入 層20,而形成“型摻雜物區域i2i之摻雜物 …摻雜物區域（以下稱為n+埋入層23)二= 23之摻雜物濃度還要低的η型摻雜物區域（以下稱為η: 入層：。在-較佳實施例中…心=
_係7 3、η埋入層24之摻雜物濃度之波峰值 i cm °η埋入層23與0+埋入層I樣，係形成於 P基板200内並與n型摻雜物區域m之底面相接。另外 η埋入層24除了與η型摻雜物區域121之底面相接 覆η+埋入層23之周圍，而形成於Ρ—基板200内。 第14⑴圖對應於第2⑴圖，係綠示第3實施例 之CMOS部的簡易結構。另外，第14⑴圖對應於第2 圖，有關於第14(A)圖所示之澤背閘極電極之形成位 置，且繪示從n+型摻雜物區域127之上面部分至ρ基板 200之深度方向上的摻雜物濃度輪廓。比較第η。) 9 (B)圖可以知道，第3實施例之n+埋人層“與n埋入 層24係具有與第2實施例之η+埋入層22大約相同之摻雜 物濃度輪廓。因此，第3實施例之半導體裴置係具有與第 2實施例之半導體裝置相同程度之閉鎖破壞的承受能力。 在第3實施例之半導體裝置中，低濃度之η埋入層μ 包覆高濃度之η+埋入層23的周圍而形成，其中η埋入層 24與η型摻雜物區域121接觸。另外，在第3實施例之^ 導體裝置中，於ρ—基板200與η埋入層24之間施加逆偏 壓（biased )電壓的時候，η埋入層24内空乏層擴大的巾5 2108-7171-PF 24 -1277197 度車父大，然而在上述第1實施例中，於p -基板200與n + 埋入層20之間施加逆偏壓電壓的時候，n+埋入層2〇内空 乏層擴張的幅度較小。 • 因此，根據第3實施例之半導體裝置，在p-基板2〇〇、 與η型摻雜物區域12l、n+埋入層23、以及n埋入層24 之間施加逆偏壓電壓的時候，η型摻雜物區域121内擴張 的空乏層與η埋入層24内擴張的空乏層會在η埋入層24 的曲面部相互聯繫。但是，η埋入層24内擴張之空乏層的 •幅度會比η+埋入層20内擴張之空乏層的幅度還大。結果， 相較於上述第1實施例之半導體裝置而言，由於可以有效 地緩和電場，因此可以提高接合耐壓。 第15圖用於說明第i實施例之半導體裝置中ρ_基板 200與η型摻雜物區域121以及η+埋入層2〇之間的接合耐 壓、與第3實施例之半導體裝置中ρ-基板2〇〇與η型摻雜 物區域121以及η埋入層24之間的接合耐壓之比較結果。 根據第15圖可以知道，第3實施例之半導體裝置具有比上 ♦述S1實施例之半導體裝置還要高的接合耐壓。 簋4實施例 第16圖對應於習知半導體裝置之第67圖，關於第4 實知例之半導體裝置’係♦示第59圖所示之結構中形成高 耐壓二極體14之區域之結構的刮面圖。在第Μ圖中，為 了說明的方便起見，陽極與陰極之形成位置的關係係與第 59圖中所示之位置關係相反。 參照第16圖，在ρ-基板2〇〇之上面部分内係形成ρ +
2108-7171-PF 25 J277197 離144與P分離144相連之p井144b、與ρ井144b 相連之η型摻雜物區域143、與η—型摻雜物區域143相連 之η型摻雜物區域121。在ρ井144b之上面部分内形成有 ‘ P型摻雜物區域144a，在η型摻雜物區域121之上面部分 内形成有η+型摻雜物區域141。高耐壓二極體14具有陽極 電極145以及陰極電極142。上述陽極電極145連接於ρ + •型摻雜物區域144a，上述陰極電極142連接於η+型摻雜物 區域141。ρ井144b上形成有絕緣膜115a，絕緣膜U5a t上形成電極116a，而陽極電極145連接於電極η型 摻雜物區域121上形成有絕緣膜115b，絕緣膜形 成有電極116b，而陰極電極142連接於電極116b。 η型摻雜物區域（以下稱為n埋入層26)形成於^基 板200内並與η型摻雜物區域121之底面接。在一較佳實 施例中，η埋入層26之摻雜物濃度之波峰值為1〇15cm—3。η 埋入層26之寬度L1小於η型摻雜物區域121之寬度L2， 結果，從第16圖之左側面來看，n-型摻雜物區域143形成 _在較η埋入層26靠近陽極電極145的位置上。 關於第16圖所示之結構，於陽極電極145與陰極電極 142之間施加高電壓時之電界的主要波峰係位於^型摻雜 物區域121之右下端部位置的波峰Ε〇與位於η埋入層 之右下端部位置的波峰Ε4。 第17圖係繪示L1 — L2與耐壓的關係圖，且u_L^t 為杈軸，其中L1為第16圖所示之n埋入層Μ的寬度，而 L2為η型摻雜物區域121的寬度。根據第17圖所示之圖
2108-7171-PF 26 -1277197 田Ll — L2或Ll> L2的時候，具有比習知半導體裝置 (參照第67圖）還要低的耐壓；另外一方面，u<L2的 時候，具有比習知半導體裝置還要高的耐壓。 •在第18(A)圖中，係在L1>L2的條件下繪示第4實 施例之高耐壓二極體部的簡易結構圖。另外，在第i8(b) 圖中，㈣於帛18⑴圖t箭頭所示之位置，係繪示從n 型摻雜物區域121之上面部分向p-基板2〇〇之深度方向之 摻雜物濃度輪廓圖。 _ 第1 9圖有關於第18 ( A )圖所示之結構，係繪示於陽 極電極145與陰極電極142之間施加高電壓時所產生之電 場示意圖。在第19圖中，係繪示位於n—型摻雜物區域143 之上面部分的電場（Si表面）、位於n型摻雜物區域 之底面與ρ基板200之界面上的電場（η/ρ-基板接合深 度）、η埋入層26之底面與ρ—基板2〇〇之介面上的電場（η 埋入層/ρ-基板接合深度）的示意圖。將第19圖與關於習 知半導體裝置之第68圖相比較可以得知，在第18(a)圖 _所示之結構中具有比習知半導體裝置低非常多的波峰Ε〇。 仁疋’根據弟19圖之圖示，在波峰Ε4處之電場值遠大於 在波峰Ε0處之電場值。因此，在第18 ( Α)圖所示之結構 中’電場的波峰為位於η埋入層26之右下端部位置的波峰 Ε4 〇 第20圖關於第18 ( A)圖所示之結構，係繪示於陽極 電極145與陰極電極142之間施加高電壓時之電位分佈（等 電位線）以及電流分佈的示意圖。由第20圖可以知道，對 2108-7171-PF 27 1277197 應於波峰E4之位置上的等電位線具有大的曲率，而且相鄰 之等電位線之間具有狹小的間隔。另外，將第2〇圖與習知 半導體裝置之第69圖相比較可以知道，位於第2〇圖之皮 峰E4部分的等電位線之間的間隔比位於第⑽圖之波峰e〇 部分的等電位線之間的間隔狹小。因此，可以推測位於第 2〇圖之波峰E4部分的電場值比位於第69圖之波峰別部 分之電場值還要高，結果，相較於習知半導體裝置而士， 第18 ( a )圖所示之結構並不能提高耐壓。
在第21 ( A)圖中，係在Ll< L2的條件下繪示第4實 施例之高耐壓二極體部的簡易結構圖。另外，在第Η (^) 圖中’有關於第21 ( A )圖中箭頭所示之位置，係繪示從n 型摻雜物區域121之上面部分向ρ-基板2〇〇之深度方向之 掺雜物濃度輪廓圖。 第22圖有關於第21(Α)圖所示之結構，係繪示於陽 極電極145與陰極電極142之間施加高電壓時所產生之電 場示意圖。與第19圖相同的是，第22圖係繪示位於^表 參面的電場、位於n/p-基板接合深度的電場、n埋入Zp基 板接合深度的電場的示意圖。將第22圖與關於習知半導體 裝置之第68圖相比較可以得知，在第21 (Α)圖所示之結 構中具有比習知半導體裝置低非常多的波峰Ε〇。另外，從 第22圖所示之圖示可以清楚地知道，波峰Ε4之電場值大 約與波峰Ε0之電場值相等。 第23圖關於第21 (Α)圖所示之結構，係繪示於陽極 電極145與陰極電極142之間施加高電壓時之電位分佈（等
2108-7171-PF 28 1277197 電位線）以及電流分佈的示意圖。將第23圖與第6g圖比 較可以得知，相較於習知半導體裝置而言，在第21(a) 圖所示之結構中，在波峰E0部分之等電位線之曲率係非常 地小。因此，可以推測位於波峰E〇部分之電場值也小。另 外將第2 3圖與第2 0圖比較可以得知，相較於第18 ( a ) 圖所示之結構而言，在第21 (A)圖所示之結構中，在波 峰E4部分之等電位線的曲率非常地小。因此，可以推測在 波峰E4部分之電場值也小。 根據上述第4實施例之半導體裝置（第21 (A)圖所 不之結構），位於第23圖所示之波峰E〇部分以及波峰Μ 部分之電場時比位於第69圖所示之波峰E〇部分之電場值 小。結果，相較於習知半導體裝置而言，可以提高陽極一 陰極之間的電壓至臨界電場強度，也可以提高半導體裝置 的耐壓。 、另外，在上述的說明中，雖然舉高耐壓二極體為例子 說明關於第4實施例之發明，但是第4實施例之發明並不 限於尚耐壓二極體，也可以是η通道高耐壓MOSFET、p通 道高耐壓MOSFET、η通道IGBT、或者是ρ通道IGBT。 另外，第4實施例之發明也適用於與上述第丨至3實 施例之發明的組合。例如，當與第i實施例之發明組合的 時候’第1圖所示之n+埋入層2〇或者是第6圖所示之η 埋入層21、與第16圖所示之η埋入層26 in型推雜物區 域121之底面相互連接。 第 5實施例
2108-7171-PF 29 -1277197 第24圖對應於第16圖，係繪示第5實施例之半導體 、置之結構的刮面圖。以第16圖所示之結構為基礎，具有 γ埋入層26更尚濃度之摻雜物的n+型摻雜物區域2了（以 下稱為埋人層）係形成於„埋人層26之内。在一較佳 實^例中，n+埋入層27之摻雜物濃度之波峰值為l〇18cm-η埋入層27的寬度L3係小於n埋入層μ之寬度[I， 結果，從第24圖的右側面來看的話，n埋入層26 :側面 較n+埋入層27靠近陽極電極ι45側。
第25圖係繪不L3 — L1與耐壓之關係圖，其中u為第 24圖所示“埋入層26的寬度，另外u為第24圖所示 之n+埋入層27的寬度，而且第25圖之橫軸為L3—u。根 據第25圖所示之圖示可以知道，雖然在u<li的時候可 以確保高耐壓’但是L3變大時會導致u—u的值也跟著 變大，會使得耐壓急劇降低。 第26圖係比較L3= L1時耐壓波形、與L3 < L1時之耐 垒波形的示思圖。從第2 6圖所示之圖示可以清楚地知道， L3<L1時的耐壓會比L3=L1時之耐壓高。 在第27 ( A)圖中，係在L3=L1的條件下繪示第5實 施例之高耐壓二極體部的簡易結構圖。另外，在第2? ( 圖中，有關於第27(A)圖中箭頭所示之位置，係繪示從n 型摻雜物區域121之上面部分向ρ-基板2〇〇之深度方向之 摻雜物濃度輪廓圖。 第28圖有關於第27 (Α)圖所示之結構，係繪示於陽 極電極145與陰極電極142之間施加高電壓時所產生之電
2108-7171-PF 30 J277197 場示意圖。與第19圖相同的是，帛28圖係 面的電場、位於n/p-基板接合深度的電場二：立：Sl表 板接合深度的電場的示意圖。將第2 p基 裝置之笙囬上 u〆、關於習知半導體 之第68圖相比較可以得知，在第2 構中具有比習知半導體装置低非常多的波峰£)〇圖=之結 =:8圖之圖示，在波峰£4處之電場值大於在波二 電琢值。因此，在第27 (Α)圖所示之 波峰為位於η埋入層26之右下端部位置的二 ^第29圖關於第27⑴圖所示之結構，騎示於陽極 電極145與陰極電極142之間施加高電遵時之電位分佈 電位線）以及電流分佈的示意圖。由第29圖可以知道 料波峰Ε4之位置上的等電位線具有大的曲率，而且相鄰 之等電位線之間具有狹小的間隔。另外，將第29圖與習知 半導體裝置之第69圖相比較可以知道，位於第Μ圖之皮 峰Ε4部分的等電位線之間的間隔比位於第69圖之波峰釗 部分的等電位線之間的間隔狹小。因此，可以推測位於第 _ 29圖之波峰Ε4部分的電場值比位於第69圖之波峰Ε〇部 分之電場值還要高，結果，相較於習知半導體裝置而古，Ρ 第27 ( A )圖所示之結構並不能提高耐壓。 在第30 ( A)圖中，係在L3<u的條件下繪示第5實 施例之高耐壓二極體部的簡易結構圖。另外，在第3〇 (U 圖中，有關於第30 (A)圖中箭頭所示之位置，係繪示從n 型摻雜物區域121之上面部分向ρ-基板2〇〇之深度方向之 摻雜物濃度輪廓圖。 2108-7171-PF 31 -1277197 第31圖有關於第3〇 (A)圖所示之結構，係繪示於陽 極電極145與陰極電極142之間施力口高電壓時所產生之電 %不思圖。與第28圖相同的是，第31圖係繪示位於Si表 面的電場、位於η/p-基板接合深度的電場、n埋入/ p—基 ^接合深度的電場的示意圖。將第31圖與關於習知半導體 裝置之第68圖相比較可以得知，在第3〇 (A)圖所示之結 構中具有比習知半導體裝置低非常多的波峰E〇。另外，將 第31圖與第28圖比較之後可以得知，位於第31圖之波峰 ♦ E4處的電場值比位於28圖之波峰E4處之電場值低。另外， 在第31圖之圖示中，波峰E4處之電場值與波峰肋處之電 場值大約相等。 第32圖關於第30 ( a )圖所示之結構，係繪示於陽極 電極145與陰極電極142之間施加高電壓時之電位分佈（等 電位線）以及電流分佈的示意圖。將第32圖與第69圖比 較可以得知，相較於習知半導體裝置而言，在第3〇(a) 圖所不之結構中，在波峰E〇部分之等電位線之曲率係大栌 修地變小。因此，可以推測位於波峰E〇部分之電場值也; 小。另外，將第32圖與第29圖比較可以得知，相較於第 30(A)圖所示之結構而言，在第27(a)圖所示之結構中， 在波峰E4部分之等電位線的曲率變非常地小。因此，可以 推測在波峰E4部分之電場值也變小。 根據上述第5實施例之半導體裝置（第3〇 ( A)圖所 不之結構），位於第32圖所示之波峰E0部分以及波峰E4 部分之電場時比位於第69圖所示之波峰E0部分之電場值
2108-7171-PF 32 -1277197 小。結果，相較於習知半導體裝置而言，可以提高陽極— 陰極之間的電壓至臨界電場強度，也可以提高半導體裝置 的耐壓。 、 另外’為了滿足L3<L1的條件，n+埋入層27係形成 於η埋入層26内部。因此，在p-基板2〇〇、與n型摻雜物 區域121、n +埋入層27、以及n埋入層26之間施加逆偏壓 電壓的時候’ n型摻雜物區域121内擴張的空乏層與^埋 入層26内擴張的空乏層會在^埋入層26的曲面部相互聯 _繫。但是，η埋入層26内擴張之空乏層的幅度會比L3= L1 時n+埋入層27内擴張之空乏層的幅度還大。結果，相較 於L3 = L1時而言，由於可以有效地緩和電場，因此可以提 高接合耐壓。 另外，相較於未形成n+埋入層27之上述第4實施例 之半導體裝置，而在第5實施例之半導體裝置中由於在n 埋入層26内形成有η埋入層27的緣故，因此起因於由ρ 基板200、η型摻雜物區域121 、η埋入層26以及η +埋 _入層27、ρ井131所組成之ρηρ結構的寄生ρηρ雙極電晶 體的基極（base)電阻會降低。因此，在回生期間即使高 壓測洋動偏移電壓vs產生負變動的時候，寄生pnp雙極電 晶體的動作也會被抑制。結果，起因於p—基板2〇〇、η型 摻雜物區域12卜η埋入層26以及η+埋入層以^井13卜 η型源極區域133所組成之ρηρη結構的寄生閘流晶體之啟 動電壓的絕對值會較上述第4實施例之半導體裝置提高， 因此就可以提高CMOS12之閉鎖破壞的承受能力。
2108-7171-PF 33 ^1277197 另外，在上述的說明中，雖然舉高耐壓二極體為例子 η兒明關於第5實施例之發明，但是第5實施例之發明並不 限於间耐壓二極體，也可以是η通道高耐壓M〇SFET、ρ通 道高耐壓MOSFET、η通道IGBT、或者是p通道IGBT。 另外’第5實施例之發明也適用於與上述第1至3實 軛例之發明的組合。例如，當與第丨實施例之發明組合的 時候，第1圖所示之埋入層2〇或者是第6圖所示之η 埋入層21、與第24圖所示之η埋入層26在η型摻雜物區 #域121之底面相互連接。 ! _ 6實施例 第33圖對應於習知半導體裝置之第圖，關於第6 實施例之半導體裝置，係繪示第58圖所示之結構中形成高 耐壓MOS11之區域之結構的剖面圖。在第33圖中，為了說 明的方便起見，汲極區域丨丨8與源極區域丨丨2之形成位置 的關係係與第5 8圖中所示之位置關係相反。 η型摻雜物區域117與η型摻雜物區域121互相分離 _而形成在ρ—基板200之上面部分内，形成分割提供表面結 構。為了跟高耐壓MOS11之汲極電極119連接，而在η型 摻雜物區域117之上面部分内形成η+型汲極區域118。為 了與構成CMOS12之pMOSFET之源極電極（以下稱為vb電 極）128連接，而在n型摻雜物區域ι21之上面部分内形 成η+型摻雜物區域127。如第1圖所示，Vb電極128係與 VB端子連接。 η型摻雜物區域（以下稱為η埋入層）29係形成於 2108-7171-PF 34 -1277197 基板200内，並與η型摻雜物區域121之底面接。在一較 佳實施例中，η埋入層29之摻雜物濃度的波峰值為i〇i5cm 3。在第33圖中，η埋入層29之寬度L4、與至n型摻雜 物區域121之左侧面具η型摻雜物區域丨丨7之左侧面的寬 度L5，為了滿足L4< L5的條件，而將η埋入層29的寬度 加以設定。結果，η埋入層29不與η型掺雜物區域117接 觸。但是，在較大的寬度L4的情況下，η埋入層29會接 近η型摻雜物區域117, VB電極128與汲極電極119之間 ♦的耐壓（分割η井間耐壓）會變低。因此，為了確保設計
時所定的較佳VB—汲極間耐壓（第6實施例中，約大於l5V 以上），必須決定n埋入層29與n型摻雜物區域i丨7之間 的間隔。 關於第33圖所示之結構’於νβ電極128與汲極電極 119之間施加15V左右的電壓’與連接於閘極電極心之 電極u6aa以及源極電極114形成短路，在vb電極128與 源極電極114之間（VB_源極間） m 、 、 τ征间）苑加尚電壓時之電場主 響要波峰為位於ρ -基板200之波峰 反擎li2、η型摻雜物區域121 之右下端部位置上的波峰E1、 摻雜物區域117之右下 端部位置的波峰E3、η埋入層29古下# μ 下知部位至之波峰Ε 5。 第34圖以第33圖所示之寬声τ 4尚二 _ τ , , ^ ^ 見度L4與寸法L5之關係（L4 為検軸，用於說明L4— L5 孫拍& a D與VB—源極間耐壓的關 係。根據第34圖之圖示，因為τ 4 勺㈠… ⑽ M L4~L5的數值小於〇 ,換 句活說L4小於L5的緣故，相較 以趄古VD 々曰孕乂於$知半導體裝置而言可 以徒间VB—源極間的耐壓。 1 L5的數值變大的時
2108-7171-PF 35 .1277197 候，VB—源極間之耐壓也會上升。但是，一旦L4_L5的數 值過大的時候，即使是施加15V左右之低的VB電位，n型 摻雜物區域121所擴大之空乏層與n型摻雜物區域117所 擴大之二乏層會互相連接，因此Μ _沒極間之耐壓達不到 15V左右。由於上述的緣故，上述範圍（第圖所示之點 線右側的範圍）的數據並未顯示於圖上。 在第35 ( Α)圖中，係在L4< L5且VB —汲極間之耐壓 大於1 5 V的條件下，繪示第6實施例之高耐壓M〇s部的簡 *易結構圖。另外，在第35⑻圖中，有關於第35⑴圖 中箭頭所示之位置，係繪示從n型摻雜物區域121之上面 部分向P—基板200之深度方向之摻雜物濃度輪廓圖。 第36圖關於第35(A)圖所示之結構，於VB電極128 與汲極電極119之間施加15 V左右的電壓，連接於閘極電 極116a之電極U6aa與源極電極114形成短路，於vb電 極12 8與源極電極114之間施加高電壓時所產生之電場的 示意圖。在第36圖中，位於p-基板2〇〇之上面部分的電 _場（Si表面）、n型摻雜物區域ι21與U7以及p_基板2〇〇 之界面上的電場（n/p基板接合深度）、位於η埋入層29 與Ρ_基板200之界面上的電場（η埋入/ ρ-基板接合深度） 的示思圖。參照第3 6與71圖可以知道，相較於習知半導 體裝置而言，在第35 ( Α)圖所示之結構中波峰Ε1與Ε2 大幅地降低，波峰Ε3稍微降低。另外，由第36圖可以清 楚地知道，波峰Ε5處的電場值大約與波峰Ε3處的電場值 相等。在第36圖中的波峰Ε3、Ε5處的電場值比第71圖之 2108-7171-PF 36 •1277197 波峰E2處的電場值還低β 第37圖關於第35 (Α)圖所示之結構，於νβ電極咖 與源極電極114之間施加高電壓時的電位分佈（等電位線） 以及電流分佈的示意圖。比較第37肖72圖可以知道，在 第35 (A)圖所示之結構t，由於追加形成n埋入層29的 緣故，所以相較於習知半導體裝置而言波峰E1部分處的等 電位線的曲率大幅地變小。結果，位於波峰E1部分處相鄰 之等電位線間的間隔擴大，波峰E1部分處的電場值變小。 籲另外，由於波峰E1部分處的等電位線的曲率變小的緣故， 波峰E2部分處相鄰之等電位線之間的間隔擴大，結果，波 峰E2部分處的電場值變小。而且，由於波峰以部分處之 等電位線之間的間隔擴大的緣故，波峰E3部分處的等位線 之曲率也變小。由於上述緣故，位於波峰E3部分處之相鄰 等電位線之間的間隔擴大，波峰E3部分處的電場值也變 小〇 根據上述第6實施例之半導體裝置，位於第圖所示 _之波峰E3部分以及波峰E5部分之電場時比位於第71圖所 示之波峰E2、E3部分之電場值小。結果，相較於習知半導 體裝置而言，可以提高VB —源極間之間的電壓至臨界電場 強度’也可以提南半導體装置的耐壓。 另外，在上述的說明中，雖然舉η通道高耐壓MOSFET 為例子說明關於第6實施例之發明，但是第6實施例之發 明並不限於η通道高耐壓MOSFET，也可以是ρ通道高耐壓 MOSFET、η通道IGBT、或者是p通道IGBT。 2108-7171-PF 37 1277197 另外，第6實施例之發明也適用於與上述第1至3實 知例之發明的組合。例如，當與第1實施例之發明組合的 時候’第1圖所示之n+埋入層20或者是第6圖所示之n 埋入層21、與第33圖所示之η埋入層29在η型摻雜物區 域121之底面相互連接。 1 7實施例 第38圖對應於第33圖，係繪示第7實施例之半導體 裝置之結構的剖面圖。以第33圖所示之結構為基礎，具有 比η埋入層29更高濃度之摻雜物的η+型摻雜物區域3〇(以 下稱為η +埋入層）係形成於η埋入層2 9之内。在一較佳 實施例中，η+埋入層30之摻雜物濃度之波峰值為1〇i8cm-3。n+埋入層30的寬度L6係小於η埋入層29之寬度L4及 η型摻雜物區域121之寬度L7,換句話說，從第38圖的右 側面來看的話，η埋入層2 9之側面及η型摻雜物區域121 之侧面較η +埋入層3 0靠近η型摻雜物區域117側。 第39圖係繪示L6 — L4與耐壓之關係圖，其中L6為第 38圖所示之n+埋入層30的寬度，另外L4為第38圖所示 之η埋入層29的寬度，而且第39圖之橫軸為L6_L4。根 據第39圖所示之圖示可以知道，雖然在L6<L4的時候可 以確保高耐壓，但是L6變大時會導致L6_u的值也跟著 變大，會使得耐壓急劇降低。 在第40 ( A)圖中，係在L6CL4的條件下繪示第7實 施例之高耐壓MOS部的簡易結構圖。另外，在第4〇 (b) 圖中，有關於第40 (A)圖中箭頭所示之位置，係繪示從n 2108-7171-PF 38 -1277197 型換雜物區域121之上面部分向p-基板200之深度方向之 捧雜物濃度輪廓圖。將40 ( B )圖與第35 ( B )圖相比較可 以得知，相較於第6實施例之半導體裝置而言，由於在第 7實施例之半導體裝置中形成有n+埋入層3〇的緣故，因此 具有較高的摻雜物濃度。 第41圖關於第40 (A)圖所示之結構，於VB電極128
與汲極電極119之間施加15V左右的電壓，連接於閘極電 極116a之電極n6aa與源極電極114形成短路，於VB電 極128與源極電極114之間施加高電壓時所產生之電場的 示意圖。與第36圖相同的是，第41圖係繪示位於Si表面 的電％、n/p基板接合深度的電場、η埋入/ p-基板接人 深度的電場的示意圖。從第41與36圖的比較結果可以：
道，位於第7實施例之半導體裝置中的電場之特性大約與 位於第6實施例之半導體裝置中的電場之特性相同。換句 話說，與帛6實施例之半導體|置相同，即使是根據第^ 實施例之半導體裝置，位於第41圖所示之波峰£3、豇的 電場值會比位於第71圖所示之波峰£2、以處之電場值小。 結果，相對於習知半導體裝置而言， J Μ將VB —源極電壓 提咼至臨界電場強度，也可以提高半導古 等體之南耐壓化的程 度0 第42圖關於第40 (Α)圖所示之姓姓 吓不之結構，於VB電極128 與源極電極114之間施加高電壓時的 、士 一九 予的電位分佈（等電位線） 以及電流分佈的示思圖。比較第42佥7〇 /、 2圖可以知道，在 第40 (Α)圖所示之結構甲，由於追 社 刀^成η埋入層29的 2108-7171-PF 39 .Ί277197 緣故所以相車又於習知半導體裝置而言波峰Ει部分處的等 電位線的曲率大幅地變小。結果，位於波峰Ει部分處相鄰 之等電>ί立線間的間隔擴大，波峰E1部分處的電場值變小。 . 另外，由於波峰E1部分處的等電位線的曲率變小的緣故， 波峰E2部分處相鄰之等電位線之間的間隔擴大，結果，波 峰E2部分處的電場值變小。而且，由於波峰£2部分處之 等電位線之間的間隔擴大的緣故，波峰E3部分處的等位線 之曲率也變小。由於上述緣故，位於波峰E3部分處之相鄰 •等電位線之間的間隔擴大，波峰E3部分處的電場值也變 小 〇 因此，根據第7實施例之半導體裝置，為了滿足L6 < L4的條件，n+埋入層30係形成於n埋入層29内部。在p -基板200、與n型摻雜物區域m、n+埋入層3〇、以及n 埋入層29之間施加逆偏壓電壓的時候，η型摻雜物區域ΐ2ι 内擴張的空乏層與η埋入層29内擴張的空乏層會在η埋入 層29的曲面部相互聯繫。但是，η埋入層29内擴張之空 _乏層的幅度會比L6=L4時埋入層30内擴張之空乏層的 幅度還大。結果，相較於L6 = L4時而言，由於可以有效地 緩和電場，因此可以提高接合耐壓。 另外’相較於未形成η+埋入層30之上述第6實施例 之半導體裝置，而在第7實施例之半導體裝置中由於在η 埋入層29内形成有η+埋入層30的緣故，因此起因於由ρ 基板200、η型摻雜物區域12卜η埋入層29以及η+埋入 層30、ρ井131所組成之ρηρ結構的寄生ρηρ雙極電晶體 2108-7171-PF 40 ♦ '1277197 的ba=e電阻會降低。因此，在回生期間即使高壓測浮動偏 移電壓vs產生負變動的時候，寄生pnp雙極電晶體的動作 也會被抑制。結果，起因於p-基板2〇〇、n型掺雜物區域 • m、n埋入層29以及n+埋入層30、p井131、n+型源極 區域133所組成之pnpn結構的寄生閘流晶體之啟動電壓的 絕對值會較上述第6實施例之半導體裝置提高，因此就可 以提高CMOS12之閉鎖破壞承受能力。 另外，在上述的說明中，雖然舉n通道高耐壓M〇SFET _為例子說明關於第7實施例之發明，但是第7實施例之發 明並不限於η通道高耐壓M〇SFET，也可以是p通道高耐壓 MOSFET、η通道IGBT、或者是p通道IGBT。 另外，第7實施例之發明也適用於與上述第丨至3實 施例之發明的組合。例如，當與第i實施例之發明組合的 時候，第1圖所示之n、里入層2〇或者是第6圖所示之n 埋入層2卜與第38圖所示之n埋入層⑺在n型摻雜物區 域121之底面相互連接。 #第8實施例 上述第 實施例之發明可以適用於電源元件驅動 裝置的低壓側驅動部。 第43圖係繪示第8實施例之低壓側驅動部ι〇2之結構 的4面圖纟第43圖中’是將上述第3實施例之發明用於 低壓側驅動部102的一個例子。PMOSFET之ρ+型没極區域 122 以及 nMOSFET 之 η+ 形 ％ 托 p a，^ & /及極£域137係連接於L0端子。 pMOSFET之p+型源極區娀彳尨
匕巧係與VCC端子連接。nM〇SFET
2108-7171-PF 41 .1277197 之n+型源極區域133係與C0M端子連接。n+埋入層23形 成於IT基板200内並與n型摻雜物區域ι21之底面連接。 另外，η埋入層24形成於ρ-基板200内，與η型推雜物區 域121之底面連接並且包覆η +埋入層23。 在低壓側驅動部102中存在著由〆型汲極區域122、η 型摻雜物區域12卜ρ井131、以及η+型源極區域133所組 成之ρηρη結構所引起之寄生閘流晶體。因此，一旦在 端子施加比VCC電壓還高的surge電壓的時候，電動會從 鲁連接於LO端子的型汲極區域122留至n型摻雜物區域 121。接著，由於上述電動電流流入ρ井131内的緣故，由 η型摻雜物區域121、ρ井131、η+型源極區域133所組成 之寄生ηρη雙極電晶體、以及ρ+型汲極區域122、η型摻 雜物區域12卜ρ井131所組成之寄生ρηρ雙極電晶體開始 作動導致上述寄生閘流晶體產生閉鎖。 根據第8實施例之半導體裝置，由於η+埋入層23以 及η埋入層24形成並與η型摻雜物區域121之底面連接的 Φ緣故，上述寄生卿雙極電晶體的基極電阻減低。因此， 即使在LO端子施加比vcc電壓還高的突激波（surge)電 堊上述寄生Pnp雙極電晶體的作動也會被抑制，結果， 可以抑制上述寄生閘流晶體之閉鎖。 另外，如同上述第3實施例中所述之理由一樣，相較 於將上述第1實施例之發明應用於低壓側驅動部1 〇 2之結 構而口將上述第3實施例之發明應用於低壓側驅動部j 〇 2 之結構（第43圖）可以提高接合耐壓。
2108-7171-PF 42 1277197 第9實施例 第44圖對應於第2⑴圖，係緣示第9實施例4 導體裝置之議部之簡易結構剖面圖。此第9實施例之半 導體裝置係形成比第1實施例之n+埋人層2Q的摻雜物濃 度還要咼的n+型摻雜物區域31 (以下稱為n+埋入層），而 取代上述第i實施例之…入層2〇。在一較佳；施例 中，n+埋入層31之摻雜物濃度之波峰值係i〇Ucm_3。 η+埋入層31除了完全包覆形成於卩井131之上面部分 |内的型源極區域133之下方部分外，並形成於ρ_基板 200内且與η型掺雜物區域121之底面連接。如第44圖所 示之例子，X代表η—埋入層31的寬度，γ代表卩井131之 寬度，而且Χ> Υ。 在第60 ffl中雖然繪示習知半導體裝置之CM〇s部的簡 易結構，但是在第60圖所示之n型摻雜物區域121之下方 追加形成埋入層31的緣故，因此相當於第9實施例之 半導體裝置的結構。第45圖關於具有追加形成n+埋入層 _ 31之第60圖的結構，係緣示於vs電極施加vs負電壓時 第44圖所示之寬度X與寬度γ之關係（χ_γ)、寄生pnpn 閘流晶體之啟動電壓之間的關係圖。上述寄生pnpn閘流 晶體是由p_基板200、η型摻雜物區域121以及n+埋入層 31、p井131、n+型源極區域133所組成之pnpn結構所引 起之寄生閘流晶體。如第45圖所示之圖示的橫轴為X— γ 的值，縱軸是將寄生pnpn閘流晶體產生作動時之vs負電 壓的值乘上一 1之後所得的值（換句話說，就是vs負電壓 2108-7171-PF 43 •1277197 的絕對值）。 根據第45圖所示之圖示可以知道，X — γ的值變大時， ‘ 寄生pnpn閘流晶體產生作動之VS負電壓的絕對值也會變 " 大。換句話說，n+埋入層31之寬度X變大的時候，相對於 高壓側浮動偏移電壓VS之負變動的CM0S12的閉鎖承受能 力會提高。 第46圖係關於追加形成n+埋入層31之第6〇圖的結 構，且第46圖係繪示施加VS負電壓與vs電極時，流過塊 •狀電極、pM0S源電極、以及nMOS源電極之各電極的電流 值。如第46圖所示，在VS負電壓約等於—15〇伏特的時 候，流過riMOS源電極與流過pM0S源電極的電流大約相等。 第47圖係繪示第46圖所示之VS負電壓一140伏特時 的電流分佈圖。根據第47圖，可以知道當vs負電壓約〜 140伏特的時候並不會有電流流過nM〇s源電極所以不會使 得上述之寄生pnpn閘流晶體產生作動。 第48圖係繪示第46圖所示之vs負電壓約—15〇伏特 •時的電流分佈圖。根據第48圖，可以知道當、s負電壓約 — 150伏特的時候會有電流流過nM〇s，因此使得上述之寄 生pnpn閘流晶體產生作動。 如上所述，埋入層31之寬度χ變大的時候，對應於 高壓側浮動偏移電壓VS之負變動的CM0S12之閉鎖承受能 力會提高。但是，一旦寬度χ過大的時候，井表面無法开: 成nMOS等之主動元件的區域（無效區域）增加，結果晶^ 尺寸變大而導致成本上升。
2108-7171-PF 44 Ί277197 如第4 9圖所示之例子，n +埋入層31之寬度χ較大，n +埋入層31會比ρ井1 31之右側面更向右側突出。結果， 無效區域增加’晶片尺寸也變大。 一方面’在第50圖所示之例子中，η +埋入層3丨之寬 度X比較小，η+埋入層31只有形成在ρ井131的下方，而 沒有形成在超越ρ井131之右側面的右側部分。在這樣的 情況下，相對於第49圖所示之結構而言，由於減少了無效 區域的緣故，因此晶片尺寸也跟著變小。所謂在ρ井ΐ3ι _之下方形成η+埋入層31指的是，η+埋入層31係完全包含 形成於ρ井131内之η+型源極區域133之下方之區域（也 就是說’確實地包覆）的緣故，所以可以維持所謂提昇閉 鎖承受能力的效果。 在第51圖中為了與第44圖所示之結構做比較，因此 第51圖係繪示以η+埋入層32取代第44圖所示之埋入 層31的結構示意圖。η+埋入層32為了與η型摻雜物區域 121之底面連接，沒有包覆nM〇SFET之η+型源極區域 籲之下方，而包覆PMOSFET5之ρ+型源極區域126或閘極區 域之下方。 第52圖係關於追加形成η+埋入層32之第6〇圖的結 構，且第52圖係繪示施加VS負電壓與vs電極時，流過塊 狀電極、PMOS源極電極、以及nMOS源極電極之各電極的 電流值。根據第52圖，當VS負電壓為— 40V的時候，流 過nMOS源極電極之電流與流過pM〇s源極電極之電流的值
相同。 2108-7171-PF 45 1277197 第53圖係繪示第52圖所示之VS負電壓為—ι?ν的 候的電流分佈圖。根據第53圖可以知 田 VS負電壓為 —1 7V的時候，電流會流經nM〇s源極電極， P弓冶日胁A 工逆的寄生ρηρη 閘μ日日體會產生作動。 第54圖係繪不第52圖所示之VS負電壓為—4〇ν的時 候的電流分佈圖。根據第54圖可以知道，當vs負電壓為 40V的時候，電流會流經nM〇s源極電極，上述的 閘流晶體會產生作動。
從第52至54的結果來看，即使追加形成n+埋入層32 的2候，相較於沒有形成n+埋入層32之習知半導體裝置 多…、第61圖）而g，也僅僅獲得同樣程度之閉鎖承受能 力，所以可以說追加形成n+埋入層32是沒有用的。 換句話說，以n+埋入層32包覆pM〇SFET2 p+型源極 區域1+26或閉極區域之下方的方法是沒有效果的，反而是 利用n+埋入層31包覆形成於P井131之上面部分内之n + 區4 1 33的下方還較有效果，由於這樣的緣故，可 以提鬲對應於高壓側浮動偏移電壓VS之負變動之CM0S12 的閉鎖承受能力。 【圖式之簡單說明】 第1圖係繪示本發明第丨實施例之半導體裝置之高壓 側驅動部結構的剖面圖。 第2(A)、2(B)圖係繪示本發明第1實施例之半導體裝 互補式金氧半導體結構及摻雜物濃度輪廓的示意圖。 第3圖係緣示本發明第1實施例之半導體裝置於施加
2108-7171-PF 46 :1277197 vs負電壓時所產生之電流值的示意圖。 第4圖係繪示本發明第丨實施例之半導體裝置於施加 —52V之VS負電壓時所產生之電流分布示意圖。 第5圖係繪示本發明第1實施例之半導體裝置於施加 —109V之VS負電壓時所產生之電流分布示意圖。 第6圖係繪示本發明第1實施例之變形例之半導體裝 置之南壓侧驅動部結構的剖面圖。 第7(A)、7(B)圖係繪示本發明第！實施例之變形例之 #半導體裝置之互補式金氧半導體結構及摻雜物濃度輪廓的 示意圖。 第8圖係繪示本發明第2實施例之半導體裝置之高壓 側驅動部結構的剖面圖。 第9 (A )、9 ( B)圖係繪示本發明第2實施例之半導體裝 置之互補式金氧半導體結構及摻雜物濃度輪廓的示意圖。 第10圖係繪示本發明第2實施例之半導體裝置於施加 VS負電壓時所產生之電流值的示意圖。 _ 第11圖係繪示本發明第2實施例之半導體裝置於施加 —269V之VS負電壓時所產生之電流分布示意圖。 第12圖係繪示本發明第2實施例之半導體裝置於施加 一 730V之VS負電壓時所產生之電流分布示意圖。 第13圖係繪示本發明第3實施例之半導體裝置之高壓 側驅動部結構的剖面圖。
第14(A)、14(B)圖係繪示本發明第3實施例之半導體 衮置之互補式金氧半導體結構及摻雜物濃度輪廓的示意 2108-7171-PF 47 % %All 1\91 第15圖係繪示根據本發明第丨實施例之半導體裝置之 接合耐壓與第三實施例之半導體裝置之接合耐壓的比較結 果示意圖。 第16圖係繪示根據本發明第4實施例之半導體裝置之 高耐壓二極體部結構之剖面圖。 、 第17圖係繪示根據本發明第4實施例之半導體裝置之 η埋入層寬度與耐壓之變化關係圖。 、第18 ( A ) 18 (B)圖係繪示根據本發明第4實施例之半 導體裝置之高耐壓二極體部結構及摻雜物濃度輪廓示意 圖。 第19圖係繪示根據本發明第4實施例之半導體裝置之 陽極一陰極間於施加高電壓時所產生之電場的示意圖。 日第2 0圖係繪示根據本發明第4實施例之半導體裝置之 陽極一陰極間於施加高電壓時所產生之電位分布及電流分 布示意圖。 、第1(A) 21 (B )圖係纷示根據本發明第4實施例之半 導體裝置之高耐壓二極體部結構及摻雜物濃度輪廓示意 圖。 第2 2圖係繪示根據本發明第4實施例之半導體裝置之 陽極一陰極間於施加高電壓時所產生之電場的示意圖。 第2 3圖係繪示根據本發明第4實施例之半導體裝置之 陽極一陰極間於施加高電壓時所產生之電位分布及電流分 布示意圖。
2108-7171-PF 48 、-1277197 第2 4圖係繪示根據本發明第5實施例之半導體裝置之 高耐壓二極體部結構之剖面圖。 第2 5圖係繪示根據本發明第5實施例之半導體裝置之 埋入層寬度與耐壓之變化關係圖。 第2 6圖係繪示根據本發明第5實施例之半導體裝置之 耐壓波形的示意圖。 苐2 7 (A )、2 7 (B )圖係繪示根據本發明第5實施例之半 導體裝置之高耐壓二極體部結構及摻雜物濃度輪廓示意 圖。 第28圖係繪示根據本發明第5實施例之半導體裝置之 陽極一陰極間於施加高電壓時所產生之電場的示意圖。 第29圖係繪示根據本發明第5實施例之半導體裝置之 陽極一陰極間於施加高電壓時所產生之電位分布及電流分 布示意圖。 第30(A)、30(B)圖係繪示根據本發明第5實施例之半 導體裝置之高耐壓二極體部結構及摻雜物濃度輪廓示意 參圖。 第31圖係繪示根據本發明第5實施例之半導體裝置之 陽極一陰極間於施加高電壓時所產生之電場的示意圖。 第32圖係繪示根據本發明第5實施例之半導體裝置之 陽極一陰極間於施加高電壓時所產生之電位分布及電流分 布示意圖。 第33圖係繪示根據本發明第6實施例之半導體裝置之 高耐壓金氧半導體部之剖面圖。
2108-7171-PF 49 '1277197 第34圖係繪示根據本發明第6實施例之半導體裝置之 η埋入層寬度與耐壓之變化關係圖。 第35(A)、35(B)圖係繪示根據本發明第6實施例之半 導體裝置之高耐壓金氧半導體部及摻雜物濃度輪廓示意 圖。 苐3 6圖係繪示根據本發明第6實施例之半導體裝置之 VB—源極間於施加高電壓時所產生之電場的示意圖。 弟3 7圖係繪示根據本發明第6實施例之半導體裝置之 _ VB 一源極間於施加高電壓時所產生之電位分布及電流分布 不意圖。 第3 8圖係繪示根據本發明第7實施例之半導體裝置之 高耐壓金氧半導體部之剖面圖。 第3 9圖係繪示根據本發明第7實施例之半導體裝置之 η +埋入層寬度與耐壓之變化關係圖。 第40(A)、40(B)圖係繪示根據本發明第7實施例之半 導體裝置之高耐壓金氧半導體部及摻雜物濃度輪廓示意 馨圖。 第41圖係繪示根據本發明第7實施例之半導體裝置之 VB源極間於施加咼電壓時所產生之電場的示意圖。 第42圖係繪示根據本發明第7實施例之半導體裝置之 V Β —源極間於施加高電壓時所產生之電位分布及電流分布 示意圖。 第43圖係繪示本發明第8實施例之半導體裝置之低壓 側驅動部結構的剖面圖。
2108-7171-PF 50 ^1277197 、第44圖係繪示本發明第9實施例之半導體裝置之互補 式金氣半導體部結構的剖面圖。 +第45圖係繪示根據本發明第9實施例之半導體裝置之 11埋入層寬度與閘流晶體之啟動電壓的變化關係圖。 第46圖係繪示本發明第9實施例之半導體裝置於施加 負電壓時所產生之電流值的示意圖。 〜第47圖係繚示本發明第9實施例之半導體裝置於施加 140V之VS負電壓時所產生之電流分布示意圖。 —第48圖係繪示本發明第9實施例之半導體裝置於施加 150V之VS負電壓時所產生之電流分布示意圖。 、第49圖係繪示本發明第9實施例之半導體裝置之互補 式金氧半導體部結構的剖面圖。 、第50圖係繪示本發明第9實施例之半導體裝置之互補 式金氧半導體部結構的剖面圖。 、第51圖係繪示本發明第g實施例之半導體裝置之互補 式金氧半導體部結構的剖面圖。 第52圖係繪示本發明第9實施例之半導體裝置於施加 VS負電壓時所產生之電流值的示意圖。 第53圖係繪示本發明第9實施例之半導體裝置於施加 1 7V之VS負電壓時所產生之電流分布示意圖。 第54圖係繚示本發明第9實施例之半導體裝置於施加 之VS負電壓時所產生之電流分布示意圖。 第5 5圖係缘示電源元件及電源元件驅動裝置之概略 結構的方塊圖。
2108-7171-PF 51 /1277197 第56圖係繪示高壓側驅動部主要部結構之電路圖。 , 、第57圖係繪示高壓側驅動部概略佈局（lay〇ut)之上 視圖。 • A帛58圖係繪示習知技術之半導體裝置之高壓侧驅動 4結構的剖面圖。 第59圖係繪示習知技術之半導體裝置之高壓側驅動 4結構的剖面圖。 第60圖係繪示習知技術之半導體裝置之互補式金氧 馨半導體部結構的剖面圖。 、、第61(A)、61(B)圖係繪示習知技術之半導體裝置之互 補式金氧半導體結構及摻雜物濃度輪廓的示意圖。 ”第62圖係繪示習知技術之半導體裝置於施加vs負電 壓時所產生之電流值的示意圖。 第63圖係繪示習知技術之半導體裝置於施加一 之 VS負電壓時所產生之電流分布示意圖。 第64圖係繪示習知技術之半導體裝置於施加一 43v之 • VS負電壓時所產生之電流分布示意圖。 第65圖係繪示習知技術之半導體裝置之高耐壓金氧 半導體部之剖面圖。 第66圖係繪示習知技術之半導體裝置之汲極—源極 間於施加高電壓時所產生之電場的示意圖。 第67圖係繪示習知技術之半導體裝置之高耐壓二極 體部結構之剖面圖。 第68圖係繪示習知技術之半導體裝置之陽極一陰極
2108-7171-PF 52 •1277197 曹 間於施加高電壓時所產生之電場的示意圖。 第6 9圖係繪示習知技術之半導體裝置之陽極—陰極 間於施加高電壓時所產生之電位分布及電流分布示意圖。 " 第7 0圖係繪示習知技術之半導體裝置之高耐壓金氧 半導體部之剖面圖。 第71圖係繪示習知技術之半導體裝置之VB_源極間 於施加高電壓時所產生之電場的示意圖。 第72圖係繪示習知技術之半導體裝置之VB—源極間 ⑩於施加高電壓時所,產生之電位分布及電流分布示意圖。 【主要元件符號說明】 20、23、27、30、31 〜n +埋入層； 24、26、29〜η埋入層； 51、52〜IGBT ; 100〜電源元件驅動裝置； 117、121〜η型摻雜物區域； 126〜ρ+型源極區域； I 31、144b〜ρ型井區； ♦ 133〜n+型源極區域； 14 5〜陽極電極； 142〜陰極電極； 143〜rT型摻雜物區域； II 9〜汲電極； 128〜VB電極； 200〜ιΓ基板； COM〜共通接地；
2108-7171-PF 53 ：I277197 HO〜高壓側驅動信號輸出； VB〜高壓側浮動供給絕對電壓； - VS〜高壓側浮動偏移電壓； Λ 11〜高而t壓M0S; 12〜CMOS ; 13〜位準移位電阻； 20〜n+型摻雜物區域； 110〜n_型摻雜物區域； 111〜p型井區； 11 2〜源極區域； 113〜p+型摻雜物區域； 114〜源電極； 11 5a〜閘極絕緣膜； 115b〜絕緣膜； 11 6a〜閘電極； 116b〜電極； _ 11 7〜η型摻雜物區域； 118〜汲極區域； 11 9〜沒極電極； 121〜η型摻雜物區域； 122〜ρ+型汲極區域； 12 3〜汲極電極； 124〜閘極絕緣模； 1 2 5〜閘極電極； 54
2108-7171-PF :1277197 126〜p+型源極區域； 127〜n+型摻雜物區域； 128〜電極； 1 31〜p井； 132〜p+型摻雜物區域； 133〜n+型源極區域； 134〜電極； 135〜閘極絕緣膜； 13 6〜閘極電極； 137〜n+型汲極區域； 138〜汲極電極； 200〜p_型矽基板； 201〜p+分離。
2108-7171-PF 55

Claims (1)

  1. 3277197 十、申請專利範圍： 1一種半導體裝置，用於驅動具有第i電極、第2電 極、以及控制電極之開關元件（51 )，包括： 第1端子（vs)，與該第1電極連接； 第2端子（VB)，藉著電容元件（C1)而與該第 連接； 第1導電型半導體基板（200 ); 第2導電型之第i摻雜物區域（121)，形成於 •體基板（ 200 )之中心面内； 該第1導電型之第2摻雜物區域（131)，形成於該第 1摻雜物區域之中心面内； 第1電晶體，形成於該第2摻雜物區域之中心面内， 與該第1端子連接，具有該第2導電型之源汲區域（133 ); 第2電晶體，形成於該第丨摻雜物區域之中心面内， ”該第2端子連接，具有該第i導電型之源汲區域（126 ” 以及 _ 該第2導電型之第3摻雜物區故（2〇)，與該第1摻雜 物之底面連接並形成於該半導體基板内。 2.如申請專利範圍第1項所述之半導體裝置，該第3 推雜物區域包括： 該第2導電型之高濃度摻雜物區域（23 )，與該第1摻 雜物區域之該底面連接並形成於該半導體基板内，具有比 4第1摻雜物區域之第1摻雜物濃度還高之第2摻雜物濃 度；以及 2108-7171-PF 56 Ί277197 暑 該苐2導電型之低激度換雜物區域（24)，與該第1換 雜物區域之該底面連接’包覆該高濃度換雜物區域之周圍 並形成於該半導體基板内，具有比該第2摻雜物濃度還低 • 之第3摻雜物濃度。 3· —種半導體裝置，包括： 第1導電型之半導體基板（200 ); 第1電極（145)以及第2電極（142)，形成於該半導 體基板之中心面上； _ 该第1導電型之第1摻雜物區域（144b)，形成於該半 導體基板之該中心面内，與該第1電極連接； 苐2導電型之第2摻雜物區域（121)，形成於該半導 體基板之該中心面内，與該第2電極連接； 該第2導電型之第3摻雜物區域（143)，形成於該半 導體基板之該中心面内，具有被該第丨摻雜物區域之側面 與該第2摻雜物區域之側面所夾之部分；以及 該第2導電型之第4摻雜物區域（26 )，為了在該第1 ♦摻雜物區域側不比該第2摻雜物區域之該側面突出，而與 該第2摻雜物區域之底面連接並形成於半導體基板内。 4.如申請專利範圍第3項所述之半導體裝置，更包括 该第2導電型之第5摻雜物區域（27)，其中為了在該第3 換雜物區域侧不比該第4摻雜物區域之側面突出而形成在 該第4摻雜物區域内，且具有比該第4摻雜物區域之第工 摻雜物濃度還高之第2摻雜物濃度。 5· —種半導體裝置，包括： 2108-7171-PF 57 •1277197 第1導電型之半導體基板（2〇〇); 第1電極（119)以及第2電極（128)，形成於該半導 體基板之中心面上； 第2導電型之第1摻雜物區域（117)，形成於該半導 體基板之該中心面内，與該第1電極連接； 该第2導電型之第2摻雜物區域（121)，與該第1摻 雜物區域隔離並形成在該半導體基板之該中心面内，與該 第2電極連接且具有相對於該第丨摻雜物區域之側面的側 φ 面；以及 該第2導電型之第3摻雜物區域（29)，與該第2摻雜 物區域之底面連接並形成於半導體基板内，具有不與該第 1摻雜物區域之該側面連接之側面。
    々6·如申請專利範圍第5項所述之半導體裝置，更包括 該第2導電型之第4摻雜物區域（3〇)，#中為了在該第^ 摻雜物區域側不比該第2及3摻雜物區域之側面突出而形 成在該第3摻雜物區域内，且具有比該第3摻雜物區域: 第.1摻雜物濃度還高之第2摻雜物濃度。 7· -種半導體裝置，用於驅動具有第i電極、第 極、以及控制電極之開關元件（52 )，包括·· 〜 第1端子（COM)，與該第i電極連接； 而與該第
    第2端子（VCC)，藉著電容元件（C2) 極連接； 第1導電型之第1摻雜物區域（121); 第2導電型之第2摻雜物區域（131)，形成於該第1 2108-7171-PF 58 Λ2ΊΊ19Ί «τ 摻雜物區域之中心面内； 第1電晶體，形成於該第2摻雜物區域之中心面内， 與該第1端子連接，具有該第1導電型之源汲區域（133); ' 第2電晶體，形成於該第1摻雜物區域之中心面内， 與該第2端子連接，具有該第2導電型之源汲區域（126); 以及 該第1導電型之第3摻雜物區域（23, 24 )，與該第工 摻雜物區域之底面連接而形成。 ® 8·如申請專利範圍第7項所述之半導體裝置，該第3 換雜物區域包括： 該第1導電型之高濃度摻雜物區域（23)，與該第1摻 雜物區域之該底面連接而形成，具有比該第丨摻雜物區域 之第1摻雜物濃度還高之第2摻雜物濃度；以及 4第1導電型之低濃度摻雜物區域（24)，與該第1捧 雜物區域之該底面連接，包覆該高濃度摻雜物區域之周圍 而形成，具有比該第2摻雜物濃度還低之第3摻雜物濃度。 籲 9. 一種半導體裝置，用於驅動具有第1電極、第2電 極、以及控制電極之開關元件（51 )，包括： 第1端子（VS)’與該第1電極連接； 第2端子（VB)，藉著電容元件（⑴而與該第i電極 連接； 第1導電型半導體基板（2〇〇); 第2導電型之第1摻雜物區域（12〇,形成於該半導 體基板之中心面内； 2108-7171-PF 59 •1277197 該第1導電型之第2摻雜物區域（131)，形成於該第 1操雜物區域之中心面内； 第1電晶體，形成於該第2摻雜物區域之中心面内， 亥第1端子連接，具有該第2導電型之源汲區域（133); 第2電晶體，形成於該第丨摻雜物區域之中心面内，’ 與該第2端子連接，具有該第！導電型之源汲區域（126 以及 ’ 該第2導電型之第3摻雜物區域（31)，至少包覆該第 1電晶體之該源汲區域之下方，並與該第丨摻雜物之底面 連接而形成於該半導體基板内，具有比該帛i摻雜物區域 之第1摻雜物濃度還高之第2摻雜物濃度。 10·如申請專利範圍第9項所述之半導體裂置， ） 第3摻雜物區域僅僅形成於該第2摻雜物區域之下方
    2108-7171-PF 60
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