TWI383489B - Semiconductor device - Google Patents

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Description

半導體裝置
本發明係關於一種半導體裝置，詳細而言係關於一種高耐壓半導體裝置。
電源用IC(Integrated Circuit，積體電路)中所使用之起動電路中，一般而言係使用高耐壓之MOSFET(Metallic Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)，例如LDMOS(Laterally Diffused MOS，橫向擴散金屬氧化物半導體)。先前之起動電路如圖32A所示，係於LDMOS 411之汲極-閘極間連接數MΩ之電阻R，以控制LDMOS 411之驅動及斷開時之偏壓電流。
該電路構成中，當藉由主電源之導通而對起動端子T施加高位準之電壓時，高位準之電壓經由電阻R被施加至LDMOS 411之閘極，從而LDMOS 411導通，電流被供給至內部電路412。
其後，當內部電路412動作而將LDMOS之閘極電壓設為低位準時，LDMOS 411斷開，朝向內部電路412之電流之供給停止。
該起動電路中，經由電阻R而始終流動有與電源電壓相應之偏壓電流。因此，不適合低功耗化。又，因LDMOS 411之汲極係直接打線接合於IC封裝之插腳，故而於施加有靜電等之情形時，電阻有時會被破壞。
因此，考慮採用圖32B所示之電路構成，由JFET 413進行LDMOS 411之驅動及洩漏電流之控制，藉此改善上述之問題。藉由該電路構成，LDMOS 411斷開之期間之偏壓電流被規定為JFET 413之飽和電流，相對於電壓之電流成為固定值。又，因未使用對突波電壓較弱之高電阻，故破壞變強。
然而，若將該起動電路直接IC化，則需要2個高耐壓元件，從而會佔據較廣之晶片面積。
又，除起動電路以外，作為周邊電路，必需將用於流經大電流之功率MOS、及用於檢測流經功率MOS之電流的感測器MOS等連接於起動電路，從而較為煩雜。
又，眾所周知有使用JFET進行起動用元件之高耐壓化與低導通電阻化之技術。然而，若採用如此之JFET之構成則元件面積會增大，並且需要2個獨立之高耐壓元件，就此點而言並無改變。
本發明係鑒於上述實際情況而完成者，其目的在於提供一種將起動電路與周邊電路一併積體化所得之半導體電路。
又，本發明另一目的在於將複數個電路元件高效地組裝於單一之半導體裝置上。
為了達成上述目的，本發明之半導體裝置之特徵在於包括：第1複合半導體元件；以及第2半導體元件；上述第1複合半導體元件包括：第1導電型之層(11)；第2導電型之層(12)，其形成於上述第1導電型之層(11)上；第1導電型之元件分離區域(13)，其自上述第2導電型之層(12)之表面區域到達上述第1導電型之層(11)，規定作為第2導電型之汲極區域(121)而發揮功能之元件區域；第1導電型之第1區域(15)，其形成於上述元件區域；第2導電型之第1源極區域(16)，其形成於該第1導電型之第1區域(15)；第1閘極電極(20)，其於上述第1導電型之第1區域(15)內，形成於位於上述汲極區域(121)與上述第1源極區域(16)之間的區域之上；以及第2源極區域(23)，其於上述第2導電型之層(12)內，形成於在逆偏壓時藉由自上述元件分離區域(13)、上述第1導電型之層(11)、及上述第1導電型之第1區域(15)中之至少任一者延伸之空乏層而控制與上述汲極區域(121)之間之通道的位置處；且上述第2半導體元件包括形成於上述元件區域之第1導電型之第2區域(15)、形成於該第1導電型之第2區域(15)之第2導電型之第3源極區域(16)、及形成於位於上述汲極區域(121)與上述第2導電型第3源極區域(16)之間之第1導電型之第2區域(15)上的第2閘極電極(331)。
上述半導體裝置中亦可進而設置：形成於上述元件區域之第1導電型之第3區域(15)；形成於該第1導電型之第3區域(15)之第2導電型之第4源極區域(16)；及第3閘極電極(321)，其形成於位於上述汲極區域(121)與上述第4源極區域(16)之間之第1導電型之第3區域(15)上，且連接於上述第2閘極電極(331)。
較好的是，上述第1導電型之第2區域(15)係連接於上述元件分離區域(13)。
較好的是，上述第1導電型之元件分離區域(13)包括：圈狀部(131)，其一部分形成有開口部(133)，且規定上述汲極區域(121)；以及部分(132)，其規定經由上述開口部(133)連接於上述汲極區域(121)之第2導電型之延伸區域(122)；上述第2導電型之第2源極區域(23)係形成於上述第2導電型之延伸區域(122)。
較好的是，上述開口部(133)設置於上述元件分離區域(13)之上述圈狀部(131)之一部分。
較好的是，規定上述第2導電型之延伸區域(122)之部分(132)係形成為圓弧狀，上述第2導電型之延伸區域(122)係於上述圈狀部(131)與規定上述第2導電型之延伸區域(122)之部分(132)之間形成為圓弧狀。
較好的是，於上述開口部(133)上形成絕緣膜(35)，於該閘極絕緣膜(35)上配置閘極電極(36)，且可設定或調整施加至該閘極電極(36)之閘極電壓。
較好的是，於上述開口部(133)內之上述第1導電型之層(11)與上述第2導電型之層(12)之間，形成濃度比上述開口部(133)內之上述第2導電型之層(12)之雜質濃度高之第2導電型之第2區域(37)。
較好的是，上述第2導電型之第2區域(37)係使用可設定開口率之離子遮罩藉由離子注入而形成。
較好的是，上述第2導電型之第2源極區域(23)係於上述第1導電型之第1區域(15)與規定上述汲極區域(121)之上述元件分離區域(13)之間，形成於上述汲極區域(121)之表面區域。
較好的是，上述第2導電型之第2源極區域(23)係比上述第1導電型之第1區域(15)及上述元件分離區域(13)形成為更淺。
較好的是，於上述第2導電型之汲極區域(121)之中央部形成有汲極引出區域(14)，且上述第1導電型之第1區域(15)以包圍該汲極引出區域(14)之方式而形成為圈狀。
較好的是，上述第1導電型之層(11)之表面區域上形成有雜質濃度可調整之第2導電型之第1區域(22)。
較好的是，上述第2導電型之第1區域(22)包括：形成於汲極區域(121)之正下方之圓盤狀之區域(22C)；以及形成於第1導電型之第1區域(15)之下之環狀之區域(22R)。
較好的是，上述圓盤狀之區域(22C)及上述環狀之區域(22R)分別包括R部、倒R部、及直線部，上述R部之雜質濃度設為比上述直線部之雜質濃度高，並且上述直線部之雜質濃度設為比上述倒R部之雜質濃度高。
較好的是，上述圓盤狀之區域(22C)及上述環狀之區域(22R)係使用開口率可設定之離子遮罩並藉由離子注入而形成，與上述圓盤狀之區域(22C)及環狀之區域(22R)之R部對應之部分的開口率設為比與直線部對應之部分的開口率高，並且與直線部對應之部分的開口率設為比與倒R部對應之部分的開口率高。
較好的是，上述第2導電型之第1區域(22)係使用開口率可設定之離子遮罩並藉由離子注入而形成。
較好的是，上述第1導電型之元件分離區域(13)係以包圍上述第2導電型之第1區域(22)及上述第1導電型之第1區域(15)之方式而形成為圈狀。
較好的是，上述第2導電型之第2源極區域(23)係於上述第1導電型之第1區域(15)與上述元件分離區域(13)之間形成為圈狀。
較好的是，上述第2導電型之第2源極區域(23)係於上述第1導電型之第1區域(15)與上述元件分離區域(13)之間，於圓周方向之一部分形成有1個或複數個。
例如，上述第2導電型之汲極區域(121)、上述第2導電型之第1源極區域(16)及閘極電極(20)構成LDMOS(Laterally Diffused MOS)，上述第2導電型之汲極區域(121)、第2導電型之第2源極區域(23)及上述第1導電型之元件分離區域(13)構成JFET(Junction Field-Effect Transistor)。
根據本發明，可將複合化有LDMOS及JFET之起動電路、與構成周邊電路之其他半導體元件積體化。
參照圖式說明本發明實施形態之半導體裝置及其製造方法。
(參考用半導體裝置之說明)
於說明本發明實施形態之半導體裝置之前，對作為IC化之對象之半導體裝置之基本構成(第1參考例)進行說明。
本參考用半導體裝置100具有內置有LDMOS(Laterally Diffused MOS)與JFET(Junction FET(Field-Effect Transistor)(接面型場效電晶體))的構成。
首先，參照圖1~圖5說明該半導體裝置100之構成。圖1~圖3係第1參考例之半導體裝置100之剖面圖，圖4係表示圖1所示之磊晶層之表面區域中所呈現之雜質層之分布的平面圖。圖5係表示電極配置之平面圖。圖1係圖4及圖5之A-A線處之箭頭剖面圖，圖2係圖4及圖5之B-B線處之箭頭剖面圖，圖3係圖4及圖5之C-C線處之箭頭剖面圖。
參照圖1~圖5說明半導體裝置100之構成。
如圖1所示，半導體裝置100包括P型半導體基板(第1導電型之層)11、磊晶層(第2導電型之層)12、P型之元件分離區域(第1導電型之元件分離區域)13、汲極引出區域14、P型之主體區域(第1導電型之第1區域)15、N型之源極區域(第2導電型之第1源極區域)16、主體引出區域17、場絕緣膜18、閘極絕緣膜19、閘極電極(第1閘極電極)20、場板21、N型嵌入區域(第2導電型之第1區域)22、N型之源極引出區域(第2導電型之第2源極區域)23、表面絕緣膜140、汲極電極141、源極電極161、主體電極171及源極電極231。
P型半導體基板11包括P型單晶矽基板。
磊晶層12為藉由磊晶成長而形成於P型半導體基板11上之N型單晶矽層。
表面絕緣膜140為形成於磊晶層12之整個表面之相對較厚之SiO2 等絕緣體之層。
元件分離區域13係規定元件區域者，包括P型之擴散區域，且具有自磊晶層12之表面到達P型半導體基板11之深度。元件分離區域13包括相對高濃度之基板側擴散區域部位與相對低濃度之表面側擴散區域部位。元件分離區域13係以與主體區域15相同之步驟而製造。再者，較理想的是元件分離區域13係以專用之步驟而形成，且將元件分離區域13整體設為相對高濃度。
如圖1、圖2、圖4所示，元件分離區域13係以包圍N型嵌入區域(第2導電型之第1區域)22及主體區域15之方式而形成為圈狀，詳細而言形成為環狀。元件分離區域13包括：一部分形成有寬度為5~100μm、例如30μm左右之開口部133的圈狀詳細而言環狀的環狀部131；以及鄰接於環狀部131且自開口部133延伸之圓弧狀之延伸部132。
由環狀部131與P型半導體基板11所圍成之N型之島狀區域係作為LDMOS與JFET所共用之N型汲極區域121而發揮功能。
又，環狀部131、延伸部132、及P型半導體基板11係規定經由開口部133而連接於島狀區域(環狀部131所定義之圓盤狀之N型汲極區域121)的N型延伸區域(第2導電型之延伸區域)122。即，N型延伸區域122以沿著環狀部131之方式於環狀部131與延伸部132之間形成為圓弧狀。即，磊晶層12包括N型汲極區域121及N型延伸區域122。
汲極引出區域14形成於N型汲極區域121之中央部之表面區域，且如圖4所示，係平面形狀為環狀之N型高濃度層。
汲極引出區域14之中央部分配置有場絕緣膜24。
表面絕緣膜140上配置有包括Al(鋁)等導電體之汲極電極141。汲極電極141經由接觸孔連接於汲極引出區域14。汲極電極141亦可作為連接墊而發揮功能，例如，直接連接(焊接)有接線。
汲極引出區域14實現LDMOS及JFET所共用之N型汲極區域121與汲極電極141之歐姆接觸。
主體區域15為P型之擴散區域，且如圖4所示，於N型汲極區域121內形成為圈狀詳細而言形成為環狀。位於主體區域15之內周側且與閘極電極20對向之表面區域係作為LDMOS之通道區域而發揮功能。又，主體區域15之其他區域係作為LDMOS之主體區域而發揮功能。
源極區域16為N型之區域，且如圖4所示，於主體區域15內形成為環狀。源極區域16係作為LDMOS之源極區域而發揮功能。
主體引出區域17為P型之高濃度區域，且於主體區域15內之源極區域16之外側形成為圈狀詳細而言形成為環狀。如圖1及圖5所示，於主體引出區域17之上配置有包括A1等導電體之環狀之主體電極171。主體電極171經由接觸孔而與主體引出區域17接觸。主體引出區域17將自主體電極171施加之主體電壓施加至主體區域15。
場絕緣膜18包括LOCOS(Local Oxidation of Silicon，矽局部氧化)等相對較厚之絕緣膜。場絕緣膜18以包圍汲極引出區域14之方式形成於N型汲極區域121上。
閘極絕緣膜19包括SiO2 膜等絕緣膜，且形成於場絕緣膜18與源極區域16之間之通道區域上。
閘極電極20包括添加有雜質之多晶矽膜或Al膜等導電膜，且形成於閘極絕緣膜19之上及場絕緣膜18之端部之上。
場板21包括經由絕緣膜211而彼此電容耦合之複數個環狀之導電體。場板21將其正下方之N型汲極區域121之電位之梯度維持為大致固定之梯度。
N型嵌入區域22為形成於P型半導體基板11之表面區域上且雜質濃度可調整之N型區域。該N型嵌入區域22若為要求高耐壓之元件，則雜質濃度形成為相對較低，另一方面，若為要求低導通電阻之元件，則雜質濃度形成為相對較高。
源極引出區域23為配置於N型延伸區域122之表面區域之N型之高濃度層。如圖1及圖5所示，於表面絕緣膜140之上配置有包括Al等導電體之JFET之源極電極231。源極電極231經由接觸孔連接於源極引出區域23。N型延伸區域122係作為JFET之源極區域而發揮功能。源極引出區域23係形成源極引出電極231與N型延伸區域122之間之歐姆接觸。
上述之構成中，LDMOS之汲極區域包括N型汲極區域121，通道區域包括主體區域15之內周側之表面區域，源極包括源極區域16，主體包括主體區域15，汲極電極包括汲極電極141，閘極電極包括閘極電極20，源極電極包括源極電極161，主體電極包括主體電極171，閘極絕緣膜包括閘極絕緣膜19。
另一方面，JFET之汲極區域包括N型汲極區域121，通道區域包括元件分離區域13之開口部133，源極區域包括N型延伸區域122，汲極電極包括汲極電極141，閘極電極包括元件分離區域13，源極電極包括源極電極231。
於如此之構成之半導體裝置100上，例如，如圖6所示配置有電極墊。例如，汲極電極141上直接焊接有接線。又，閘極電極20連接於電極墊31，LDMOS之源極電極161連接於電極墊32。進而，JFET之源極電極231連接於電極墊33。各電極墊上焊接有接線。再者，該等電極墊之配置之有無或配置位置等可任意設定。
藉由上述構成，如圖7之等價電路所示，半導體裝置100構成具有共用之汲極區域(汲極電極141)之LDMOS 51與JFET 52，進而形成於LDMOS 51與JFET 52之間之元件分離區域13之開口部133構成JFET 52之閘極之一部分。
考察在該狀態下，以如圖8所示之方式進行連接，而構成與圖32B所示之起動電路相同之由LDMOS 51與JFET 52形成之起動電路的情形。
該構成中，元件分離區域13(JFET 52之閘極電極)及LDMOS 51之主體電極171均接地。又，LDMOS 51之閘極電極20與JFET 52之源極電極231相連接。又，LDMOS 51及JFET 52之共用之汲極電極141連接於施加汲極電壓Vd之電源。進而，LDMOS 51之源極電極161與JFET 52之源極電極231均連接於內部電路413。
若在該狀態下向汲極電極141施加正之汲極電壓Vd，則電流(汲極-源極間電流Ids)按照汲極電極141→汲極引出區域14→N型汲極區域121→環狀部131之開口部133→延伸區域122→源極引出區域23→源極電極231之路徑而流經JFET 52之汲極-源極間。
而且，若使汲極電壓Vd逐漸上升，則如圖10所示，JFET 52之汲極-源極間電流Ids逐漸增加。又，藉由汲極-源極間電流Ids，LDMOS 51之閘極電極20得到充電，電流亦流經LDMOS 51之汲極-源極間，且伴隨汲極電壓Vd之上升而電流增加。
藉由將正之汲極電壓Vd施加至汲極電極141，從而正之電壓經由汲極引出區域14而施加至磊晶層12。於是，由元件分離區域13之P型之環狀部131及P型半導體基板11與N型之磊晶層12所構成之PN接面，會因施加至磊晶層12之正之電壓而發生逆偏壓。因此，如圖9A~圖9C模式性地所示，伴隨汲極電壓Vd之上升，自PN接面起於磊晶層12之開口部133，空乏層DL逐漸擴展。如此，若汲極電壓Vd低於特定值(飽和電壓：圖10中為電壓Vsat)，則環狀部131之開口部133不會被空乏層DL封閉，通道被導通(控制)，汲極-源極間流動有電流Ids。
另一方面，若汲極電壓Vd達到特定值(飽和電壓：圖10中為電壓Vsat)，則如圖9D模式性地所示，環狀部131之開口部133(JFET 52之通道區域)中磊晶層12整體被空乏層DL封閉，通道被阻斷(控制)，成為夾斷(pinch off)狀態。如圖10所示，夾斷以後，JFET 52之汲極-源極間電流Ids飽和，而成為大致固定。
因此，根據上述構成之起動電路，LDMOS 51與JFET 52並聯連接，不僅可高耐壓化，而且藉由對LDMOS 51及JFET 52所共用之汲極電極141施加特定電壓(電壓Vsat)以上之汲極電壓Vd而成為夾斷狀態，JFET 52之汲極-源極間電流Ids被限制為固定值，從而可抑制功耗。
又，上述構成之半導體裝置100中，形成於LDMOS 51與JFET 52之間之元件分離區域13之開口部133構成JFET 52之閘極之一部分，進而LDMOS 51與JFET 52共有N型汲極區域121，JFET 52沿著LDMOS 51之外周而形成。因此，以相對較小之佔有面積便可形成2個半導體元件。
又，藉由使汲極電極141形成為相對較大，而可直接焊接於汲極電極141上，從而無需自元件之中心引出高壓配線。又，汲極電極141兼作焊墊，因此無需設置汲極電極141用之焊墊，從而不需要用於連接之焊墊面積。
因可直接焊接於汲極電極141上，故不再另外需要保護元件，且，以LDMOS 51之耐受量便可實現針對突波之保護。
以上之說明中，係將形成於環狀部131之作為通道區域之開口部133的寬度(JFET 52之閘極電極之寬度)設為30μm左右進行說明，但開口部133之大小亦可進行適當設定以獲得目標飽和電壓及飽和電流。即，可適當變更開口部133之大小、雜質濃度、N型延伸區域122之雜質濃度、大小等，藉此控制空乏層之擴展。而且，藉此，可將飽和電壓及飽和電流設定為所期望之值，或者以任意之特性進行控制。
又，以上之說明中，係使P型半導體基板11及元件分離區域13(JFET 52之閘極電極)接地，但施加至各區域之電壓為任意。例如，在理論上亦可藉由對P型半導體基板11及P型之元件分離區域13施加負電壓，從而使自元件分離區域13與磊晶層12之PN接面延伸之空乏層DL進一步擴展以降低飽和電壓及飽和電流。
圖11表示使P型半導體基板11及P型之元件分離區域13之電位(對元件分離區域13之施加電壓)強制性變化之情形時的汲極電壓Vd與JFET 52之汲極-源極間電流Ids的關係。如圖所示，藉由使JFET 52之閘極電壓Vg(對元件分離區域13之施加電壓)變化，成為夾斷之電壓(飽和電壓Vsat)發生變化，並且飽和電流Isat亦發生變化。
又，如圖12中之剖面所示，於元件分離區域13之開口部133(JFET 52之通道區域)上形成絕緣膜(閘極絕緣膜)35。而且，亦可構成為於該閘極絕緣膜35上配置閘極電極36，且可設定或調整施加於閘極電極36之閘極電壓。
若以接地電位(P型半導體基板11之電位)為基準而對閘極電極36施加正之閘極電壓Vg，則JFET 52之通道區域(開口部133內之N型磊晶層12)上所生成之空乏層難以延伸。因此，隨著進一步正增大閘極電壓Vg，飽和電壓Vsat及飽和電流Isat均可增大。再者，閘極電極36可僅配置於開口部133之上，或者，亦可呈環狀地整體配置。
又，如圖13之剖面所示，藉由將N型嵌入區域(第2導電型之第2區域)37配置於JFET 52之通道區域(開口部133)，可調整飽和電流Isat。即，藉由於開口部133內之P型半導體基板11與磊晶層12之間，形成高濃度(以開口部133內之N型磊晶層12之雜質濃度為基準)之N型嵌入區域37，且調整N型嵌入區域37之雜質濃度與N型嵌入區域37之上面之深度，從而可調整汲極-源極間之飽和電流Isat。
比起未配置N型嵌入區域37之情形，藉由配置N型嵌入區域37，自P型半導體基板11側延伸之空乏層之位置更低，飽和電壓Vsat更大，飽和電流Isat亦更大。再者，N型嵌入區域37亦能以開口部133內之N型磊晶層12為基準而設為低雜質濃度。
又，N型嵌入區域37例如，可如圖14A所示僅形成於JFET 52之通道區域，可如圖14B所示形成於JFET 52之通道區域及其附近，亦可如圖14C所示形成於JFET 52之通道區域及N型延伸區域122內。如此，N型嵌入區域37所佔之面積越大，則飽和電壓Vsat及飽和電流Isat越大。又，亦可如圖14D所示使N型嵌入區域37延伸而與N型嵌入區域22構成為一體。進而，亦可如圖14E所示，不形成(除去)主體區域15之一部分，而調整飽和電壓Vsat及飽和電流Isat。
一般而言，只要其他條件相同，則N型嵌入區域37之N型之雜質濃度越高，飽和電壓Vsat及飽和電流Isat越上升；N型嵌入區域37越深，飽和電壓Vsat及飽和電流Isat越上升；N型嵌入區域37越寬，飽和電壓Vsat及飽和電流Isat越上升。
再者，N型嵌入區域22、37之濃度或濃度分布，例如，可如後述般，藉由適當設定離子注入(擴散)時所使用之離子遮罩之開口率而進行調整。
又，亦可藉由變更JFET 52之源極引出區域23及源極電極231之位置，而調節飽和電流Isat。例如，如圖15所示，伴隨使自開口部133至源極引出區域23及源極電極231的位置由距離JFET 52之通道區域(開口部133)較近之第1位置P1起依序遠離至P2、P3，可縮小飽和電流Isat。尤其是藉由設置由環狀部131與圓弧狀之延伸部132所夾持之圓弧狀之N型延伸區域122，不會過度增大JFET 52之大小便可縮小飽和電流Isat。
(實施形態之半導體裝置之說明)
以上說明之參考用半導體裝置之構成中，開口部133之大小(寬度)被限定，伴隨汲極電壓Vd之上升，環狀部131之開口部133中之磊晶層12內之空乏層DL自3方向(左右之環狀部131與下方之P型半導體基板11之PN接面)起延伸，因此，當汲極電壓Vd相對較小時，閘極區域夾斷。因此，難以獲得較大之飽和電壓及飽和電流。相反，即便擴大開口部133之寬度，亦無法抑制自與P型半導體基板11之PN接面起延伸之空乏層，從而飽和電壓及飽和電流之增大化有限。
對此，以下將說明獲得相對較大之飽和電壓及飽和電流之半導體裝置200。
(第2參考例)
上述參考用(第1參考例之)半導體裝置100中，係以沿著LDMOS 51之外周之方式，於環狀部131之外側形成有JFET 52之N型延伸區域(源極區域)122。與此相對，本參考例之半導體裝置200中，係將JFET 52之源極區域配置於LDMOS之元件區域內。藉此可使半導體元件之佔有區域進一步小型化。而除此以外之構成除以下特別說明之情形外與第1參考例之半導體裝置100相同。
圖16與圖17表示第2參考例之半導體裝置200之結構，圖16係半導體裝置200之剖面圖，圖17係表示圖16所示之磊晶層12之表面區域中所呈現之雜質層之分布的平面圖。圖18A~圖18C係模式性地表示伴隨汲極電壓Vd之上升(0<V21<V22)而空乏層如何自主體區域15及元件分離區域13延伸之圖。圖19係表示另一磊晶層之表面區域中所呈現之雜質層之分布的平面圖。再者，圖16相當於圖17及圖19之A-A線處之箭頭剖面圖。
如圖所示，本參考例中，元件分離區域13係以包圍N型汲極區域121之方式而形成為圈狀詳細而言形成為環狀，且未配置有延伸部132。元件分離區域13形成為一重之環狀。
主體區域15以包圍汲極引出區域14之方式而形成為環狀。
JFET 52之源極引出區域23為濃度高於N型汲極區域121之N型之區域。源極引出區域23係於主體區域15與規定N型汲極區域121之元件分離區域13之間，在N型汲極區域121之表面區域上形成為環狀。源極引出區域23係比鄰接之主體區域15及元件分離區域13形成為更淺。表面絕緣膜140上之與源極引出區域23對向之位置處配置有源極電極231，且經由接觸孔而連接於源極引出區域23。
又，N型嵌入區域22包括：形成於N型汲極區域121之正下方之圓盤狀之區域22C；以及形成於主體區域15之下之環狀之區域22R。
該構成中，例如，若將LDMOS之主體區域15之電壓、元件分離區域13之電壓、P型半導體基板11之電壓分別設為接地位準(接地電位)，則伴隨汲極電壓Vd之上升，如圖18A~圖18C模式性地所示，空乏層DL自P型之主體區域15、P型之元件分離區域13、及P型半導體基板11與N型之磊晶層12及環狀之區域22R之間的PN接面起延伸。而且，若汲極電壓Vd達到固定位準V22(V22>V21>0)，則會夾斷。
根據該構成，JFET 52之通道區域存在於N型之磊晶層12內，該N型之磊晶層12存在於P型之主體區域15、P型之元件分離區域13、P型半導體基板11之區域之間。而且，伴隨汲極電壓Vd之上升，空乏層DL自N型之磊晶層12與主體區域15之PN接面，及N型之磊晶層12與P型半導體基板11之PN接面之上下2方向起延伸並夾斷。該JFET 52為藉由自上下2方向延伸之空乏層DL而夾斷之構成。因此，可使與閘極之橫方向之長度(本參考例中為圓形之LDMOS，因此相當於源極引出區域23之圓周長)對應的電流(汲極-源極間電流Ids)流動。而且，主體區域15、源極引出區域23、及作為JFET 52之閘極電極的元件分離區域13均係到達LDMOS之全周而形成為環狀，因此在可確保JFET 52之大小較小之同時，確保JFET 52之飽和電流Isat較大。此處，飽和電流Isat係依存於JFET 52之大小，但亦可流動至數十mA為止。
再者，JFET 52之源極引出區域23並不限於全周形成為環狀之構成，亦可如圖19所示，於圓周方向之一部分形成有1個或複數個。藉此，比起如圖17所示之源極引出區域23到達全周而形成為環狀之結構，JFET 52之閘極電極寬度更窄，且在維持飽和電壓Vsat(夾斷電壓)之狀態下可使飽和電流Isat更小。
又，如圖18A~圖18C所示，利用N型嵌入區域22R之有無，可控制自與P型半導體基板11之PN接面起之空乏層的延伸，亦可調整飽和電壓Vsat。
又，圖16及圖17所示之結構中，與半導體裝置100不同，N型嵌入區域22包括N型汲極區域121之正下方之N型嵌入區域22C及主體區域15之附近之環狀之N型嵌入區域22R。該N型嵌入區域22C、22R尤其可藉由適當設定環狀之N型嵌入區域22R之位置、大小及雜質濃度，而控制空乏層之擴展，且可將飽和電壓Vsat及飽和電流Isat設定為所期望之值，或者以任意之特性進行控制。
例如，將如圖20A所示之配置於主體區域15之下之N型嵌入區域22R，如圖20B所示延伸至源極引出區域23之下方為止，藉此可使飽和電壓Vsat上升。
例如，將如圖20C所示之相對較淺之N型嵌入區域22R，如圖20D所示形成為較深，藉此可使飽和電壓Vsat上升。
例如，將如圖20E所示之主體區域15，如圖20F所示設得較淺，藉此可使飽和電壓Vsat上升。
又，將如圖20G所示之主體區域15與源極引出區域23之距離，如圖20H所示設為較長，藉此可使飽和電壓Vsat上升。
進而，如圖21A及圖21B所示，亦可將配置於主體區域15之下之N型嵌入區域22R於圓周方向之一部分形成1個或複數個。其中，飽和電壓Vsat係由不存在N型嵌入區域22R之部分所規定。
進而，亦可為N型汲極區域121正下方之N型嵌入區域22C或配置於主體區域15之下之N型嵌入區域22R之任一者不配置之構成。
再者，N型嵌入區域22R、22C之濃度或濃度分布例如後述般，藉由適當設定離子注入(擴散)時所使用之離子遮罩之開口率而實施。
如此，根據半導體裝置200，由LDMOS 51之主體區域15、元件分離區域13、P型半導體基板11、及藉由該等而夾持之N型之磊晶層12構成LDMOS 51之閘極部，並且LDMOS 51與JFET 52共有N型汲極區域121，主體區域15與元件分離區域13之間設置源極引出區域23，因此以一個元件面積便可獲得LDMOS與JFET之兩個特性。
又，因將LDMOS與JFET並聯複合化，故而為高耐壓。
又，可直接焊接於汲極電極，因此不再另外需要用於連接之焊墊面積，且無需自半導體裝置之中心部引出高壓之配線。
因可直接焊接於汲極電極141，故不再另外需要保護元件，且以LDMOS之耐受量便可進行保護。
無需較大地變更製造製程，僅利用N型嵌入區域22R之濃度、長度、位置之調整便可設定JFET 52之飽和電壓Vsat與飽和電流Isat。
上述第1及第2參考例中，係將LDMOS設為圓形，為了進一步大電流化，亦可設為棒狀或梳齒狀。
如此之構成之半導體裝置之平面構成示於圖22中。再者，圖22係表示露出於磊晶層12之表面之半導體區域，汲極引出區域14形成為梳形。
以包圍汲極引出區域14及場絕緣膜24之方式，將場絕緣膜18、場板21、閘極絕緣膜19、閘極電極20、主體區域15、源極區域16、主體引出區域17、源極引出區域23、及元件分離區域13分別形成為圈狀。
因此，例如，圖22之D-D線、E-E線、F-F線處之剖面係以圖16所示之構成進行說明。再者，汲極引出區域14是否形成為環狀、是否配置場絕緣膜24為任意。
根據如此之構成，可使電流(汲極-源極間電流Ids)之電流路徑形成為較寬，且可控制大電流。
再者，以上之說明中，係將JFET 52之源極區域(相當於第1參考例之N型延伸區域122)配置於主體區域15與元件分離區域13之間。然而，並不限定於此，亦可與第1參考例相同，於主體區域15之外形成具有開口部133之環狀部131。而且，沿著LDMOS配置經由該開口部133連接於N型汲極區域121之N型延伸區域122。進而，亦可於N型延伸區域122上形成源極引出區域23及源極電極231。
於LDMOS之元件結構設為棒狀之情形時，有電場集中於以包圍汲極之方式彎曲之部分(R部；圖22中為朝向下凸出彎曲之區域)，而使LDMOS之耐壓降低之虞。另一方面，電場未集中於雖彎曲但不包圍汲極之部分(倒R部；圖22中朝向上凸出彎曲之區域)。因此，為了緩和R部之電場，較為有效的是將R部之N型嵌入區域22C、22R之雜質濃度設為比直線部之N型嵌入區域22C、22R之雜質濃度高，將直線部之N型嵌入區域22C、22R之雜質濃度設為比倒R部之N型嵌入區域22C、22R之雜質濃度高。
該情形時，若僅針對區域變更離子注入或雜質擴散之濃度，則需要相應於離子注入之位置而變更注入製程，且必需追加步驟，從而會導致成本上升。
該情形時，藉由對離子注入時或者雜質擴散時之遮罩進行研究而可進行適當之濃度設定。
例如，當形成如圖22所示之梳形之元件結構的半導體裝置100或200之嵌入區域22C時，可使用圖23A概略所示之離子遮罩41作為離子注入遮罩。
該離子遮罩41之與如圖22之元件之R部對應之部分之開口OP的開口率(每單位面積之開口面積)，設為比與直線部對應之部分(例如，區域ST)之開口OP的開口率高(寬)，並且與直線部對應之部分之開口OP的開口率設為比與倒R部對應之部分之開口OP的開口率高(寬)。
因此，例如，如圖23B模式性地所示，於P型半導體基板11上配置離子遮罩41，若自離子照射源42以均一之密度將離子束IB照射至整個面上，則以適當之濃度將離子注入至P型半導體基板11之表面區域。注入之離子於之後之熱處理中擴散，藉此可獲得適當之濃度分布之N型嵌入區域22，即後步驟中所形成之梳形LDMOS之彎曲部所對應之部分(電場容易相對集中之部分)處雜質濃度較高、而直線部所對應之部分(電場難以相對集中之部分)處雜質濃度較低之N型嵌入區域22。因此，即便未控制離子注入之摻雜量或能量，亦可於彎曲部形成適當之濃度分布之N型埋設區域22。
再者，離子遮罩41並不限於離子注入，亦可用作任意之擴散方法之雜質遮罩。
再者，無需整體以1片離子遮罩41而形成。例如，如圖24A~圖24I所示，準備開口OP之圖案或開口率不同之複數個遮罩(或注入遮罩形成用之光罩)41a~41i，例如，亦可於離子注入時，以彎曲部中使用開口率高之遮罩且直線部中使用開口率低之遮罩的方式，一面切換所使用之離子遮罩一面進行離子注入。例如，圖24A~圖24C中，適當調整圓形之開口OP之直徑、數量、配置等以調整開口率。又，圖24E~圖24G中，適當調整條紋狀之開口OP之長度、寬度、數量、配置等以調整開口率。圖24D及圖24H中，進而調整開口OP之形狀以調整開口率。圖24I中，可給予濃度分布以梯度。
如上述般，藉由調整N型嵌入區域22C之濃度，可改善及變更LDMOS之耐壓、Vd-Id特性等。例如，自尚未呈現出圖25A所示之飽和區域且元件耐壓較低之狀態起，適當設定N型嵌入區域22之濃度及其分布，藉此可明確呈現出如圖25B所示之飽和區域，從而可變更為元件耐壓較高之特性。
(實施形態)
其次，說明於1晶片上積體化有上述之LDMOS 51與JFET 52之複合元件及其他任意之半導體元件的實施形態。
此處，如圖26所示，除了LDMOS 51與JFET 52之外，亦使如下電路共用汲極地形成於1晶片上，該電路包括用於大電流所流經之功率LDMOS 53、及用於檢測流經功率LDMOS 53之電流的感測器LDMOS 54。
圖27表示於1晶片上形成圖26所示之電路時之區域配置與電極配置之一例。該構成係採用圖1~3所示之構成作為LDMOS 51及JFET 52時之示例。
圖27中，區域411上形成有上述LDMOS 51及JFET 52。自N型汲極區域121引出延伸區域122，N型汲極區域121上配置有LDMOS 51之閘極電極20、源極電極161、及主體電極171。進而，延伸區域122上配置有JFET 52之源極電極231。區域411之剖面G-G與自圖1之剖面之汲極電極141算起的右半分為相同之構成。
又，區域412上形成有感測器LDMOS 54，感測器LDMOS 54上配置有閘極電極(第3閘極電極)321與源極電極322。其他區域上形成有功率LDMOS 53，且配置有：於區域411處開口且以包圍汲極電極141之方式而配置之閘極電極(第2閘極電極)331，及於區域411及區域412具有開口部且以包圍汲極電極141之方式而配置之源極電極332。
功率LDMOS 53之閘極電極331與感測器LDMOS 54之閘極電極321形成為一體。又，LDMOS 51之閘極電極20、功率LDMOS 53之閘極電極331及感測器LDMOS 54之閘極電極321係異體地構成。進而，功率LDMOS 53之源極電極332、感測器LDMOS 54之源極電極322、LDMOS 51之源極電極161、及JFET 52之源極電極231分別異體地構成。
再者，功率LDMOS 53之主體引出區域與主體電極以任意之大小而形成於任意之位置。
功率LDMOS 53之剖面H-H、及感測器LDMOS 54之剖面I-I具有共同之構成，且如圖29所示，除了未設置JFET 52之源極區域23、主體區域(第1導電型之第2區域)15與元件分離區域13係連接之外，與上述LDMOS 51之構成相同。
再者，功率LDMOS 53用之主體區域(第1導電型之第2區域)15與感測器LDMOS 54用之主體區域(第1導電型之第3區域)15構成為一體。又，LDMOS 51及JFET 52用之主體區域15與功率LDMOS 53及感測器LDMOS 54用之主體區域15係異體地構成。再者，功率LDMOS 53用之主體區域15與感測器LDMOS 54用之主體區域15亦可為異體。
而且，於元件區域之中央部配置有4個元件之共用之N型汲極區域121，其中央配置有汲極引出區域14與汲極電極141。
圖28表示於1晶片上形成圖26所示之電路時之區域配置與電極配置之另一例。該構成為採用圖16及圖17所示之構成作為LDMOS 51及JFET 52之情形時的構成例。圖28中，區域411上形成有LDMOS 51與JFET 52，且形成有LDMOS 51之閘極電極20、源極電極161及主體電極171。而且，主體電極171與元件分離區域13之間配置有JFET 52之源極電極231。區域411之剖面G-G與自圖16之剖面之汲極電極141算起的右半部分為相同之構成。
又，鄰接於區域411之區域412上形成有感測器LDMOS 54，且配置有閘極電極321與源極電極322。其他區域上形成有功率LDMOS 53，且配置有：於區域413處開口且以包圍汲極電極141之方式配置之閘極電極331，及於區域412及區域413具有開口部且以包圍汲極電極141之方式配置成C字狀的源極電極332。
又，功率LDMOS 53之主體引出區域與主體電極以任意之大小而形成於任意之位置。
功率LDMOS 53之剖面H-H、及感測器LDMOS 54之剖面I-I之構成如圖29所示，除了未設置JFET 52之源極區域23、及主體區域(第1導電型之第2區域)15與元件分離區域13係連接之外，與上述LDMOS 51之構成相同。
再者，功率LDMOS 53之閘極電極331與感測器LDMOS 54之閘極電極321形成為一體。又，LDMOS 51之閘極電極20與功率LDMOS 53之閘極電極331及感測器LDMOS 54之閘極電極321係異體地構成。進而，功率LDMOS 53之源極電極332與感測器LDMOS 54之源極電極322係異體地構成。
晶片之周緣部配置有功率LDMOS閘極電極連接墊、功率LDMOS源極電極墊、感測器LDMOS源極電極墊、LDMOS源極電極墊、及LDMOS閘極墊電極等，且分別經由未圖示之配線及觸點而連接於對應之電極。
再者，功率LDMOS 53之主體引出區域與主體電極以任意之大小而形成於任意之位置。
功率LDMOS 53之剖面H-H、及感測器LDMOS 54之剖面I-I具有共同之構成，且如圖29所示，除了未設置JFET 52之源極區域23、及主體區域(第1導電型之第2區域)15與元件分離區域13係連接之外，與上述LDMOS 51之構成相同。
再者，功率LDMOS 53用之主體區域(第1導電型之第2區域)15與感測器LDMOS 54用之主體區域(第1導電型之第3區域)15係構成為一體。
又，LDMOS 51及JFET 52用之主體區域15與功率LDMOS 53及感測器LDMOS 54用之主體區域15係異體地構成。再者，功率LDMOS 53用之主體區域15與感測器LDMOS 54用之主體區域15亦可為異體。
而且，於元件區域之中央部配置有4個元件之共用之N型汲極區域121，N型汲極區域121之中央部配置有汲極引出區域14與汲極電極141。
藉由如此之構成之半導體裝置，例如，i)藉由LDMOS 51與JFET 52構成起動電路，於起動時開始對內部電路412進行電力之供給從而起動內部電路412，ii)起動之內部電路412起動作為周邊電路之功率LDMOS 53而將大電流供給至對象電路，進而，根據作為周邊電路之感測器LDMOS 54之輸出而可進行監控電流值之動作，從而不再另外需要原本所需之分立裝置。
又，藉由調整配置之電極墊，可設定任意之元件之使用、不使用。例如，於不需要感測器LDMOS 54之情形時，亦可不配置感測器用之電極墊。又，於不需要高耐壓開關之情形時，亦可不配置功率LDMOS 53用之電極墊。再者，亦可不組裝元件本身。
以上之例中，係將4個半導體元件組裝於基板11上，而組裝何種半導體元件為任意，可僅組裝4個半導體元件中之2個或3個，或者亦可組裝其他種類之元件等。
例如，可將JFET複合化於功率LDMOS 53上，而對共計5個元件進行1晶片化(積體化)。該情形時，例如，如圖30所示，將功率LDMOS 53設為圖1~圖3所示之構成，且可於任意之位置，例如於區域414上，在功率LDMOS 53之環狀之元件分離區域13形成開口部，並引出延伸部132，於該延伸部132形成源極引出區域，且配置源極電極232。進而，配置JFET用之電極墊。
又，例如，如圖31所示，將功率LDMOS 53設為如圖16及圖17所示之構成，並於任意之位置，例如於區域415上，在功率LDMOS 53之主體區域(第1導電型之第2區域)15與元件分離區域13之間形成源極引出區域，並配置源極電極232。又，配置JFET用之電極墊。
若設為如此之構成，例如，可將功率LDMOS與JFET之複合體、LDMOS與JFET之複合體、感測器LDMOS等以共用汲極的方式組裝於1個晶片上，從而不需要分立裝置。
又，為了進一步增高功率LDMOS 53之耐壓且可進行大電流驅動，而可與圖22所例示之LDMOS相同，將汲極設為梳齒狀，且將功率LDMOS 53之閘極及源極沿著梳齒狀之汲極區域而配置。
本發明並不限於上述實施形態，可進行各種修正及應用。元件結構為一例，可進行適當變更。
本申請案係基於且主張2008年9月30日申請的日本專利申請案第2008-255760號、及2009年9月25日申請的日本專利申請案第2009-221683號之優先權，且包含該申請案之發明之詳細說明(說明書)、申請專利範圍、圖式及發明之概要。日本專利申請案第2008-255760號及2009-221683號所揭示之內容以引用的方式全部併入本文。
11．．．P型半導體基板(第1導電型之層)
12．．．磊晶層(第2導電型之層)
13．．．P型之元件分離區域(第1導電型之元件分離區域)
14．．．汲極引出區域
15．．．P型之主體區域(第1導電型之第1區域)
16．．．N型之源極區域(第2導電型之第1源極區域)
17．．．主體引出區域
18、24．．．場絕緣膜
19．．．閘極絕緣膜
20．．．閘極電極(第1閘極電極)
21．．．場板
22．．．N型嵌入區域(第2導電型之第1區域)
22C．．．圓盤狀之區域
22R．．．環狀之區域
23．．．N型之源極引出區域(第2導電型之第2源極區域)
31、32、33．．．電極墊
35、211．．．絕緣膜
36．．．閘極電極
37．．．第2導電型之第2區域
41．．．離子遮罩
41a~41i．．．遮罩
42．．．離子照射源
51、411．．．LDMOS
52、413．．．JFET
53．．．功率LDMOS
54．．．感測器LDMOS
100、200．．．半導體裝置
121．．．第2導電型之汲極區域
122．．．第2導電型之延伸區域
131．．．圈狀部
132．．．部分
133．．．開口部
140．．．表面絕緣膜
141．．．汲極電極
161、231、322、332．．．源極電極
171．．．主體電極
321．．．第3閘極電極
331．．．第2閘極電極
411、412、413、414、415．．．區域
412．．．內部電路
DL．．．空乏層
IB．．．離子束
Ids．．．電流
OP．．．開口
P1、P2、P3．．．位置
R．．．電阻
ST．．．區域
T．．．起動端子
V21、V22．．．固定位準
Vd、V1、V2、V3．．．汲極電壓
Vg．．．閘極電壓
Vsat．．．電壓
圖1係本發明第1參考例之半導體裝置之剖面圖，相當於圖4及圖5之A-A線剖面圖；
圖2係本發明第1參考例之半導體裝置之剖面圖，相當於圖4及圖5之B-B線剖面圖；
圖3係本發明第1參考例之半導體裝置之剖面圖，相當於圖4及圖5之C-C線剖面圖；
圖4係表示本發明第1參考例之半導體裝置之磊晶層表面之雜質層的配置構成之平面圖；
圖5係表示本發明第1參考例之半導體裝置之電極的配置構成之平面圖；
圖6係表示本發明第1參考例之半導體裝置之電極及焊墊的配置構成之平面圖；
圖7係本發明第1參考例之半導體裝置之等價電路之電路圖；
圖8係將本發明第1參考例之半導體裝置用作起動電路之情形時之電路圖；
圖9A係模式性地表示本發明第1參考例之半導體裝置中，伴隨汲極電壓Vd之上升(Vd=0)，空乏層於分離區域之開口部處如何延伸之圖；
圖9B係模式性地表示本發明第1參考例之半導體裝置中，伴隨汲極電壓Vd之上升(Vd=V1)，空乏層於分離區域之開口部處如何延伸之圖；
圖9C係模式性地表示本發明第1參考例之半導體裝置中，伴隨汲極電壓Vd之上升(Vd=V2)，空乏層於分離區域之開口部處如何延伸之圖；
圖9D係模式性地表示本發明第1參考例之半導體裝置中，伴隨汲極電壓Vd之上升(Vd=V3)，空乏層於分離區域之開口部處如何延伸之圖；
圖10係表示本發明第1參考例之半導體裝置中，汲極電壓Vd與JFET之汲極-源極間電流Ids之關係之圖；
圖11係表示本發明第1參考例之半導體裝置中，使JFET之閘極電壓Vg變化之情形時的汲極電壓Vd與JFET之汲極-源極間電流Ids之關係的圖；
圖12係本發明第1參考例之半導體裝置中，元件分離區域之開口部上配置有閘極絕緣膜及閘極電極之構成的說明圖；
圖13係本發明第1參考例之半導體裝置中，元件分離區域之開口部上配置有N型嵌入區域之構成的說明圖；
圖14A係表示本發明第1參考例之半導體裝置中，圖13所示之N型嵌入區域之平面性配置例的圖；
圖14B係表示本發明第1參考例之半導體裝置中，圖13所示之N型嵌入區域之平面性配置例的圖；
圖14C係表示本發明第1參考例之半導體裝置中，圖13所示之N型嵌入區域之平面性配置例的圖；
圖14D係表示本發明第1參考例之半導體裝置中，圖13所示之N型嵌入區域之平面性配置例的圖；
圖14E係表示本發明第1參考例之半導體裝置中，主體區域之平面性配置例的圖；
圖15係本發明第1參考例之半導體裝置中，使JFET之源極電極之配置變化之例的說明圖；
圖16係本發明第2參考例之半導體裝置之剖面圖，相當於圖17之A-A線剖面圖；
圖17係表示本發明第2參考例之半導體裝置之磊晶層之表面上之雜質層的配置構成之平面圖；
圖18A係模式性地表示本發明第2參考例之半導體裝置中，伴隨汲極電壓Vd之上升(Vd=0)，空乏層如何自主體區域及分離區域起延伸的圖；
圖18B係模式性地表示本發明第2參考例之半導體裝置中，伴隨汲極電壓Vd之上升(Vd=V21)，空乏層如何自主體區域及分離區域起延伸的圖；
圖18C係模式性地表示本發明第2參考例之半導體裝置中，伴隨汲極電壓Vd之上升(Vd=V22)，空乏層如何自主體區域及分離區域起延伸的圖；
圖19係表示本發明第2參考例之半導體裝置之變形例的磊晶層之表面上之雜質層之配置構成的平面圖；
圖20A係用於說明N型嵌入區域之構成之變化對飽和電壓及飽和電流所造成的影響之圖；
圖20B係用於說明N型嵌入區域之構成之變化對飽和電壓及飽和電流所造成的影響之圖；
圖20C係用於說明N型嵌入區域之構成之變化對飽和電壓及飽和電流所造成的影響之圖；
圖20D係用於說明N型嵌入區域之構成之變化對飽和電壓及飽和電流所造成的影響之圖；
圖20E係用於說明主體區域之構成對飽和電壓及飽和電流所造成的影響之圖；
圖20F係用於說明主體區域之構成對飽和電壓及飽和電流所造成的影響之圖；
圖20G係用於說明主體區域與源極引出區域之距離對飽和電壓及飽和電流所造成的影響之圖；
圖20H係用於說明主體區域與源極引出區域之距離對飽和電壓及飽和電流所造成的影響之圖；
圖21A係表示N型嵌入區域之構成之變形例的圖；
圖21B係表示N型嵌入區域之構成之另一變形例的圖；
圖22係表示第2參考例之半導體裝置之磊晶層之表面區域之雜質層的配置構成之平面圖；
圖23A係表示用於形成第2參考例之半導體裝置之N型嵌入區域的離子遮罩之構成之圖；
圖23B係使用用於形成第2參考例之半導體裝置之N型嵌入區域的離子遮罩使雜質擴散之製程之說明圖；
圖24A係表示開口率不同之離子遮罩之一例的圖；
圖24B係表示開口率不同之離子遮罩之一例的圖；
圖24C係表示開口率不同之離子遮罩之一例的圖；
圖24D係表示開口率不同之離子遮罩之一例的圖；
圖24E係表示開口率不同之離子遮罩之一例的圖；
圖24F係表示開口率不同之離子遮罩之一例的圖；
圖24G係表示開口率不同之離子遮罩之一例的圖；
圖24H係表示開口率不同之離子遮罩之一例的圖；
圖24I係表示開口率不同之離子遮罩之一例的圖；
圖25A係表示藉由調整N型嵌入區域之雜質濃度而汲極電壓-源極、汲極電流特性發生變化之圖；
圖25B係表示藉由調整N型嵌入區域之雜質濃度而汲極電壓-源極、汲極電流特性發生變化之圖；
圖26係表示本發明實施形態之半導體裝置之等價電路之電路圖；
圖27係表示本發明實施形態之半導體裝置之電極配置之第1例之平面圖；
圖28係表示本發明實施形態之半導體裝置之電極配置之第2例之平面圖；
圖29係本發明實施形態之半導體裝置之剖面圖，相當於圖27、28之H-H線及I-I線剖面圖；
圖30係表示將JFET複合化於本發明實施形態之半導體裝置之功率LDMOS之第1例的平面圖；
圖31係表示將JFET複合化於本發明實施形態之半導體裝置之功率LDMOS之第2例的平面圖；
圖32A係表示先前之起動電路之構成之電路圖；及
圖32B係使用JFET與LDMOS之起動電路之電路圖。
20．．．閘極電極(第1閘極電極)
121．．．第2導電型之汲極區域
122．．．第2導電型之延伸區域
133．．．開口部
141．．．汲極電極
161、231、322、332．．．源極電極
171．．．主體電極
321．．．第3閘極電極
331．．．第2閘極電極
411、412．．．區域

Claims (20)

  1. 一種半導體裝置，其特徵在於包括：第1複合半導體元件以及第2半導體元件；上述第1複合半導體元件包括：第1導電型之層(11)；第2導電型之層(12)，其形成於上述第1導電型之層(11)上；第1導電型之元件分離區域(13)，其自上述第2導電型之層(12)之表面區域到達上述第1導電型之層(11)，規定作為第2導電型之汲極區域(121)而發揮功能之元件區域；第1導電型之第1區域(15)，其形成於上述元件區域；第2導電型之第1源極區域(16)，其形成於該第1導電型之第1區域(15)；第1閘極電極(20)，其於上述第1導電型之第1區域(15)內，形成於位於上述汲極區域(121)與上述第1源極區域(16)之間的區域之上；以及第2源極區域(23)，其於上述第2導電型之層(12)內，形成於在逆偏壓時藉由自上述元件分離區域(13)、上述第1導電型之層(11)、及上述第1導電型之第1區域(15)中之至少任一者延伸之空乏層而控制與上述汲極區域(121)之間之通道的位置處；且上述第2半導體元件包括形成於上述元件區域之第1導電型之第2區域(15)、形成於該第1導電型之第2區域(15)之第2導電型之第3源極區域(16)、及形成於位於上述汲極區域(121)與上述第3源極區域(16)之間之第1導電型之第2區域(15)上的第2閘極電極(331)。
  2. 如請求項1之半導體裝置，其中更包括：形成於上述元件區域之第1導電型之第3區域(15)；形成於該第1導電型之第3區域(15)之第2導電型之第4源極區域(16)；及第3閘極電極(321)，其形成於位於上述汲極區域(121)與上述第4源極區域(16)之間之第1導電型之第3區域(15)上，且連接於上述第2閘極電極(331)。
  3. 如請求項1之半導體裝置，其中上述第1導電型之第2區域(15)係連接於上述元件分離區域(13)。
  4. 如請求項1之半導體裝置，其中上述第1導電型之元件分離區域(13)包括：圈狀部(131)，其一部分形成有開口部(133)，且規定上述汲極區域(121)；以及部分(132)，其規定經由上述開口部(133)連接於上述汲極區域(121)之第2導電型之延伸區域(122)；上述第2導電型之第2源極區域(23)係形成於上述第2導電型之延伸區域(122)。
  5. 如請求項4之半導體裝置，其中上述開口部(133)設置於上述元件分離區域(13)之上述圈狀部(131)之一部分。
  6. 如請求項4之半導體裝置，其中規定上述第2導電型之延伸區域(122)之部分(132)係形成為圓弧狀，上述第2導電型之延伸區域(122)係於上述圈狀部(131)與規定上述第2導電型之延伸區域(122)之部分(132)之間形成為圓弧狀。
  7. 如請求項4之半導體裝置，其中於上述開口部(133)上形成絕緣膜(35)，於該閘極絕緣膜(35)上配置閘極電極(36)，且可設定或調整施加至該閘極電極(36)之閘極電壓。
  8. 如請求項4之半導體裝置，其中於上述開口部(133)內之上述第1導電型之層(11)與上述第2導電型之層(12)之間，形成濃度比上述開口部(133)內之上述第2導電型之層(12)之雜質濃度高之第2導電型之第2區域(37)。
  9. 如請求項8之半導體裝置，其中上述第2導電型之第2區域(37)係使用開口率可設定之離子遮罩且藉由離子注入而形成。
  10. 如請求項1至3中任一項之半導體裝置，其中上述第2導電型之第2源極區域(23)係於上述第1導電型之第1區域(15)與規定上述汲極區域(121)之上述元件分離區域(13)之間，形成於上述汲極區域(121)之表面區域。
  11. 如請求項10之半導體裝置，其中上述第2導電型之第2源極區域(23)係比上述第1導電型之第1區域(15)及上述元件分離區域(13)形成為更淺。
  12. 如請求項10之半導體裝置，其中於上述第2導電型之汲極區域(121)之中央部形成有汲極引出區域(14)，且上述第1導電型之第1區域(15)以包圍該汲極引出區域(14)之方式而形成為圈狀。
  13. 如請求項10之半導體裝置，其中上述第1導電型之層(11)之表面區域上形成有雜質濃度可調整之第2導電型之第1區域(22)。
  14. 如請求項13之半導體裝置，其中上述第2導電型之第1區域(22)包括：形成於汲極區域(121)之正下方之圓盤狀之區域(22C)；及形成於第1導電型之第1區域(15)之下之環狀之區域(22R)。
  15. 如請求項14之半導體裝置，其中上述圓盤狀之區域(22C)及上述環狀之區域(22R)分別包括R部、倒R部、及直線部，上述R部之雜質濃度設為比上述直線部之雜質濃度高，並且上述直線部之雜質濃度設為比上述倒R部之雜質濃度高。
  16. 如請求項15之半導體裝置，其中上述圓盤狀之區域(22C)及上述環狀之區域(22R)係使用開口率可設定之離子遮罩並藉由離子注入而形成，與上述圓盤狀之區域(22C)及環狀之區域(22R)之R部對應之部分的開口率設為比與直線部對應之部分的開口率高，並且與直線部對應之部分的開口率設為比與倒R部對應之部分的開口率高。
  17. 如請求項13之半導體裝置，其中上述第2導電型之第1區域(22)係使用可設定開口率之離子遮罩並藉由離子注入而形成。
  18. 如請求項12之半導體裝置，其中上述第1導電型之元件分離區域(13)係以包圍上述第2導電型之第1區域(22)及上述第1導電型之第1區域(15)之方式而形成為圈狀。
  19. 如請求項18之半導體裝置，其中上述第2導電型之第2源極區域(23)係於上述第1導電型之第1區域(15)與上述元件分離區域(13)之間形成為圈狀。
  20. 如請求項18之半導體裝置，其中上述第2導電型之第2源極區域(23)係於上述第1導電型之第1區域(15)與上述元件分離區域(13)之間，於圓周方向之一部分形成有1個或複數個。
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