JP5487851B2 - 半導体装置 - Google Patents
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Description
その後、内部回路412が動作して、LDMOSのゲート電圧をローレベルにすると、LDMOS411はオフし、内部回路412への電流の供給が停止する。
また、JFET(Junction Field-Effect Transistor)を用いて起動用素子の高耐圧化と低オン抵抗化とを行う技術が特許文献1に開示されている。しかし、このようなJFETの構成を採用すると素子面積が大きくなると共に2つの独立した高耐圧素子が必要である点に変わりはない。
また、本発明は、単一の半導体装置に、複数の回路素子を効率よく組み込むことを他の目的とする。
第1導電型の層と、
前記第1導電型の層上に形成された第2導電型の層と、
前記第2導電型の層の表面領域から前記第1導電型の層に至り、前記第2導電型のドレイン領域として機能する素子領域を規定する第1導電型の素子分離領域と、
前記素子領域に形成された第1導電型の第1の領域と、
該第1導電型の第1の領域に形成された第2導電型の第1のソース領域と、
前記第1導電型の第1の領域内において、前記ドレイン領域と前記第2導電型の第1のソース領域との間に位置する領域の上に形成された第1のゲート電極と、
前記第2導電型の層内において、逆バイアス時に、前記第1導電型の素子分離領域、前記第1導電型の層、及び前記第1導電型の第1の領域の内の少なくともいずれか1つから延びる空乏層により前記ドレイン領域との間のチャネルが制御される位置に形成された第2導電型の第2のソース領域と、を備える第1の複合半導体素子と、
前記素子領域に形成された第1導電型の第2の領域と、該第1導電型の第2の領域に形成された第2導電型の第3のソース領域と、前記ドレイン領域と前記第3のソース領域との間に位置する第1導電型の第2の領域上に形成された第2のゲート電極と、を備える第2の半導体素子と、
を備え、
前記複合半導体素子は、前記ドレイン領域、前記第1のソース領域、及び、前記第1のゲート電極を有するLDMOS(Laterally Diffused MOS)と、前記ドレイン領域、前記素子分離領域、及び、前記第2のソース領域を有するJFET(Junction Field-Effect Transistor)と、から構成されることを特徴とする。
(参考用半導体装置の説明)
本発明の実施の形態に係る半導体装置を説明する前に、IC化の対象となる半導体装置の基本構成(第1の参考例)について説明する。
本参考用半導体装置100は、LDMOS(Laterally Diffused MOS)とJFET(Junction FET (Field-Effect Transistor) (接合型電界効果トランジスタ) )とを内蔵する構成を有する。
表面絶縁膜140は、エピタキシャル層12の表面全面に形成された比較的厚いSiO2等の絶縁体の層である。
ドレイン引出領域14の中央部分には、フィールド絶縁膜24が配置されている(図1を参照)。
ドレイン引出領域14は、LDMOS及びJFETに共通のN型ドレイン領域121とドレイン電極141とのオーミックコンタクトを実現する。
この構成においては、素子分離領域13(JFET52のゲート電極)及びLDMOS51のボディ電極171はいずれも接地されている。また、LDMOS51のゲート電極20とJFET52のソース電極231は接続されている。また、LDMOS51及びJFET52の共通のドレイン電極141はドレイン電圧Vdを印加する電源に接続されている。さらに、LDMOS51のソース電極161と、JFET52のソース電極231はいずれも内部回路413に接続されている。
ドレイン電極141に直接ボンディングが可能なため、別途保護素子が不要で、且つ、LDMOS51の耐量でサージに対する保護が可能である。
以上説明した参考用半導体装置の構成では、開口部133の大きさ(幅)が限定されており、ドレイン電圧Vdの上昇に伴って、リング状部131の開口部133におけるエピタキシャル層12内の空乏層DLが3方向(左右のリング状部131と下のP型半導体基板11とのPN接合面)から延びるため、ドレイン電圧Vdが比較的小さいときからゲート領域がピンチオフしてしまう。このため、大きな飽和電圧及び飽和電流を得ることが困難である。仮に、開口部133の幅を拡げたとしても、P型半導体基板11とのPN接合面から延びる空乏層を抑制することができず、飽和電圧及び飽和電流の増大化には限界がある。
そこで、以下、相対的に大きな飽和電圧及び飽和電流が得られる半導体装置200について説明する。
上記参考用(第1の参考例の)半導体装置100では、LDMOS51の外周に沿うように、リング状部131の外側にJFET52のN型延在領域(ソース領域)122を形成した。これに対して、本参考例の半導体装置200においては、JFET52のソース領域をLDMOSの素子領域内に配置する。これにより半導体素子の占有領域がさらに小型化される。それ以外の構成は、以下に特に説明する場合を除いて第1の参考例の半導体装置100と同様である。
ドレイン引出領域14を取り囲むように、P型のボディ領域15がリング状に形成されている。
JFET52のソース引出領域23は、N型ドレイン領域121よりも高濃度のN型の領域である。ソース引出領域23は、P型のボディ領域15と、N型ドレイン領域121を規定する素子分離領域13との間においてN型ドレイン領域121の表面領域にリング状に形成されている。ソース引出領域23は、隣接するボディ領域15及び素子分離領域13よりも浅く形成されている。表面絶縁膜140上のソース引出領域23に対向する位置に、ソース電極231が配置され、コンタクトホールを介してソース引出領域23に接続されている。
また、LDMOSとJFETとが並列に複合化されているので、高耐圧である。
また、ドレイン電極に直接ボンディングが可能なので、別途、接続のためのパッド面積が不要であり、半導体装置の中心部から高圧の配線を引き出す必要がない。
ドレイン電極141に直接ボンディングが可能なため、別途保護素子が不要であり、且つLDMOSの耐量で保護が可能である。
JFET52の飽和電圧Vsatと飽和電流Isatを、製造プロセスを大きく変更することなく、N型埋込領域22Rの濃度、長さ、位置の調整だけで、設定可能である。
このような構成の半導体装置の平面構成を図22に示す。なお、図22は、エピタキシャル層12の表面に露出した半導体領域を示すものであり、ドレイン引出領域14は櫛形に形成されている。
したがって、例えば、図22のD−D線、E−E線、F−F線での断面は、図16に示す構成で説明される。なお、ドレイン引出領域14をリング状に形成するか否か、フィールド絶縁膜24を配置するか否かは任意である。
例えば、図22に示す櫛形の素子構造の半導体装置100又は200の埋込領域22Cを形成する場合に、イオン注入マスクとして、図23Aに概略を示すイオンマスク41を用いることが可能である。
なお、イオンマスク41は、イオン注入に限定されず、任意の拡散手法の不純物マスクとして使用可能である、
次に、1チップ上に、上記のLDMOS51とJFET52の複合素子と他の任意の半導体素子とを集積化する実施の形態について説明する。
ここでは、図26に示すように、LDMOS51とJFET52に加えて、大電流を流すためのパワーLDMOS53と、パワーLDMOS53を流れる電流を検出するためのセンスLDMOS54を備える回路をドレインを共通として1チップ上に形成する。
そして、素子領域の中央部には、4つの素子の共通のN型ドレイン領域121が配置され、その中央には、ドレイン引出領域14とドレイン電極141が配置されている。
また、パワーLDMOS53のボディ引出領域とボディ電極は、任意の位置に任意の大きさで形成される。
パワーLDMOS53の断面H−H、及び、センスLDMOS54の断面I−Iは共通の構成を有しており、図29に示すように、JFET52のソース領域23が設けられていないこと、ボディ領域(第1導電型の第2の領域)15と素子分離領域13が接続されていることを除けば、上述したLDMOS51の構成と同様である。
また、LDMOS51及びJFET52用のボディ領域15と、パワーLDMOS53及びセンスLDMOS54用のボディ領域15とは別体で構成される。なお、パワーLDMOS53用のボディ領域15とセンスLDMOS54用のボディ領域15とを別体としてもよい。
本出願は、2008年9月30日に出願された日本国特許出願第2008−255760号に基づく優先権を主張し、当該出願の発明の詳細な説明(明細書)、特許請求の範囲、図面及び発明の概要を含む。日本国特許出願第2008−255760号に開示される内容は、ここでの参照により全て援用される。
12 エピタキシャル層(第2導電型の層)
13 P型の素子分離領域(第1導電型の素子分離領域)
14 ドレイン引出領域
15 P型のボディ領域(第1導電型の第1の領域)
16 N型のソース領域(第2導電型の第1のソース領域)
20 ゲート電極(第1のゲート電極)
22 N型埋込領域(第2導電型の第1の領域)
22C N型埋込領域(ドレイン領域の直下に形成された円盤状の領域)
22R N型埋込領域(P型のボディ領域の下に形成されたリング状の領域)
23 N型のソース引出領域(第2導電型の第2のソース領域)
35 絶縁膜(ゲート絶縁膜)
36 ゲート電極
37 N型埋込領域(第2導電型の第2の領域)
121 N型ドレイン領域(第2導電型のドレイン領域)
122 N型延在領域(第2導電型の延在領域)
131 リング状部(ループ状部)
132 円弧状の延在部(第2導電型の延在領域を規定する部分)
133 開口部
321 ゲート電極(第3のゲート電極)
331 ゲート電極(第2のゲート電極)
Claims (10)
- 第1導電型の層と、
前記第1導電型の層上に形成された第2導電型の層と、
前記第2導電型の層の表面領域から前記第1導電型の層に至り、前記第2導電型のドレイン領域として機能する素子領域を規定する第1導電型の素子分離領域と、
前記素子領域に形成された第1導電型の第1の領域と、
該第1導電型の第1の領域に形成された第2導電型の第1のソース領域と、
前記第1導電型の第1の領域内において、前記ドレイン領域と前記第1のソース領域との間に位置する領域の上に形成された第1のゲート電極と、
前記第2導電型の層内において、逆バイアス時に、前記第1導電型の素子分離領域、前記第1導電型の層、及び前記第1導電型の第1の領域の内の少なくともいずれか1つから延びる空乏層により前記ドレイン領域との間のチャネルが制御される位置に形成された第2導電型の第2のソース領域と、を備える第1の複合半導体素子と、
前記素子領域に形成された第1導電型の第2の領域と、該第1導電型の第2の領域に形成された第2導電型の第3のソース領域と、前記ドレイン領域と前記第3のソース領域との間に位置する第1導電型の第2の領域上に形成された第2のゲート電極と、を備える第2の半導体素子と、
を備え、
前記複合半導体素子は、前記ドレイン領域、前記第1のソース領域、及び、前記第1のゲート電極を有するLDMOS(Laterally Diffused MOS)と、前記ドレイン領域、前記素子分離領域、及び、前記第2のソース領域を有するJFET(Junction Field-Effect Transistor)と、から構成されることを特徴とする半導体装置。 - 前記素子領域に形成された第1導電型の第3の領域と、該第1導電型の第3の領域に形成された第2導電型の第4のソース領域と、前記ドレイン領域と前記第4のソース領域との間に位置する第1導電型の第3の領域上に形成され、前記第2のゲート電極に接続された第3のゲート電極と、をさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記第1導電型の第2の領域は、前記第1導電型の素子分離領域に接続されている、ことを特徴とする請求項1に記載の半導体装置。
- 前記第1導電型の素子分離領域は、一部に開口部が形成され、前記ドレイン領域を規定するループ状部と、前記開口部を介して前記ドレイン領域に接続された第2導電型の延在領域を規定する部分と、を備え、
前記第2導電型の第2のソース領域は、前記第2導電型の延在領域に形成されている、ことを特徴とする請求項1に記載の半導体装置。 - 前記開口部上に絶縁膜を形成し、このゲート絶縁膜上にゲート電極を配置し、該ゲート電極に印加するゲート電圧を設定又は調整できるようにした、ことを特徴とする請求項4に記載の半導体装置。
- 前記第2導電型の第2のソース領域は、前記第1導電型の第1の領域と、前記ドレイン領域を規定する前記第1導電型の素子分離領域との間において前記ドレイン領域の表面領域に形成されている、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記第2導電型のドレイン領域の中央部には、ドレイン引出領域が形成され、該ドレイン引出領域を取り囲むように、前記第1導電型の第1の領域がループ状に形成されている、ことを特徴とする請求項6に記載の半導体装置。
- 前記第1導電型の層の表面領域には、不純物濃度が調整可能とされた第2導電型の第1の領域が形成されている、ことを特徴とする請求項6に記載の半導体装置。
- 前記第2導電型の第1の領域は、ドレイン領域の直下に形成された円盤状の領域と、前記第1導電型の第1の領域の下に形成されたリング状の領域から構成され、
前記円盤状の領域及び前記リング状の領域は、それぞれ、R部、逆R部、及び直線部から構成され、前記R部の不純物濃度を、前記直線部の不純物濃度よりも高くするとともに、前記直線部の不純物濃度を、前記逆R部の不純物濃度よりも高くした、ことを特徴とする請求項8に記載の半導体装置。 - 前記第1導電型の素子分離領域は、前記第2導電型の第1の領域及び前記第1導電型の第1の領域を取り囲むようにループ状に形成されている、ことを特徴とする請求項7に記載の半導体装置。
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