JP2007234691A - 半導体装置 - Google Patents
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Abstract
【課題】オン抵抗が低く集積化が可能な縦型パワーMOSトランジスタを提供すること。
【解決手段】本発明の縦型パワーMOSトランジスタは、半導体基板から酸化膜によって絶縁分離した単結晶領域を有する誘電体分離基板の単結晶領域表面に、ソース電極と、ドレイン電極と、ゲート電極とを配置し、単結晶領域が前記酸化膜に接する領域に低抵抗半導体領域を配置し、ソース領域を半導体表面に向けて突出した分離領域で挟み、この分離領域の上に配置した前記低抵抗半導体領域にドレイン領域を配置した。
【選択図】図1
【解決手段】本発明の縦型パワーMOSトランジスタは、半導体基板から酸化膜によって絶縁分離した単結晶領域を有する誘電体分離基板の単結晶領域表面に、ソース電極と、ドレイン電極と、ゲート電極とを配置し、単結晶領域が前記酸化膜に接する領域に低抵抗半導体領域を配置し、ソース領域を半導体表面に向けて突出した分離領域で挟み、この分離領域の上に配置した前記低抵抗半導体領域にドレイン領域を配置した。
【選択図】図1
Description
本発明は、ソース及びドレインを半導体表面より取り出す縦型パワーMOSトランジスタに係り、特にオン抵抗が低く制御回路を集積化可能な縦型パワーMOSトランジスタに関する。
近年、電力用スイッチング素子としては、高速性及び低オン抵抗を実現できるパワーMOSFETや絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor :IGBT)などが使われている。
パワーMOSトランジスタには、縦型パワーMOSトランジスタがあり、特許文献1に記載されているようにソース電極を半導体基板表面から取り出し、ドレイン電極を半導体基板裏面より取り出すボトムドレイン方式と、特許文献2に記載されているソース・ドレインの両電極を半導体基板表面から取り出すアップドレイン方式とが知られている。
縦型パワーMOSトランジスタをボトムドレイン方式とした半導体装置では、ソース・ドレイン間の電流経路が半導体基板に対し垂直方向となるためオン抵抗が小さくなる利点がある。
一方、縦型パワーMOSトランジスタをアップドレイン方式とした半導体装置では、半導体基板の一方面に露出する電気的に絶縁された島領域にパワーMOSトランジスタを形成するためマルチチャネル化が容易という利点を有する。
特許文献1に記載されている型パワーMOSトランジスタをボトムドレイン方式とした半導体装置では、パワーMOSトランジスタを複数個併設するマルチチャネル化及びこれと駆動回路を集積化することが難しいことおよび半導体基板を放熱板またはプリント基板に実装するときに複雑な構造となる等の欠点がある。
また、特許文献2に記載されている縦型パワーMOSトランジスタをアップドレイン方式とした半導体装置では、ソース・ドレイン間の電流経路が半導体基板内を横方向になるためオン抵抗が大きくなるという欠点がある。
N型埋め込み層を有する誘電体分離基板上にN型アップドレイン方式縦型パワーMOSトランジスタを形成した場合、チャネルを通る電子がドレイン電極に達する経路は2経路ある。一方はチャネル及びドリフト領域を介し隣接する(対を成す)ドレイン領域からドレイン電極へ移動する第1の経路であり、他方はチャネル、ドリフト領域及びN型埋め込み層を介しパワーMOSトランジスタ端部のドレイン領域からドレイン電極へ移動する第2の経路である。第2の経路はN型埋め込み層を流れるパスが長くなるため、電圧降下が大きくなりキャリアの通路としての寄与が小さいくなる。したがって、オン抵抗が小さくならないという問題があった。
本発明の目的は、オン抵抗が低く集積化が可能な縦型パワーMOSトランジスタを提供することである。
本発明のMOSトランジスタは、ソースを挟むように半導体表面まで達しない誘電体分離層を設け、半導体表面まで達しない誘電体分離層の埋め込みN型拡散層に接続してN型基板と同じ導電型のドレイン拡散層を設けた。
本発明によれば、チャネル、ドリフト領域及びN型埋め込み層を介しパワーMOSトランジスタ端部のドレイン領域からドレイン電極へ移動する第2の経路が複数に分割されることで第2の経路の距離を小さくできるので、オン抵抗を小さくできる。
以下図面を用いて本発明の実施例について詳しく説明する。
本実施例を図1から図5を用いて説明する。図1は本実施例のアップドレイン方式縦型パワーMOSトランジスタの断面構造を示す。図2、図3、図4は、本実施例の半導体装置の誘電体分離基板の製造工程略図を示す。図5は実施例のアップドレイン方式縦型パワーMOSトランジスタの平面構造を示す。
まず、本実施例の半導体装置の誘電体分離基板の製造工程を図2から図4を用いて説明する。N型シリコン基板の基板表面2に酸化膜3を成長させ、この酸化膜3をホトエッチ技術を用いてパターニングする。次に基板表面2よりアルカリ異方性のホトエッチ技術を用いてシリコンをエッチングし、単結晶領域6と単結晶領域6′とを、図2に示すように形成する。図2に示すように、酸化膜3をエッチングする開口部の幅を変えてエッチ深さを調整する。図2の開口部幅aは、誘電体分離基板完成時点でデバイスを形成する単結晶を各々酸化膜で分離される幅を設定し、図2の開口部幅bは、誘電体分離基板のデバイス形成表面に分離酸化膜が露出しない寸法に設定する。
次に、単結晶領域6の中に埋め込みN型拡散層16を形成するためのイオン注入を行う。このイオン注入の次に、単結晶領域6と単結晶領域6′とを分離するために酸化膜4を成長させる。酸化膜4を成長させた次に、単結晶領域6と単結晶領域6′を支持するための多結晶シリコン5を堆積させ、この多結晶シリコン5を研削によって平坦化して図3に示すような構成にする。
次に素子形成領域となる面を、素子分離の酸化膜4が酸化膜4′として表面に現れるまで研削して、図4に示す誘電体分離基板が完成する。なお、図4は説明の都合上、図3とは上下が逆になっている。図4に示すように、分離酸化膜がデバイス形成面に出ない領域cが形成される。本実施例では、図4の単結晶領域6にはアップドレイン方式縦型パワーMOSトランジスタを形成し、単結晶領域6′にはIC化のために必要なパワーMOSトランジスタの駆動回路等の他の半導体デバイスを形成する。
図1は図4の誘電体分離基板に形成した本実施例の半導体装置の断面模式図である。図1で、符号15はパワーMOSトランジスタのチャネルを形成するP型拡散層、符号9はソースを形成するN型拡散層であり、P型拡散層15とN型拡散層9とはソース電極14により短絡されている。図1の符号11はポリシリコンのゲート電極、符号12はゲート酸化膜である。図1の符号7は酸化膜4がデバイス形成面に出ない領域cの部分の、埋め込みN型拡散層16に接続する、N型拡散層であり、符号13はドレイン電極である。図1の符号17は、ドレイン電極13とオーミック接触を取るための高濃度のN型拡散層である。図1の断面図に示したドレイン、ソースは図5の平面図に示すようにストライプ形状を成し、ストライプ各々の長さは略等しい。誘電体分離基板の端部は、埋め込みN型拡散層16が表面に露出するように形成され、図1に示すようにN型拡散層7と埋め込みN型拡散層16とが高濃度のN型拡散層17がある領域dで接続する。
本実施例の構造の電流経路を、ソース領域およびソース領域を挟むドレイン領域を単位ユニットとして見ると、ソース領域のチャネルを通って隣接するドレインに流れる第1のパスと、ソース領域のチャネルを通り表面から裏面方向の埋め込みN型層拡散層16を経由してドレイン領域に流れる第2のパスの2つの電流経路がある。
本実施例では、ソース領域のチャネルを通り表面から裏面方向の埋め込みN型層拡散層16を経由してドレイン領域に流れる第2のパスは、単結晶領域6を流れる電流経路が短くなるため電圧降下が小さくなりオン抵抗が小さくなる。一般に電流能力を改善するには、ソース面積を大きくするが、ソース領域の中央付近はドレインからの距離が遠くなり、ソース面積を増やしてもソース面積に対する電流が直線的に増加しない。しかし、本実施例によれば、ドレイン領域に埋め込みN型層拡散層16が接近しているので、効果的に電流容量を増加させることが可能である。
図5は本実施例のアップドレイン方式縦型パワーMOSトランジスタの平面構造を示す。各々単位ユニットのソース電極、ドレイン電極、ゲート電極がストライプ形状をなしており、これらのソース電極、ドレイン電極、ゲート電極は互いに接続し1つのパワーMOSトランジスタを構成している。図5の符号18はソースコンタクト孔、符号19はドレインコンタクト孔、符号20はゲート電極開口部を示す。図5に示すように、ストライプ形状のドレイン電極は一端が互いに接続され、また、ストライプ形状のソース電極の一端も互いに接続され、一端が互いに接続されたドレイン電極とソース電極とが櫛歯状に配置されている。
図6、図7、図8はソース領域A部を拡大した概略平面パターンを示す。図6はゲート電極にソースとなるN型拡散層9が並列に伸びて、2つのチャネルを構成している。図7は図6の構成を基本とし、複数チャネルを構成した例である。図8はゲート電極開口部にエミッタ領域を形成する所謂メッシュ型のソースを構成している例である。図8のゲート電極開口部の形状は、4角形以上の多角形、円形、楕円形、長円形状などである。
以上説明したように、本実施例の半導体装置では、ソース領域を表面まで達しない誘電体分離領域ではさみ、この領域にドレイン領域を形成し、オン抵抗を低減することができた。本実施例によれば、チャネル、ドリフト領域及びN型埋め込み層を介しパワーMOSトランジスタ端部のドレイン領域からドレイン電極へ移動する第2のパスが複数に分割されていて、第2のパスの距離を小さくできるので、オン抵抗を小さくできる。
実施例1は、N型アップドレイン方式縦型パワーMOSトランジスタであるが、本実施例では各拡散層の導電型を逆にしたP型アップドレイン方式縦型パワーMOSトランジスタとした。これ以外は実施例1と同様である。本実施例でも、実施例1と同様にオン抵抗を低減できた。
1…半導体主表面、2…基板表面、3、4、4′…酸化膜、5…多結晶シリコン、6、6′…単結晶領域、7…N型拡散層、8…絶縁膜、9…N型拡散層、11…ゲート電極、11′…ゲート電極配線、12…ゲート酸化膜、13…ドレイン電極、13′…ドレイン配線、14…ソース電極、14′…ソース配線、15…P型拡散層、16…埋め込みN型拡散層、17…N型拡散層、18…ソースコンタクト孔、19…ドレインコンタクト孔、20…ゲート電極開口部。
Claims (11)
- 半導体基板から酸化膜によって絶縁分離した単結晶領域を有する誘電体分離基板の単結晶領域表面にソース電極と、ドレイン電極と、ゲート電極とを配置した縦型パワーMOSトランジスタにおいて、
前記単結晶領域に形成した縦型パワーMOSトランジスタのソース領域が、半導体表面に向けて突出した分離領域に挟まれていることを特徴とする縦型パワーMOSトランジスタ。 - 請求項1に記載の縦型パワーMOSトランジスタにおいて、
前記単結晶領域に、ストライプ形状のドレインとストライプ形状のソースの各々が対向して複数個配列され、
前記単結晶領域が前記酸化膜に接する単結晶領域と同じ導電型の低抵抗半導体領域を備え、前記半導体基板表面に向けて突出した分離領域の上に配置した該低抵抗半導体領域の上の半導体表面にドレイン領域を設けたことを特徴とする縦型パワーMOSトランジスタ。 - 請求項2に記載の縦型パワーMOSトランジスタにおいて、
前記ドレイン領域が、前記単結晶領域と同じ導電型の拡散層で形成され、前記半導体基板表面に向けて突出した分離領域の低抵抗半導体領域に接続して配置されていることを特徴とする縦型パワーMOSトランジスタ。 - 請求項2に記載の縦型パワーMOSトランジスタにおいて、
前記単結晶領域に形成されたストライプ形状のドレインが、前記ストライプ形状のソースを挟んでいることを特徴とする縦型パワーMOSトランジスタ。 - 請求項4に記載の縦型パワーMOSトランジスタにおいて、
前記ストライプ形状のドレインの上に配置したストライプ形状のドレイン電極の一端が互いに接続され、
前記ストライプ形状のソースの上に配置したストライプ形状のソース電極の一端も互いに接続され、
前記一端が互いに接続されたドレイン電極とソース電極とが櫛歯状に配置されていることを特徴とする縦型パワーMOSトランジスタ。 - 半導体基板から酸化膜によって絶縁分離した複数の単結晶領域に、縦型パワーMOSトランジスタと該縦型パワーMOSトランジスタの駆動回路を形成した半導体集積回路において、
前記縦型パワーMOSトランジスタが、前記単結晶領域表面にソース電極と、ドレイン電極と、ゲート電極とを配置備え、
前記単結晶領域に形成した縦型パワーMOSトランジスタのソース領域が、半導体表面に向けて突出した分離領域に挟まれていることを特徴とする半導体集積回路。 - 請求項6に記載の半導体集積回路において、
前記縦型パワーMOSトランジスタのストライプ形状のドレインとストライプ形状のソースの各々が単結晶領域に対向して複数個配列され、
前記単結晶領域が前記酸化膜に接する単結晶領域と同じ導電型の低抵抗半導体領域を備え、前記半導体基板表面に向けて突出した分離領域の上に配置した該低抵抗半導体領域の上の半導体表面にドレイン領域を設けたことを特徴とする半導体集積回路。 - 請求項7に記載の半導体集積回路において、
前記縦型パワーMOSトランジスタの前記ドレイン領域が、前記単結晶領域と同じ導電型の拡散層で形成され、前記半導体基板表面に向けて突出した分離領域の低抵抗半導体領域に接続して配置されていることを特徴とする半導体集積回路。 - 請求項7に記載の半導体集積回路において、
前記縦型パワーMOSトランジスタの前記単結晶領域に形成されたストライプ形状のドレインが、前記ストライプ形状のソースを挟んでいることを特徴とする縦型パワーMOSトランジスタ。 - 請求項7に記載の半導体集積回路において、
前記縦型パワーMOSトランジスタが、前記ストライプ形状のドレインの上に配置したストライプ形状のドレイン電極の一端が互いに接続され、
前記ストライプ形状のソースの上に配置したストライプ形状のソース電極の一端も互いに接続され、前記一端が互いに接続されたドレイン電極とソース電極とが櫛歯状に配置されていることを特徴とする半導体集積回路。 - 半導体基板から酸化膜によって絶縁分離した単結晶領域を有する誘電体分離基板の単結晶領域表面にソース電極と、ドレイン電極と、ゲート電極とを配置した縦型パワーMOSトランジスタにおいて、
前記単結晶領域が前記酸化膜に接する単結晶領域と同じ導電型の埋め込み層を備え、
該半導体表面に向けて突出した分離領域によって、前記単結晶領域が複数の領域に分けられていて、
前記単結晶領域に形成したソース領域が、前記分離領域に挟まれ、前記分離領域の上に配置した前記埋め込み層の上の半導体表面にドレイン領域を設けたことを特徴とする縦型パワーMOSトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006051476A JP2007234691A (ja) | 2006-02-28 | 2006-02-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006051476A JP2007234691A (ja) | 2006-02-28 | 2006-02-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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Family Applications (1)
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2006
- 2006-02-28 JP JP2006051476A patent/JP2007234691A/ja active Pending
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