JP2000031471A - Ｍｏｓｆｅｔ構成素子 - Google Patents
Ｍｏｓｆｅｔ構成素子Info
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 17
- 239000000470 constituent Substances 0.000 claims 1
- 239000002800 charge carrier Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】
【課題】 付加的なコストなしに、簡単な手段で、不可
避的に高い電流により、構成素子が破損されてしまう寄
生トランジスタの導通接続からＭＯＳＦＥＴ構成素子を
確実に保護すること。 【解決手段】 高い電流のスイッチング用に使用される
ＭＯＳＦＥＴ構成素子が提案されている。構成素子は、
寄生バイポーラトランジスタのベース−エミッタ区間に
対して並列接続された電流路を有しており、この電流路
は、少数荷電担体を吸収し、寄生トランジスタの制御を
阻止する。
避的に高い電流により、構成素子が破損されてしまう寄
生トランジスタの導通接続からＭＯＳＦＥＴ構成素子を
確実に保護すること。 【解決手段】 高い電流のスイッチング用に使用される
ＭＯＳＦＥＴ構成素子が提案されている。構成素子は、
寄生バイポーラトランジスタのベース−エミッタ区間に
対して並列接続された電流路を有しており、この電流路
は、少数荷電担体を吸収し、寄生トランジスタの制御を
阻止する。
Description
【０００１】
【発明の属する技術分野】本発明は、弱ｎ型ドーピング
領域内のＭＯＳＦＥＴ構成素子であって、前記弱ｎ型ド
ーピング領域内に、ｐ型領域が形成されており、該ｐ型
領域内には、強ｎ型ドーピング−ソース領域が形成され
ており、寄生トランジスタが、エミッタとしてのソース
領域、ベースとしてのｐ型領域及びコレクタとしてのｎ
型領域で形成されており、ソース領域の下側の前記ｐ型
領域のｐ型ドーピング領域によって、下側通過抵抗が形
成されており、前記寄生トランジスタのベース−エミッ
タ区間には、ｐ型導電路が並列接続されているＭＯＳＦ
ＥＴ構成素子に関する。
領域内のＭＯＳＦＥＴ構成素子であって、前記弱ｎ型ド
ーピング領域内に、ｐ型領域が形成されており、該ｐ型
領域内には、強ｎ型ドーピング−ソース領域が形成され
ており、寄生トランジスタが、エミッタとしてのソース
領域、ベースとしてのｐ型領域及びコレクタとしてのｎ
型領域で形成されており、ソース領域の下側の前記ｐ型
領域のｐ型ドーピング領域によって、下側通過抵抗が形
成されており、前記寄生トランジスタのベース−エミッ
タ区間には、ｐ型導電路が並列接続されているＭＯＳＦ
ＥＴ構成素子に関する。
【０００２】
【従来の技術】ドイツ連邦共和国特許公開第３０３９８
０３号公報からは、寄生トランジスタの導通接続から保
護するための手段を設けることが公知である。更に、そ
の後に公開されたドイツ連邦共和国特許公開第１９７２
５０９１号公報からは、強ｎ型ドーピング−ソース領域
内に埋め込まれたｐ型ドーピング椀状領域（Ｗａｎｎ
ｅ）を有していて、ｐ型椀状領域内に強ｐ型ドーピング
領域が設けられているＭＯＳ構成素子において、ｐ型椀
状領域の下側に至る迄設けられたｎ型領域が貫通してい
るか、及び／又はラテラルにソース領域の下側に延在し
ている。そのような強ｐ型ドーピング領域を設けるの
は、製造時に付加的な方法ステップを回避したい場合
に、混合プロセスには適していない。更に、そのように
構成された強ｐ型ドーピング領域は、構成素子のスケー
リング低減を制限する。
０３号公報からは、寄生トランジスタの導通接続から保
護するための手段を設けることが公知である。更に、そ
の後に公開されたドイツ連邦共和国特許公開第１９７２
５０９１号公報からは、強ｎ型ドーピング−ソース領域
内に埋め込まれたｐ型ドーピング椀状領域（Ｗａｎｎ
ｅ）を有していて、ｐ型椀状領域内に強ｐ型ドーピング
領域が設けられているＭＯＳ構成素子において、ｐ型椀
状領域の下側に至る迄設けられたｎ型領域が貫通してい
るか、及び／又はラテラルにソース領域の下側に延在し
ている。そのような強ｐ型ドーピング領域を設けるの
は、製造時に付加的な方法ステップを回避したい場合
に、混合プロセスには適していない。更に、そのように
構成された強ｐ型ドーピング領域は、構成素子のスケー
リング低減を制限する。
【０００３】
【発明が解決しようとする課題】本発明の課題は、付加
的なコストなしに、簡単な手段で、不可避的に高い電流
により、構成素子が破損されてしまう寄生トランジスタ
の導通接続から確実に保護することができるようにする
ことにある。
的なコストなしに、簡単な手段で、不可避的に高い電流
により、構成素子が破損されてしまう寄生トランジスタ
の導通接続から確実に保護することができるようにする
ことにある。
【０００４】
【課題を解決するための手段】この課題は、本発明によ
ると、ｐ型導電路は、強ｐ型ドーピング補助領域を有し
ており、該強ｐ型ドーピング補助領域は、下側通過抵抗
に対して並列接続されていることにより解決される。
ると、ｐ型導電路は、強ｐ型ドーピング補助領域を有し
ており、該強ｐ型ドーピング補助領域は、下側通過抵抗
に対して並列接続されていることにより解決される。
【０００５】
【発明の実施の形態】特に有利には、構成素子のスケー
リングを下げることができ、その結果、例えば、ｐ型領
域は、１μｍよりも小さな深さを有している。それによ
り、６０−８０Ｖの代わりに、僅か４０Ｖのドレイン−
ソース電圧で作動する代わりに、通常の限界電圧で作動
することができるサブミクロンＭＯＳ装置が得られる。
そのような、スペースを節約する小さな構成素子によ
り、従来技術では、寄生バイポーラ作用から保護するこ
とが極めて困難乃至不可能であった解決手段を用いるこ
とができるようになる。即ち、限界電圧がサブミクロン
構成でも通常の値を有しているので、ｐ型領域を比較的
高くドーピングする必要がある。比較的高いｐ型ドーピ
ングにも拘わらず、ｐ型領域を貫通してｐ型椀状領域
（Ｗａｎｎｅ）がソース領域の下側に形成されている抵
抗（以下、下側通過抵抗（Ｕｎｔｅｎｄｕｒｃｈｗｉｄ
ｅｒｓｔａｎｄ）と呼ぶ）が高くなり、それにより、ｐ
型椀状領域と、その下に位置しているｎ型領域との間
の、非常に平坦なｐ型領域での空間電荷効果が、比較的
大きな作用を及ぼすので、寄生バイポーラ作用からの影
響を受けやすくなる。しかし、従来技術から公知の、深
くｐ型拡散するような保護手段は、１μｍよりも小さな
深さの、スケーリングを低減したｐ型領域では、不可能
である。サブミクロン構造を、下側通過抵抗に対して並
列接続されたｐ型ドーピング路に組み合わせて初めて、
寄生トランジスタの導通接続から確実に保護する小さな
小型の構成部品を提供することができる。
リングを下げることができ、その結果、例えば、ｐ型領
域は、１μｍよりも小さな深さを有している。それによ
り、６０−８０Ｖの代わりに、僅か４０Ｖのドレイン−
ソース電圧で作動する代わりに、通常の限界電圧で作動
することができるサブミクロンＭＯＳ装置が得られる。
そのような、スペースを節約する小さな構成素子によ
り、従来技術では、寄生バイポーラ作用から保護するこ
とが極めて困難乃至不可能であった解決手段を用いるこ
とができるようになる。即ち、限界電圧がサブミクロン
構成でも通常の値を有しているので、ｐ型領域を比較的
高くドーピングする必要がある。比較的高いｐ型ドーピ
ングにも拘わらず、ｐ型領域を貫通してｐ型椀状領域
（Ｗａｎｎｅ）がソース領域の下側に形成されている抵
抗（以下、下側通過抵抗（Ｕｎｔｅｎｄｕｒｃｈｗｉｄ
ｅｒｓｔａｎｄ）と呼ぶ）が高くなり、それにより、ｐ
型椀状領域と、その下に位置しているｎ型領域との間
の、非常に平坦なｐ型領域での空間電荷効果が、比較的
大きな作用を及ぼすので、寄生バイポーラ作用からの影
響を受けやすくなる。しかし、従来技術から公知の、深
くｐ型拡散するような保護手段は、１μｍよりも小さな
深さの、スケーリングを低減したｐ型領域では、不可能
である。サブミクロン構造を、下側通過抵抗に対して並
列接続されたｐ型ドーピング路に組み合わせて初めて、
寄生トランジスタの導通接続から確実に保護する小さな
小型の構成部品を提供することができる。
【０００６】ＤＭＯＳ技術での構成により、更に一層小
型化することができ、それと同時に、構成部品の高い電
流負荷能力を達成することができる。その際、正にＤＭ
ＯＳ構成要素では、チャネル領域に隣り合ったｎ型領域
の領域内で発生する少数荷電担体が狭幅チャネル領域を
通って流れ、下側通過抵抗を通って流れる危険性が極め
て大きい。従って、正にＤＭＯＳ構成要素の場合、下側
通過抵抗に対して並列接続されたｐ型導電路は特に有利
に作用する。
型化することができ、それと同時に、構成部品の高い電
流負荷能力を達成することができる。その際、正にＤＭ
ＯＳ構成要素では、チャネル領域に隣り合ったｎ型領域
の領域内で発生する少数荷電担体が狭幅チャネル領域を
通って流れ、下側通過抵抗を通って流れる危険性が極め
て大きい。従って、正にＤＭＯＳ構成要素の場合、下側
通過抵抗に対して並列接続されたｐ型導電路は特に有利
に作用する。
【０００７】例えば、ラテラル構成要素では、高い電界
強度でも、チャネル領域内でｎ型領域の隣り合った領域
を形成することができ、この領域では、そうすることに
より、高いホール生成を行うことができ、その際、この
高いホール生成から、下側通過抵抗を通って流れる高い
ホール電流が得られる。従って、殊に、ラテラル構成素
子では、並列接続路を有利に使用することができる。
強度でも、チャネル領域内でｎ型領域の隣り合った領域
を形成することができ、この領域では、そうすることに
より、高いホール生成を行うことができ、その際、この
高いホール生成から、下側通過抵抗を通って流れる高い
ホール電流が得られる。従って、殊に、ラテラル構成素
子では、並列接続路を有利に使用することができる。
【０００８】ソース領域と補助領域との面積比を選択す
ることによって、寄生作用に起因する少数荷電担体を調
整することができるので、用途に応じて、構成素子を、
低ドレイン−ソース挿入抵抗乃至不所望な少数荷電担体
の吸収時に高い効率にすることができる。
ることによって、寄生作用に起因する少数荷電担体を調
整することができるので、用途に応じて、構成素子を、
低ドレイン−ソース挿入抵抗乃至不所望な少数荷電担体
の吸収時に高い効率にすることができる。
【０００９】本発明の装置構成は、同様のやり方で、有
利には、交換したドーピング型でも使用することができ
る。
利には、交換したドーピング型でも使用することができ
る。
【００１０】
【実施例】図１には、下側通過抵抗に並列接続されたｐ
型導電路を有していないＭＯＳＦＥＴ構成素子の部分断
面略図が示されている。図１に示されているＭＯＳＦＥ
Ｔ構成素子では、簡単にするために、絶縁層（例えば、
ゲート電極と半導体上面との間の）は省略されている。
強ｎ型ドーピング−ドレイン領域２を介してドレイン接
続端子Ｄとコンタクトすることができるｎ型ドーピング
領域１内には、ｐ型ドーピング（椀状）領域３が配設さ
れている。ｐ型ドーピング領域３内には、強ｎ型ドーピ
ング−ソース領域４が設けられている。ソース端子Ｓ
は、ソース領域４及び強ｐ型ドーピング−コンタクト領
域１１（ｐ型領域３とコンタクトされている）と電気的
に接続されている。ソース領域４とｎ型領域１との間に
設けられた、ｐ型領域３のチャネル領域１６は、ゲート
端子Ｇと接続された多結晶シリコンゲート電極１０を介
して制御することができる。
型導電路を有していないＭＯＳＦＥＴ構成素子の部分断
面略図が示されている。図１に示されているＭＯＳＦＥ
Ｔ構成素子では、簡単にするために、絶縁層（例えば、
ゲート電極と半導体上面との間の）は省略されている。
強ｎ型ドーピング−ドレイン領域２を介してドレイン接
続端子Ｄとコンタクトすることができるｎ型ドーピング
領域１内には、ｐ型ドーピング（椀状）領域３が配設さ
れている。ｐ型ドーピング領域３内には、強ｎ型ドーピ
ング−ソース領域４が設けられている。ソース端子Ｓ
は、ソース領域４及び強ｐ型ドーピング−コンタクト領
域１１（ｐ型領域３とコンタクトされている）と電気的
に接続されている。ソース領域４とｎ型領域１との間に
設けられた、ｐ型領域３のチャネル領域１６は、ゲート
端子Ｇと接続された多結晶シリコンゲート電極１０を介
して制御することができる。
【００１１】装置構成は、ＭＯＳＦＥＴ構成素子を示
し、この際、ドレインコンタクトに印加された電圧の場
合、ゲート電極に、ソース領域とは異なり正の電位が印
加された場合に、ドレインコンタクトとソースコンタク
トとの間に電流が流れる。
し、この際、ドレインコンタクトに印加された電圧の場
合、ゲート電極に、ソース領域とは異なり正の電位が印
加された場合に、ドレインコンタクトとソースコンタク
トとの間に電流が流れる。
【００１２】図２には、図１と同じ横断側面Ａ′−Ａ′
が示されているが、寄生トランジスタ１２の等価回路図
であり、この寄生トランジスタのエミッタは、ソース領
域４によって形成され、ベースは、ｐ型領域３によって
形成され、コレクタは、ｎ型領域１によって形成されて
いる。寄生トランジスタ１２のベースは、下側通過抵抗
６を介してソース端子５と接続されており、その際、下
側通過抵抗６は、ソース領域４の下側のｐ型椀状領域３
のｐ型領域５によって形成されている。
が示されているが、寄生トランジスタ１２の等価回路図
であり、この寄生トランジスタのエミッタは、ソース領
域４によって形成され、ベースは、ｐ型領域３によって
形成され、コレクタは、ｎ型領域１によって形成されて
いる。寄生トランジスタ１２のベースは、下側通過抵抗
６を介してソース端子５と接続されており、その際、下
側通過抵抗６は、ソース領域４の下側のｐ型椀状領域３
のｐ型領域５によって形成されている。
【００１３】ｎ型領域１内では、殊に、チャネル領域１
６の近傍で、アバランシェ効果によってホールが少数荷
電担体として発生される。このホールは、ｐ型領域内で
ドリフトし、下側通過抵抗６を通って流れる。そうする
ことによって、所要のベースエミッタ電圧が、寄生トラ
ンジスタ１２の制御のために形成されると、即座に、非
常に大きな電流がソース端子とドレイン端子との間に流
れ、構成素子が破戒される。
６の近傍で、アバランシェ効果によってホールが少数荷
電担体として発生される。このホールは、ｐ型領域内で
ドリフトし、下側通過抵抗６を通って流れる。そうする
ことによって、所要のベースエミッタ電圧が、寄生トラ
ンジスタ１２の制御のために形成されると、即座に、非
常に大きな電流がソース端子とドレイン端子との間に流
れ、構成素子が破戒される。
【００１４】図３には、図１の横断側面図に示された構
成素子の平面図が示されており、その際、図１に示され
た横断面部Ａ−Ａ′は、図３では、破線でマークされて
いる。ドレイン領域２、ゲート電極１０及びソース領域
４は、テープ状に相互に平行に設けられている。ドレイ
ン領域２は、ドレインコンタクト１５と接続されてお
り、ドレインコンタクトは、ドレイン端子Ｄを一緒に形
成している。ソース領域４は、ソースコンタクト１３と
接続されており、ソースコンタクトは、一緒にソース端
子Ｓを形成している。ソース領域４内の島として形成さ
れたコンタクト領域１１は、コンタクト１４と接続され
ている。図３の図は、上の方及び下の方に続いており、
即ち、ソースコンタクト１３及びコンタクト領域１１の
コンタクト１４は交番して設けられている。
成素子の平面図が示されており、その際、図１に示され
た横断面部Ａ−Ａ′は、図３では、破線でマークされて
いる。ドレイン領域２、ゲート電極１０及びソース領域
４は、テープ状に相互に平行に設けられている。ドレイ
ン領域２は、ドレインコンタクト１５と接続されてお
り、ドレインコンタクトは、ドレイン端子Ｄを一緒に形
成している。ソース領域４は、ソースコンタクト１３と
接続されており、ソースコンタクトは、一緒にソース端
子Ｓを形成している。ソース領域４内の島として形成さ
れたコンタクト領域１１は、コンタクト１４と接続され
ている。図３の図は、上の方及び下の方に続いており、
即ち、ソースコンタクト１３及びコンタクト領域１１の
コンタクト１４は交番して設けられている。
【００１５】図３から分かるように、上述の少数荷電担
体は、コンタクト領域１１を介して最終的にはソース端
子Ｓに流れるためには、ｐ型領域５を通って流れる必要
がある。
体は、コンタクト領域１１を介して最終的にはソース端
子Ｓに流れるためには、ｐ型領域５を通って流れる必要
がある。
【００１６】図４には、本発明のＭＯＳＦＥＴ構成素子
の平面図が示されている。図１に示した同じ構成部分
は、同じ参照記号が付けてあり、更に説明しない。ｐ型
領域３内には、交番列順序で、ソース領域４と強ｐ型ド
ーピング補助領域２０とが埋め込まれており、各領域
は、それぞれチャネル領域１６に迄達している。強ｐ型
ドーピング補助領域２０は、図１のコンタクト領域１１
と同様にコンタクト１４と接続されている。Ｂ−Ｂ′乃
至Ｃ−Ｃ′でマークされた破線は、図６乃至図５に示さ
れているような、横断側面図の位置をマークする。図５
では、その際、ｐ型領域３内に、強ｎ型ドーピングソー
ス領域４しか示されておらず、図６の位置がずれた位置
Ｂ−Ｂ′では、補助領域２０しか分からない。横断面Ｃ
−Ｃ′は、各ＭＯＳＦＥＴ構成素子の機能にとって必要
な構成部分を示す。その際、ｐ型領域３のコンタクト
は、側方にずらされて、図６の強ｐ型ドーピング補助領
域２０上に設けられている。ｎ型領域１内で、コンタク
ト領域１６の近傍で発生する少数荷電担体は、この装置
構成では、ソース領域４の側方を回って流され、その
際、荷電担体は、直接、強ｐ型ドーピング補助領域２０
によって吸入される。そうすることによって、寄生バイ
ポーラトランジスタが制御される危険性を回避すること
ができる（ｐ型領域５を通って、極めて僅かなホールし
か流れないからである）。
の平面図が示されている。図１に示した同じ構成部分
は、同じ参照記号が付けてあり、更に説明しない。ｐ型
領域３内には、交番列順序で、ソース領域４と強ｐ型ド
ーピング補助領域２０とが埋め込まれており、各領域
は、それぞれチャネル領域１６に迄達している。強ｐ型
ドーピング補助領域２０は、図１のコンタクト領域１１
と同様にコンタクト１４と接続されている。Ｂ−Ｂ′乃
至Ｃ−Ｃ′でマークされた破線は、図６乃至図５に示さ
れているような、横断側面図の位置をマークする。図５
では、その際、ｐ型領域３内に、強ｎ型ドーピングソー
ス領域４しか示されておらず、図６の位置がずれた位置
Ｂ−Ｂ′では、補助領域２０しか分からない。横断面Ｃ
−Ｃ′は、各ＭＯＳＦＥＴ構成素子の機能にとって必要
な構成部分を示す。その際、ｐ型領域３のコンタクト
は、側方にずらされて、図６の強ｐ型ドーピング補助領
域２０上に設けられている。ｎ型領域１内で、コンタク
ト領域１６の近傍で発生する少数荷電担体は、この装置
構成では、ソース領域４の側方を回って流され、その
際、荷電担体は、直接、強ｐ型ドーピング補助領域２０
によって吸入される。そうすることによって、寄生バイ
ポーラトランジスタが制御される危険性を回避すること
ができる（ｐ型領域５を通って、極めて僅かなホールし
か流れないからである）。
【００１７】択一選択的な実施例では、更に、コンタク
ト領域１１を、図１に既述のように、設けることができ
る。このようにすると、例えば、少数荷電担体が下側通
過抵抗を通って流れる危険性があるが、横断面Ｃ−Ｃ′
でもｐ型領域３のコンタクトが改善される。その際、少
数荷電担体の大部分は、更に補助領域２０を介して直接
流出する。そのような択一選択的な実施例では、線Ｃ−
Ｃ′に沿って、唯一つのコンタクト１３の代わりに、少
なくとも２つのコンタクトが設けられており（図２には
図示していない）、少なくとも１つのソースコンタクト
１３がソース領域４のコンタクトのために接続されてお
り、別のコンタクト１４がコンタクト領域１１のコンタ
クトのために設けられており、コンタクト領域１１は、
任意に補助領域２０と一体的に接続してもよい。
ト領域１１を、図１に既述のように、設けることができ
る。このようにすると、例えば、少数荷電担体が下側通
過抵抗を通って流れる危険性があるが、横断面Ｃ−Ｃ′
でもｐ型領域３のコンタクトが改善される。その際、少
数荷電担体の大部分は、更に補助領域２０を介して直接
流出する。そのような択一選択的な実施例では、線Ｃ−
Ｃ′に沿って、唯一つのコンタクト１３の代わりに、少
なくとも２つのコンタクトが設けられており（図２には
図示していない）、少なくとも１つのソースコンタクト
１３がソース領域４のコンタクトのために接続されてお
り、別のコンタクト１４がコンタクト領域１１のコンタ
クトのために設けられており、コンタクト領域１１は、
任意に補助領域２０と一体的に接続してもよい。
【００１８】特に有利には、サブミクロン構造用の本発
明の装置構成は、即ち、例えば、ｐ型領域３がドレイン
領域１の表面から算定して、１μｍよりも小さな深さを
有している。別の択一選択的な実施例で、補助領域２０
の面全体が、ソース領域４の面よりも小さく選定される
場合には、寄生バイポーラ効果に対して更に良好な保護
部を設ける際、ドレイン−ソース挿入抵抗（ＲＤＳ，
ＯＮ）を低くすることができる。
明の装置構成は、即ち、例えば、ｐ型領域３がドレイン
領域１の表面から算定して、１μｍよりも小さな深さを
有している。別の択一選択的な実施例で、補助領域２０
の面全体が、ソース領域４の面よりも小さく選定される
場合には、寄生バイポーラ効果に対して更に良好な保護
部を設ける際、ドレイン−ソース挿入抵抗（ＲＤＳ，
ＯＮ）を低くすることができる。
【図１】下側通過抵抗に並列接続されたｐ型導電路を有
していないＭＯＳＦＥＴ構成素子の部分略図
していないＭＯＳＦＥＴ構成素子の部分略図
【図２】下側通過抵抗に並列接続されたｐ型導電路を有
していないＭＯＳＦＥＴ構成素子の部分略図
していないＭＯＳＦＥＴ構成素子の部分略図
【図３】下側通過抵抗に並列接続されたｐ型導電路を有
していないＭＯＳＦＥＴ構成素子の部分略図
していないＭＯＳＦＥＴ構成素子の部分略図
【図４】下側通過抵抗に並列接続されたｐ型導電路を有
するＭＯＳＦＥＴ構成素子の部分略図
するＭＯＳＦＥＴ構成素子の部分略図
【図５】下側通過抵抗に並列接続されたｐ型導電路を有
するＭＯＳＦＥＴ構成素子の部分略図
するＭＯＳＦＥＴ構成素子の部分略図
【図６】下側通過抵抗に並列接続されたｐ型導電路を有
するＭＯＳＦＥＴ構成素子の部分略図
するＭＯＳＦＥＴ構成素子の部分略図
１ ｎ型領域 ２ 強ｎ型ドーピング−ドレイン領域 ３ ｐ型ドーピング（椀状）領域 ４ ソース領域 ５ ｐ型領域 ６ 下側通過抵抗 １０ 多結晶シリコンゲート電極 １１ 強ｐ型ドーピング−コンタクト領域 １２ 寄生トランジスタ １３ ソースコンタクト １４ コンタクト １５ ドレインコンタクト １６ チャネル領域 ２０ 強ｐ型ドーピング補助領域
Claims (7)
- 【請求項１】 弱ｎ型ドーピング領域（１）内のＭＯＳ
ＦＥＴ構成素子であって、前記弱ｎ型ドーピング領域
（１）内に、ｐ型領域（３）が形成されており、該ｐ型
領域（３）内には、強ｎ型ドーピング−ソース領域
（４）が形成されており、寄生トランジスタ（１２）
が、エミッタとしてのソース領域（４）、ベースとして
のｐ型領域（３）及びコレクタとしてのｎ型領域（１）
で形成されており、ソース領域の下側の前記ｐ型領域
（３）のｐ型ドーピング領域（５）によって、下側通過
抵抗（６）が形成されており、前記寄生トランジスタ
（１２）のベース−エミッタ区間には、ｐ型導電路が並
列接続されているＭＯＳＦＥＴ構成素子において、ｐ型
導電路は、強ｐ型ドーピング補助領域（２０）を有して
おり、該強ｐ型ドーピング補助領域（２０）は、下側通
過抵抗（６）に対して並列接続されていることを特徴と
する構成素子。 - 【請求項２】 ｐ型領域（３）は、１マイクロメータよ
りも小さな深さを有している請求項１記載の構成素子。 - 【請求項３】 ＤＭＯＳ技術で構成された請求項１又は
２記載の構成素子。 - 【請求項４】 強ｎ型ドーピング−ドレイン領域（２）
が、ｎ型領域（１）内に形成されている請求項１〜３ま
でのいずれか１記載の構成素子。 - 【請求項５】 ｐ型導電路は、強ｐ型ドーピング−コン
タクト領域（１１）によって形成された部分路を有して
おり、その際、前記コンタクト領域（１１）は、下側通
過抵抗（６）と直列接続されている請求項１〜４までの
いずれか１記載の構成素子。 - 【請求項６】 補助領域（２０）は、ソース領域（４）
よりも小さい請求項１〜５までのいずれか１記載の構成
素子。 - 【請求項７】 ｐ型ドーピング領域の代わりに、ｎ型ド
ーピング領域が設けられ、ｎ型ドーピング領域の代わり
に、ｐ型ドーピング領域が設けられている請求項１〜６
までのいずれか１記載の構成素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19828494.2 | 1998-06-26 | ||
| DE19828494A DE19828494B4 (de) | 1998-06-26 | 1998-06-26 | MOSFET-Bauelement mit Schutzvorrichtung gegen Durchschalten eines parasitären Transistors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031471A true JP2000031471A (ja) | 2000-01-28 |
Family
ID=7872090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182379A Pending JP2000031471A (ja) | 1998-06-26 | 1999-06-28 | Ｍｏｓｆｅｔ構成素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6281549B1 (ja) |
| JP (1) | JP2000031471A (ja) |
| DE (1) | DE19828494B4 (ja) |
| FR (1) | FR2784231B1 (ja) |
| IT (1) | IT1312521B1 (ja) |
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| JP2012156205A (ja) * | 2011-01-24 | 2012-08-16 | Asahi Kasei Electronics Co Ltd | 半導体装置、半導体装置の製造方法 |
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| US7960833B2 (en) * | 2003-10-22 | 2011-06-14 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
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| JP2016174030A (ja) | 2015-03-16 | 2016-09-29 | 株式会社東芝 | 半導体装置 |
| KR102495452B1 (ko) | 2016-06-29 | 2023-02-02 | 삼성전자주식회사 | 반도체 장치 |
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| EP0841702A1 (en) | 1996-11-11 | 1998-05-13 | STMicroelectronics S.r.l. | Lateral or vertical DMOSFET with high breakdown voltage |
| DE19725091B4 (de) * | 1997-06-13 | 2004-09-02 | Robert Bosch Gmbh | Laterales Transistorbauelement und Verfahren zu seiner Herstellung |
| JPH1174517A (ja) * | 1997-08-29 | 1999-03-16 | Matsushita Electric Works Ltd | 半導体装置 |
| JP3120389B2 (ja) | 1998-04-16 | 2000-12-25 | 日本電気株式会社 | 半導体装置 |
| JP3522532B2 (ja) | 1998-05-07 | 2004-04-26 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
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1998
- 1998-06-26 DE DE19828494A patent/DE19828494B4/de not_active Expired - Fee Related
-
1999
- 1999-06-24 FR FR9908078A patent/FR2784231B1/fr not_active Expired - Fee Related
- 1999-06-24 US US09/344,133 patent/US6281549B1/en not_active Expired - Fee Related
- 1999-06-25 IT IT1999MI001424A patent/IT1312521B1/it active
- 1999-06-28 JP JP11182379A patent/JP2000031471A/ja active Pending
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| FR2784231A1 (fr) | 2000-04-07 |
| US6281549B1 (en) | 2001-08-28 |
| ITMI991424A1 (it) | 2000-12-25 |
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| FR2784231B1 (fr) | 2005-09-02 |
| DE19828494A1 (de) | 2000-01-13 |
| DE19828494B4 (de) | 2005-07-07 |
| IT1312521B1 (it) | 2002-04-17 |
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