JP4630207B2 - 半導体装置 - Google Patents
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Description
占有面積を低減するためには、設計基準で主な制限要因となるコンタクトホール間の横方向のピッチを低減することが考えられる。このコンタクトホール間のピッチは、コンタクトホール−ゲート電極距離と、コンタクトホール−拡散層端距離とにより制限されることが多い。
前記共通拡散層が、ゲート長方向において、前記一対のゲート電極とオーバラップし、前記一対の拡散層が、ゲート長方向において、前記一対のゲート電極とオフセットしており、
前記ボディ部分が、ゲート長方向において、前記一対のゲート電極とオーバラップし、かつ、ゲート幅方向における前記共通拡散層の少なくとも一方の端部から延在すると共に、前記半導体基板主表面上に露出する領域を有しており、
更に、前記ボディ部分の露出する領域を覆う層間絶縁膜と、該層間絶縁膜に形成されたボディ部分用コンタクトホールとを備え、
前記層間絶縁膜が、前記共通拡散層を更に覆い、かつ共通拡散層用コンタクトホールを備え、該共通拡散層用コンタクトホールが、ゲート長方向に複数存在してコンタクトホール列を形成し、コンタクトホール列がゲート幅方向に複数存在し、
前記半導体基板の主表面方向において、前記ボディ部分用コンタクトホールの面積の合計と、前記共通拡散層用コンタクトホールの面積の合計との比が、1:1〜7であることを特徴とする半導体装置が提供される。
本発明の半導体装置は、半導体基板の主表面上にゲート誘電膜を介して形成された一対のゲート電極と、一対のゲート電極の内側の半導体基板の主表面内に形成された第一導電型の共通拡散層と、一対のゲート電極の外側の半導体基板の主表面内に形成された第一導電型の一対の拡散層と、共通拡散層の底部を覆うように半導体基板の主表面内に形成された第二導電型のボディ部分とを含む一対のDMOSを備えている。
ここで半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、SOI(Silicon on Insulator)基板、SOS基板又は多層SOI基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたSOI基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶(例えば、エピタキシャル成長による)、多結晶又はアモルファスのいずれであってもよい。
ゲート誘電膜としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜;酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート誘電膜は、例えば、2〜14nm程度、好ましく4〜9nm程度の膜厚(ゲート酸化膜換算)とすることが適当である。ゲート誘電膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく(幅広で)形成されていてもよい。
このため、表面濃度と深さ方向で耐圧の確保で必要な部分の濃度差としては、1〜10倍程度であることが好ましい。
ボディ部分の深さは、半導体装置の性能に応じて適宜変更可能であるが、通常0.7〜2μm程度である。
ボディ部分及び一対の拡散層は、ウェル内に位置していてもよい。
上記構成を備える一対のDMOSは、共通拡散層のゲート幅方向の中心線を基準として鏡像反転した構造を有していてもよい。この構造は、装置設計が容易であり、より占有面積を低減することができる。
本発明の半導体装置では、ボディ部分が、ゲート幅方向における共通拡散層の少なくとも一方の端部から延在すると共に、半導体基板主表面上に露出する領域を有している。ここで、ボディ部分は、半導体基板全面を覆う層間絶縁膜に形成されるボディ部分用コンタクトホール中のコンタクトを介して配線と形成される。上記この露出する領域(以下、露出領域)は、その上にコンタクトホールが形成される領域となる。従って、露出領域は、所定の個数のコンタクトホールが形成可能な程度の面積を有していることが好ましい。この露出領域は、ゲート幅方向におけるボディ部分の一方の端部に位置していてもよく、両端に位置していてもよい。端部に加えて、ボディ部分の中心部に位置していてもよい。
更に、これら拡散層用コンタクトホールが、ゲート長方向に複数存在してコンタクトホール列を形成していてもよい。また、これらコンタクトホール列の内、共通拡散層用コンタクトホール列は、ゲート幅方向に複数存在していてもよい。
なお、層間絶縁膜、コンタクト及び配線は、特に限定されず、公知の材料及び構成をいずれも使用できる。
本発明の半導体装置は、DMOS以外の構成を有していてもよい。そのような構成として、論理回路用MOS、抵抗、キャパシタ等が挙げられる。
まず、半導体基板の所定の領域に、第二導電型の不純物イオンを注入することにより、DMOSのボディ部分を形成する。
次に、ゲート電極形成領域の半導体基板上にゲート誘電膜を形成し、該ゲート誘電膜上に一対のゲート電極をボディ部分のそれぞれの端部を跨ぐように形成する。
次いで、ボディ部分の露出領域をマスクで覆った後、第一導電型の不純物イオンの注入により、ゲート電極の両側で、半導体基板とボディ部分の表面層に、第一導電型の共通拡散層及び一対の拡散層を形成する。
上記のようにしてDMOSを形成できる。
実施の形態1
図1(a)〜(c)の実施の形態1の半導体装置を示す。図1(a)は平面図であり、図1(b)はそのA−B線断面図であり、図1(c)はそのC−D線断面図である。図中、1は半導体基板、2はボディ部分、2aはボディ部分の露出領域、3はゲート電極、4は一対の拡散層、5は共通拡散層、6aは共通拡散層用コンタクトホール、6bはボディ部分用コンタクトホール、6cは一対の拡散層用コンタクトホールを意味する。
この実施の形態1の半導体装置の一対の拡散層4の一方のチャネル幅方方向の中心線と、共通拡散層5の中心線との間隔(harf−pitch)を3.5μmとする。
この実施の形態2の半導体装置は、図2(a)〜(c)に示すように、ボディ部分2の両端の露出領域2aの面積を2倍とし、ボディ部分用コンタクトホール6bの数を2倍としたこと以外は、実施の形態1と同じ構成である。
この実施の形態3の半導体装置は、図3(a)〜(c)に示すように、ボディ部分の露出領域2aを、ボディ部分2の両端以外に、共通拡散層5の中心部に設けたこと以外は、実施の形態1と同じ構成である。
この実施の形態2の半導体装置は、図4(a)〜(c)に示すように、共通拡散層5及びボディ部分の露出領域2a上に形成される2つのコンタクトホール列を、隣接するコンタクトホール間の距離が等しくなるように配置すること以外は、実施の形態1と同じ構成である。
この実施の形態4の半導体装置のharf−pitchは、3.4μmとなる。
この実施の形態5の半導体装置は、図5(a)〜(c)に示すように、ボディ部分2の両端の露出領域2aの面積を2倍とし、ボディ部分用コンタクトホール6bの数を2倍としたこと以外は、実施の形態4と同じ構成である。
この実施の形態6の半導体装置は、図6(a)〜(c)に示すように、ボディ部分の露出領域2aを、ボディ部分2の両端以外に、共通拡散層5の中心部に設けたこと以外は、実施の形態4と同じ構成である。
この実施の形態7の半導体装置は、図7(a)〜(c)に示すように、共通拡散層用コンタクトホール6aを一対のDMOSで共有することで一列とし、共通拡散層のチャネル長方向の幅を一列のコンタクトホールを形成可能な幅としたこと以外は、実施の形態1と同じ構成である。
この実施の形態7の半導体装置のharf−pitchは、3.0μmとなる。
この実施の形態8の半導体装置は、図8(a)〜(c)に示すように、ボディ部分2の両端の露出領域2aの面積を2倍とし、ボディ部分用コンタクトホール6bの数を2倍としたこと以外は、実施の形態7と同じ構成である。
この実施の形態9の半導体装置は、図9(a)〜(c)に示すように、ボディ部分の露出領域2aを、ボディ部分2の両端以外に、共通拡散層5の中心部に設けたこと以外は、実施の形態7と同じ構成である。
図10(a)及び(b)に実施の形態10の半導体装置を示す。図10(a)は平面図であり、図10(b)はそのA−B線断面図である。図中、7はボディ部分2へのコンタクト層、8は一対のゲート電極3間の一対の拡散層を意味する。
この実施の形態10の半導体装置のharf−pitchは、4.0μmとなる。
この実施の形態11の半導体装置は、図11(a)及び(b)に示すように、一対の拡散層8及びコンタクト層7上に形成される2つのコンタクトホール列を、隣接するコンタクトホール間の距離が等しくなるように配置すること以外は、実施の形態1と同じ構成である。
この実施の形態11の半導体装置のharf−pitchは、3.8μmとなる。
2、115 ボディ部分
2a ボディ部分の露出領域
3、141 ゲート電極
4 一対の拡散層
5 共通拡散層
6a 共通拡散層用コンタクトホール
6b ボディ部分用コンタクトホール
6c 一対の拡散層用コンタクトホール
7、116 コンタクト層
8 一対のゲート電極3間の一対の拡散層
111 Nウェル
117、118 拡散層
130 フィールド酸化膜
140 ゲート誘電膜
142 サイドウォールスペーサ
160 層間絶縁膜
170 金属配線
191 ソース端子
192 ゲート端子
193 ドレイン端子
Claims (6)
- 半導体基板の主表面上にゲート誘電膜を介して形成された一対のゲート電極と、該一対のゲート電極の内側の前記半導体基板の主表面内に形成された第一導電型の共通拡散層と、前記一対のゲート電極の外側の前記半導体基板の主表面内に形成された第一導電型の一対の拡散層と、前記共通拡散層の底部を覆うように前記半導体基板の主表面内に形成された第二導電型のボディ部分とを含む一対のDMOSを備え、
前記共通拡散層が、ゲート長方向において、前記一対のゲート電極とオーバラップし、前記一対の拡散層が、ゲート長方向において、前記一対のゲート電極とオフセットしており、
前記ボディ部分が、ゲート長方向において、前記一対のゲート電極とオーバラップし、かつ、ゲート幅方向における前記共通拡散層の少なくとも一方の端部から延在すると共に、前記半導体基板主表面上に露出する領域を有しており、
更に、前記ボディ部分の露出する領域を覆う層間絶縁膜と、該層間絶縁膜に形成されたボディ部分用コンタクトホールとを備え、
前記層間絶縁膜が、前記共通拡散層を更に覆い、かつ共通拡散層用コンタクトホールを備え、該共通拡散層用コンタクトホールが、ゲート長方向に複数存在してコンタクトホール列を形成し、コンタクトホール列がゲート幅方向に複数存在し、
前記半導体基板の主表面方向において、前記ボディ部分用コンタクトホールの面積の合計と、前記共通拡散層用コンタクトホールの面積の合計との比が、1:1〜7であることを特徴とする半導体装置。 - 前記一対のDMOSが、共通拡散層のゲート幅方向の中心線を基準として鏡像反転した構造を有する請求項1に記載の半導体装置。
- 前記ボディ部分の露出する領域が、ゲート幅方向のボディ部分の両端の領域である請求項1に記載の半導体装置。
- 前記ボディ部分の露出する領域と前記共通拡散層とが、前記半導体基板主表面において、1:2.5〜4.5の面積比を有する請求項1に記載の半導体装置。
- コンタクトホール列中の隣接するコンタクトホール間の距離と、隣接するコンタクトホール列間において隣接するコンタクトホール間の距離とが等しい請求項1に記載の半導体装置。
- 前記一対のDMOSが、前記半導体基板上に複数存在する請求項1に記載の半導体装置。
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