WO2015111218A1 - 半導体装置 - Google Patents

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semiconductor device
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浩介 吉田
新田　哲也
酒井　敦
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ルネサスエレクトロニクス株式会社
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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Definitions

  • the present invention relates to a semiconductor device.
  • Non-Patent Document 1 discloses a high voltage LDMOS having a trench gate structure. This high voltage LDMOS has a so-called Double Resurf structure.
  • Patent Document 1 discloses a high voltage MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having a back gate region structure.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the source region is disposed so as to face the drain region with the gate electrode interposed therebetween in plan view.
  • a configuration is disclosed in which three sides of the source region that do not face the gate electrode are surrounded by a back gate region.
  • the back gate region is arranged on the opposite side of the drain region with respect to the source region. For this reason, since the potential increase in the p-type body region cannot be sufficiently reduced by the back gate region, there is a problem that the ON breakdown voltage is low due to the parasitic bipolar operation.
  • the back gate region is arranged between the first and second portions of the first impurity region on the main surface, and the second impurity with respect to the first impurity region. Arranged on the region side.
  • the ON breakdown voltage can be improved.
  • FIG. 1 is a schematic plan view showing a configuration of a semiconductor device of a semiconductor device according to a first embodiment.
  • FIG. 2 is a schematic sectional view taken along line II-II in FIG. 1.
  • FIG. 3 is a schematic sectional view taken along line III-III in FIG. 1. It is a figure which shows the p-type impurity density distribution of the cross section A of FIG.
  • FIG. 6 is a schematic cross sectional view showing a first step of the method for manufacturing the semiconductor device in the first embodiment.
  • FIG. 6 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the first embodiment.
  • FIG. 6 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the first embodiment.
  • FIG. 10 is a schematic cross sectional view showing a fourth step of the method for manufacturing the semiconductor device in the first embodiment.
  • FIG. 10 is a schematic cross sectional view showing a fifth step of the method for manufacturing the semiconductor device in the first embodiment.
  • FIG. 10 is a schematic cross sectional view showing a sixth step of the method for manufacturing the semiconductor device in the first embodiment.
  • FIG. 10 is a schematic cross sectional view showing a seventh step of the method for manufacturing the semiconductor device in the first embodiment.
  • FIG. 10 is a schematic cross sectional view showing an eighth step of the method for manufacturing the semiconductor device in the first embodiment.
  • 7 is a schematic plan view showing a configuration of a semiconductor device of Comparative Example 1.
  • FIG. It is a schematic sectional drawing which follows the XIV-XIV line
  • FIG. 6 is a schematic plan view showing a configuration of a semiconductor device of Comparative Example 2.
  • FIG. FIG. 16 is a schematic sectional view taken along line XVI-XVI in FIG. 15.
  • FIG. 16 is a schematic cross-sectional view taken along line XVII-XVII in FIG. 15.
  • FIG. 3 is a diagram for explaining the function and effect of the semiconductor device according to the first embodiment, and is a schematic cross-sectional view corresponding to FIG. 2.
  • FIG. 4 is a diagram for explaining the function and effect of the semiconductor device according to the first embodiment, and is a schematic cross-sectional view corresponding to FIG. 3.
  • 6 is a schematic plan view showing a configuration of Modification 1 of the semiconductor device of First Embodiment; FIG. FIG.
  • FIG. 9 is a schematic plan view showing a configuration of a second modification of the semiconductor device according to the first embodiment.
  • FIG. 22 is a schematic sectional view taken along line XXII-XXII in FIG. 21.
  • FIG. 10 is a schematic plan view showing a configuration of a first example of modification 3 of the semiconductor device of the first embodiment.
  • FIG. 24 is a schematic sectional view taken along line XXIV-XXIV in FIG.
  • FIG. 10 is a schematic plan view showing a configuration of a second example of modification 3 of the semiconductor device of the first embodiment.
  • 12 is a schematic plan view showing a configuration of a third example of modification 3 of the semiconductor device of the first embodiment.
  • FIG. 6 is a schematic perspective view illustrating a configuration of a semiconductor device according to a second embodiment. It is a figure which compares the ON breakdown voltage waveform of Embodiment 2 and Comparative Example 1.
  • FIG. 6 is a diagram showing a configuration of a semiconductor device according to a third embodiment, and is a schematic cross-sectional view corresponding to FIG.
  • FIG. 4 is a diagram showing a configuration of a semiconductor device according to a third embodiment, and is a schematic cross-sectional view corresponding to FIG.
  • FIG. 6 is a schematic plan view showing a configuration of a semiconductor device according to a fourth embodiment.
  • FIG. 32 is a schematic sectional view taken along line XXXII-XXXII in FIG. 31.
  • FIG. 32 is a schematic sectional view taken along line XXIII-XXXIII in FIG. 31.
  • the semiconductor device of the present embodiment has, for example, an LDMOS transistor portion (horizontal insulated gate field effect transistor portion). Note that in the semiconductor device of this embodiment, a structure having a so-called double resurf structure will be described as an example.
  • This semiconductor device mainly has a semiconductor substrate SUB, an isolation insulating film SPR, and a trench gate electrode (gate electrode) TGE.
  • a semiconductor substrate SUB an n ⁇ drift region (drift region) NDR, a p ⁇ resurf region (first resurf region) RSF1, a p ⁇ body region GBL, an n + source region (source first conductivity type) First impurity region) SR, p + back gate region (second conductivity type back gate region) PBG, n + drain region (first conductivity type second impurity region serving as a drain) DR and n type well region NWL is formed.
  • the semiconductor substrate SUB has a p ⁇ substrate region SB made of silicon containing p-type impurities, for example.
  • the semiconductor substrate SUB is formed on one main surface S1 (upper main surface S1 in FIG. 2) and the other main surface S2 (lower main surface S2 in FIG. 2) and the main surface 1 facing each other. And a groove (gate trench) CH.
  • the p ⁇ substrate region SB arranged on the other main surface S2 side in the semiconductor substrate SUB is arranged as a second RESURF region RSF2.
  • the second resurf region RSF2 is a lower resurf region.
  • n ⁇ drift region NDR containing an n-type (first conductivity type) impurity is formed in the semiconductor substrate SUB so as to be in contact with the main surface S1 side of the p ⁇ substrate region SB as the second resurf region RSF2. ing.
  • n ⁇ drift region NDR is preferably formed to a region having a depth of about 2 ⁇ m in the direction from main surface S1 to main surface S2 of semiconductor substrate SUB.
  • the n ⁇ drift region NDR is formed so as to extend, for example, to almost the entire region in the semiconductor substrate SUB excluding the region where the trench gate electrode TGE is formed in the direction along the main surface S1 of the semiconductor substrate SUB.
  • the second conductivity type containing an impurity of p-type (second conductivity type) p - RESURF region RSF1 is disposed.
  • p - RESURF region RSF1 constitute the upper RESURF region.
  • a p ⁇ substrate region SB as a second conductivity type second resurf region RSF2 is arranged so as to be in contact with the side opposite to the p ⁇ resurf region RSF1 side of the n ⁇ drift region NDR.
  • the second resurf region RSF2 constitutes the lower resurf region.
  • the p ⁇ RESURF region RSF1 is, for example, substantially the entire region in the semiconductor substrate SUB except for the region where the trench gate electrode TGE, the p ⁇ body region GBL and the n-type well region NWL are formed in the direction along the main surface S1 of the semiconductor substrate SUB. It is formed to extend.
  • a recess CCV is formed in part of main surface S1 of semiconductor substrate SUB so as to reach p ⁇ RESURF region RSF1.
  • the isolation insulating film SPR is formed of an insulating film such as a silicon oxide film that fills the recess CCV.
  • the region adjacent to the recess CCV and the isolation insulating film SPR in the direction along the main surface S1 of the semiconductor substrate SUB is in contact with the main surface S1 side of the n ⁇ drift region NDR so as to be in contact with the p-type impurity.
  • a p - body region GBL including is formed. More specifically, in the region of the end of the trench gate electrode TGE side arranged not regions and isolation insulating film SPR just below the isolation insulating film SPR, n - in contact with the upper surface of the drift region NDR n - drift region NDR On the main surface S1 side, p ⁇ body region GBL is formed.
  • the p ⁇ body region GBL forms a pn junction with the n ⁇ drift region NDR.
  • a gate trench CH is formed in a region adjacent to p ⁇ body region GBL in main surface S1 of semiconductor substrate SUB. Gate trench CH extends in a direction intersecting (for example, perpendicular to) main surface S1 so as to pass through a region adjacent to p ⁇ body region GBL and n ⁇ drift region NDR and reach substrate region SB.
  • a gate insulating film GI made of, for example, a silicon oxide film is formed on the bottom and side walls of the gate trench CH.
  • a trench gate electrode TGE is formed in the gate trench CH so as to be in contact with the upper surface of the gate insulating film GI.
  • the trench gate electrode TGE is a gate electrode of the insulated gate field effect transistor portion.
  • the trench gate electrode TGE is embedded in the gate trench CH.
  • Trench gate electrode TGE is arranged to face p ⁇ body region GBL with gate insulating film GI interposed therebetween.
  • a first conductivity type n + source region SR and a second conductivity type p + back gate region PBG are formed on the main surface S1 of the semiconductor substrate SUB so as to be in contact with the main surface S1 side of the p ⁇ body region GBL.
  • p ⁇ body region GBL is formed below n + source region SR and p + back gate region PBG in the vertical direction of FIG.
  • N + source region SR and p + back gate region PBG are formed to be aligned in a direction along main surface S1.
  • the n + source region SR is disposed closer to the trench gate electrode TGE than the p + back gate region PBG (left side in FIG. 1). Further, the source region SR and the back gate region PBG may be in contact with each other.
  • N + source region SR forms a pn junction with p ⁇ body region GBL.
  • N + source region SR has first and second portions P1 and P2 separated from each other along main trench S1 on main surface S1. The first and second portions P1 and P2 are arranged apart from each other in the direction in which the n + source region SR and the n + drain region DR intersect with each other along the main surface S1.
  • ap + back gate region PBG is arranged between first portion P1 and second portion P2. Further, in a plan view, the width ratio between each of the first and second portions P1 and P2 facing the trench gate electrode TGE and the p + back gate region PBG is preferably 0.5 to 1: 1. .
  • p + back gate region PBG is the main surface S1, it is disposed in the n + drain region DR side of the n + source region SR. In other words, in the direction in which n + source region SR and n + drain region DR face each other along main surface S1, p + back gate region PBG is arranged closer to n + drain region DR than n + source region SR. ing.
  • p + back gate region PBG is the main surface S1
  • n + source region SR is disposed around the n + source region SR other than the region facing the trench gate electrode TGE. That is, in the main surface S1, the n + source region SR3 direction not facing the trench gate electrode TGE is surrounded by the p + back gate region PBG via the gate insulating film GI.
  • the impurity density (log) of the p-type impurity in cross section A of semiconductor substrate SUB shown in FIG. 2 is the depth from main surface S1 in both p + back gate region PBG and p ⁇ body region GBL. As it gets larger, it gets lower.
  • the p + back gate region PBG has a higher impurity density than the p ⁇ body region GBL.
  • the depth at the point where the lines indicating the impurity densities of the p + back gate region PBG and the p ⁇ body region GBL intersect indicates the position where the p + back gate region PBG and the p ⁇ body region GBL are in contact with each other. .
  • N + drain region DR is arranged on main surface S1 on the side opposite to gate trench CH with respect to n + source region SR.
  • n + drain region DR is formed on the main surface S1 of the semiconductor substrate SUB.
  • isolation insulating film SPR extends along main surface S1.
  • n-type well region NWL is formed in the semiconductor substrate SUB.
  • the n-type well region NWL has a shape extending downward from directly below the drain region DR and extending downward in the direction along the main surface S1.
  • n-type well region NWL may be formed so as to surround drain region DR.
  • the n-type well region NWL is a region (n region) having a higher n-type impurity concentration than the n ⁇ drift region NDR.
  • n-type well region NWL is electrically connected to the n ⁇ drift region NDR by reaching the n ⁇ drift region NDR, and allows a current flowing through the n ⁇ drift region NDR to flow to the n + drain region DR.
  • n-type well region NWL is, n - bottom i.e. n drift region NDR - (main surface side S1) shallower than the closest region to the other main surface S2 of the drift region NDR to have a bottom area It is preferable to be formed.
  • the depth of the n-type well region NWL is preferably about 1 ⁇ m and the n-type impurity concentration is preferably 8 ⁇ 10 16 cm ⁇ 3 or more and 2 ⁇ 10 17 cm ⁇ 3 or less.
  • Interlayer insulating film so as to cover main surface S1 (n + source region SR, p + back gate region PBG and n + drain region DR), trench gate electrode TGE, gate insulating film GI, and isolation insulating film SPR of semiconductor substrate SUB II is formed.
  • Interlayer insulating film II is made of, for example, a silicon oxide film.
  • a patterned metal wiring AL is formed on the interlayer insulating film II. The metal wiring AL passes through a conductive layer called via VA formed in the interlayer insulating film II, through the trench gate electrode TGE, n + source region SR, p + back gate region PBG and n + on the main surface S1 of the semiconductor substrate SUB. It is electrically connected to the drain region DR.
  • the p ⁇ body region GBL immediately below the n + source region SR causes a field effect due to the voltage applied to the adjacent trench gate electrode TGE and has a conductivity type. Invert to form an n-type channel.
  • a current path is formed from n + source region SR to n + drain region DR via p ⁇ body region GBL and n ⁇ drift region NDR.
  • n ⁇ drift region NDR through which the current flows has its lower side (the other main surface S2 side) in contact with the p ⁇ substrate region SB and its upper side (the main surface S1 side) in contact with the p ⁇ resurf region RSF1.
  • That n - drift region NDR and, n from the upper and lower both - p is bonded so as to sandwich the drift region NDR - substrate region SB and p - the RESURF region RSF1, so-called double RESURF structure having two pn junctions Is formed.
  • a depletion layer is formed in both the pn junction with the p ⁇ substrate region SB and the pn junction with the p ⁇ resurf region RSF1 in the n ⁇ drift region NDR at the time of holding the breakdown voltage. Depletion is promoted more than the drift region (for example, having only a single pn junction), and the breakdown voltage between the n + source region SR and the n + drain region DR is improved. Further, since the n ⁇ drift region NDR is easily depleted, the on-resistance can be reduced by increasing the n-type impurity concentration as compared with the normal drift region.
  • a semiconductor substrate SUB made of silicon having one main surface S1 and the other main surface S2 facing each other is prepared.
  • a semiconductor substrate SUB composed of ap ⁇ substrate region SB containing a p-type impurity is prepared.
  • an n ⁇ drift region NDR is formed in the semiconductor substrate SUB using a normal ion implantation technique. Specifically, for example, phosphorus impurity ions are implanted into the semiconductor substrate SUB at a depth of about 1 ⁇ m or more and 2 ⁇ m or less from the main surface S1. Then, for example, by heating to about 1200 ° C.
  • a drift region NDR is formed.
  • mask pattern MSK made of, for example, a silicon nitride film is formed on main surface S1 of semiconductor substrate SUB by a normal photolithography technique and etching technique.
  • a recess CCV is formed in main surface S1 of semiconductor substrate SUB by a normal photoengraving technique and etching technique.
  • Recess CCV is formed in a region where the bottom is shallower than n ⁇ drift region NDR.
  • a silicon oxide film is formed on the main surface S1 so as to fill the concave portion CCV, for example, by an ordinary CVD (Chemical Vapor Deposition) method.
  • the silicon oxide film on the main surface S1 is polished by a chemical mechanical polishing method called CMP (Chemical Mechanical Polishing), for example, so that the upper surface becomes flat, and for example, an excess silicon oxide film protruding outside the recess CCV is removed. Is done. Thereby, an isolation insulating film SPR is formed in the recess CCV. After the formation of the isolation insulating film SPR, the mask pattern MSK is removed.
  • CMP Chemical Mechanical Polishing
  • the mask pattern MSK is formed.
  • p-type impurity ions are implanted using a normal ion implantation technique, so that the p ⁇ resurf region RSF1 and the p ⁇ body region GBL are formed in the semiconductor substrate SUB.
  • ions are implanted in the p ⁇ RESURF region RSF1 so that the range is directly below the isolation insulating film SPR.
  • the p ⁇ body region GBL is formed by multistage ion implantation so as to straddle the isolation insulating film SPR at a concentration for controlling the threshold voltage VT and a concentration for preventing punch-through.
  • p - After formation of such RESURF regions RSF1, the mask pattern MSK is removed.
  • mask pattern MSK having an opening in a region where n ⁇ drain region DR is to be formed is then formed by a normal photolithography technique.
  • An n-type well region NWL is formed by implanting n-type impurity ions (for example, phosphorus) by a normal ion implantation technique. After the formation of the n-type well region NWL, the mask pattern MSK is removed.
  • the n-type well region NWL is preferably formed by multistage ion implantation.
  • a gate trench CH is formed by a normal photoengraving technique and etching technique.
  • gate trench CH extending in the depth direction from main surface S1 is formed so as to be adjacent to p ⁇ body region GBL.
  • the gate trench CH is formed so as to reach at least the n ⁇ drift region NDR, and in FIG. 9, it is formed so as to penetrate the n ⁇ drift region NDR and reach the p ⁇ substrate region SB therebelow.
  • a silicon oxide film is then formed on the bottom sidewall of gate trench CH by a thermal oxidation method or the like.
  • a polycrystalline silicon film DOPOS: DOped POly Silicon
  • conductive impurities is formed by a normal CVD method so as to fill the gate trench CH.
  • the above-described silicon oxide film, polycrystalline silicon film, and the like are etched back to form the gate insulating film GI and the trench gate electrode TGE in the form shown in FIG.
  • the trench gate electrode TGE is formed as a gate electrode of the LDMOS transistor portion.
  • n + source by n-type impurity ion implantation is directly above p ⁇ body region GBL in main surface S1 of semiconductor substrate SUB using ordinary photoengraving technology and ion implantation technology.
  • Region SR and p + back gate region PBG are formed by implantation of p-type impurity ions.
  • an n + drain region DR is formed by n-type impurity ion implantation just above the n-type well region NWL.
  • interlayer insulating film II made of a silicon oxide film is formed on main surface S1 of semiconductor substrate SUB using, for example, a CVD method, and then the upper surface of interlayer insulating film II is flattened by CMP. It is polished to become. Further, via holes are formed in the interlayer insulating film II so as to reach each of the trench gate electrode TGE, the n + source region SR, the p + back gate region PBG, and the n + drain region DR by a normal photolithography technique and etching technique. .
  • a conductive layer made of, for example, tungsten is formed inside the via hole by, for example, a CVD method, and the tungsten thin film on the interlayer insulating film II is removed by CMP. Thereby, the via VA is formed.
  • a thin film made of, for example, aluminum is formed on interlayer insulating film II by, for example, sputtering.
  • metal wiring AL made of, for example, aluminum is formed by a normal photolithography technique and etching technique. As a result, the LDMOS transistor portion having the configuration shown in FIG. 2 is formed.
  • the semiconductor device of Comparative Example 1 is mainly different from the semiconductor device of the present embodiment in the configuration of p + back gate region PBG. Further, p - RESURF region RSF1 is not formed.
  • the n + source region SR and the p + back gate region PBG are formed to extend linearly along the trench gate electrode TGE on the main surface S1.
  • the p + back gate region PBG is arranged on the opposite side of the trench gate electrode TGE with respect to the n + source region SR.
  • the electric field strength is high at the end P on the n + drain region DR side of the n ⁇ drift region NDR, and impact ionization occurs at this end P.
  • This generates a pair of electrons and holes.
  • a hole current due to the holes is generated as a sub current.
  • This sub-current flows out to the GND potential through the p + back gate region PBG via the p ⁇ body region GBL.
  • p + back gate region PBG at the side opposite to the trench gate electrode TGE against n + source region SR, and is formed linearly along the n + source region SR Therefore, a sufficient area in plan view of the p + back gate region PBG cannot be ensured. Therefore, the p + back gate region PBG cannot sufficiently extract holes. Therefore, p - by the potential of the body region GBL is increased, n + source region SR, p - npn parasitic bipolar action occurs due to the drift region NDR - the body region GBL and n. Therefore, the ON breakdown voltage is low.
  • the semiconductor device of Comparative Example 2 also differs from the semiconductor device of the present embodiment mainly in the configuration of p + back gate region PBG and the configuration of gate electrode GE. Further, p - RESURF region RSF1 is not formed.
  • the n + source region SR is disposed so as to face the n + drain region DR with the gate electrode GE interposed therebetween in plan view. Further, in a plan view, three directions not facing the gate electrode GE of the n + source region SR are surrounded by the p + back gate region PBG.
  • impact ionization occurs at the end P on the n + drain region DR side of the n ⁇ drift region NDR, and the sub-current passes through the p ⁇ body region GBL and the p + back gate region PBG. Through to the GND potential.
  • p + back gate region PBG are disposed on the opposite side of the n + drain region DR against n + source region SR. Therefore, the potential of p ⁇ body region GBL is likely to rise, and an npn parasitic bipolar operation is caused by n + source region SR, p ⁇ body region GBL and n ⁇ drift region NDR. Since the parasitic bipolar operation cannot be sufficiently reduced by the p + back gate region PBG, the ON breakdown voltage is low.
  • p + back gate region PBG has first and second n + source regions SR in main surface S1. disposed between the portions P1, P2, and are arranged in n + drain region DR side of the n + source region SR.
  • impact ionization occurs at the end P on the n + drain region DR side of the n ⁇ drift region NDR, and the sub current flows through the p ⁇ body region GBL and the p + back gate region. It flows out to the GND potential through the PBG.
  • p + back gate region PBG is arranged between first and second portions P1 and P2 of n + source region SR on main surface S1. Therefore, holes can also be extracted from the p + back gate region PBG arranged between the first and second portions P1 and P2.
  • the p + back gate region PBG is arranged on the n + drain region DR side with respect to the n + source region SR, holes can be extracted from the p + back gate region PBG. Accordingly, the p + back gate region PBG can sufficiently extract holes.
  • p - it is possible to suppress an increase in the potential of the body region GBL, n + source region SR, p - it is possible to suppress the npn parasitic bipolar operation by the drift region NDR - the body region GBL and n. For this reason, the p + back gate region can reduce the parasitic bipolar operation and improve the on-breakdown voltage.
  • p + back gate region PBG is disposed against n + source region SR to the n + drain region DR side. Therefore, it is possible to shorten the path of holes from the end P on the n + drain region DR side of the n ⁇ drift region NDR through the p ⁇ body region GBL to the p + back gate region PBG. That is, the hole path in the p ⁇ body region GBL can be shortened. Thereby, when the sub-current flows, the resistance due to the p ⁇ body region GBL can be reduced, so that the on-breakdown voltage can be improved.
  • p + back gate region PBG is arranged between first and second portions P1 and P2 of n + source region SR on main surface S1. Therefore, the channel width of the trench gate electrode can be reduced. For this reason, since the drain current can be reduced, the impact ionization at the end P of the n ⁇ drift region NDR on the n + drain region DR side can be suppressed. Thereby, since the generation of the sub-current can be suppressed, the npn parasitic bipolar operation by n + source region SR, p ⁇ body region GBL and n ⁇ drift region NDR can be suppressed. For this reason, the p + back gate region can reduce the parasitic bipolar operation and improve the on-breakdown voltage.
  • the p + back gate region PBG has a higher impurity density than the p ⁇ body region GBL. For this reason, the p + back gate region PBG easily extracts holes from the p ⁇ body region GBL.
  • p + back gate region PBG is n + source region SR in the main surface S1 is disposed around the n + source region SR other than the region facing the trench gate electrode TGE Yes. For this reason, the area of the p + back gate region PBG can be increased. Thereby, holes can be sufficiently extracted from the p + back gate region PBG. Therefore, since the potential increase of p ⁇ body region GBL can be sufficiently suppressed, the npn parasitic bipolar operation by n + source region SR, p ⁇ body region GBL and n ⁇ drift region NDR can be sufficiently suppressed. it can. For this reason, the p + back gate region can reduce the parasitic bipolar operation and improve the on-breakdown voltage.
  • p - RESURF region RSF1 the n - because it is disposed in contact with the main surface side S1 of the drift region NDR, n - drift region NDR p - the RESURF region RSF1
  • a depletion layer can be formed at the pn junction.
  • the second resurf region RSF2 the n - since it is disposed in contact with the opposite side of the RESURF region RSF1 side, n - - p drift region NDR drift region NDR p A depletion layer can also be formed at the pn junction with the substrate region SB. Thereby, the breakdown voltage between the n + source region SR and the n + drain region DR can be further improved.
  • conductive layer (via) VA arranged on main surface S1 and connected to n + source region SR and connected to p + back gate region PBG.
  • Each conductive layer (via) VA is formed in a slit shape.
  • These conductive layers (vias) VA are arranged side by side in a direction perpendicular to the source-drain direction, apart from each other. 20 corresponds to FIG. 1, and a cross-sectional view taken along line II-II in FIG. 20 corresponds to FIG.
  • the conductive layer (via) VA has a first contact CO1 and a second contact CO2.
  • the first contact CO1 is arranged along the gate trench CH so as to straddle the first and second portions P1 and P2, and to the first and second portions P1, P2 and the p + back gate region PBG. It is connected.
  • Second contact CO2 is on the opposite side of the gate trench CH to the first contact CO1, along a first contact CO1, arranged p + back gate region on PBG, p + back gate region on PBG It is connected to the.
  • the contact area between conductive layer VA and n + source region SR and p + back gate region PBG can be increased. That is, the first contact CO1, which is a connection portion between the conductive layer VA and the first and second portions P1, P2, and the p + back gate region PBG, and a connection portion between the conductive layer VA and the p + back gate region PBG.
  • the second contact CO2 can be increased. Therefore, it is possible to reduce the resistances of the first and second contacts CO1 and CO2 with the n + source region SR and the p + back gate region PBG, respectively.
  • the arrangement density of the n + source region SR and the p + back gate region PBG is limited by the arrangement density of the conductive layer (via) VA in the case of a contact hole, but in the case of a slit, the arrangement density of the conductive layer (via) Via) Not limited by VA placement density.
  • conductive layer (via) VA arranged on main surface S1 and connected to p + back gate region PBG, and n + source Conductive layers (vias) VA connected to both region SR and p + back gate region PBG are each formed in a slit shape.
  • These conductive layers (vias) VA are arranged side by side in the source-drain direction, apart from each other.
  • the conductive layer (via) VA has a third contact CO3.
  • the third contact CO3 extends in a direction intersecting with the gate trench CH.
  • the third contact CO3 is arranged to straddle over the p + back gate region PBG arranged on the n + drain region DR side with respect to the n + source region SR and the n + source region SR, and the n + source region SR And p + are connected on the back gate region PBG.
  • the width La of the p + back gate region PBG in plan view is limited by the arrangement density of the conductive layer (via) VA in the case of a contact hole, but in the case of a slit, the width La of the conductive layer (via) VA. It is not limited by the arrangement density.
  • silicide layer SC is formed.
  • the silicide layer SC is a region where silicon reacts with a metal material.
  • Silicide layer SC is arranged over n + source region SR and p + back gate region PBG. That is, n + source region SR and p + back gate region PBG are adjacent to each other with respect to the main surface S1 direction, and silicide layer SC is the upper surface of both n + source region SR and p + back gate region PBG. It is formed to straddle.
  • a via VA is connected to the upper surface of the silicide layer SC.
  • the via VA is connected to the silicide layer SC in a region on the p + back gate region PBG. This via VA is shared by both the n + source region SR and the p + back gate region PBG.
  • the n + source region SR and the p + back gate region layout of PBG is not limited to the layout of the via VA, higher density, or, the n + source region SR and the p + back gate region PBG in a smaller area Can be laid out.
  • the via VA is connected to the silicide layer SC in the region on the p + back gate region PBG.
  • the via VA may be connected to the silicide layer SC in a region on the n + source region SR.
  • FIG. 26 as shown in the third example of this modification, even if via VA is connected to silicide layer SC in a region extending over n + source region SR and p + back gate region PBG. Good.
  • the semiconductor device of the second embodiment is mainly different from the first embodiment in that it has a super junction structure.
  • the drain structure has a super junction structure. Specifically, an N column NC containing n-type impurities and a P column PC containing p-type impurities are formed in the semiconductor substrate SUB so as to be in contact with the main surface S1 side of the p ⁇ substrate region SB. Has been.
  • the N column NC and the P column PC are alternately arranged in a direction orthogonal to the source-drain direction.
  • the N column NC and the P column PC are formed by performing multistage ion implantation on the semiconductor substrate SUB.
  • N column NC and P column PC are formed with a uniform impurity concentration from main surface S1 to a depth of about 3 ⁇ m.
  • the N column NC and the P column PC are formed so that the width and the impurity concentration satisfy the super junction condition.
  • the semiconductor device of this embodiment has a super junction structure, the on-resistance is reduced by increasing the N column concentration. For this reason, the ON breakdown voltage is likely to decrease due to the parasitic bipolar operation, but the parasitic bipolar operation can be reduced by the p + back gate region to improve the ON breakdown voltage.
  • the on-current waveforms of Comparative Example 1 of Embodiment 1 and this embodiment were compared.
  • the gate voltage is set high and the channel resistances are aligned and compared.
  • the increase in drain current depending on the drain voltage is suppressed and the on-breakdown voltage is improved as compared with Comparative Example 1.
  • the semiconductor device according to the third embodiment is mainly different from the first embodiment in that the semiconductor substrate is an SOI (Silicon On Insulator).
  • SOI Silicon On Insulator
  • insulating layer OX is formed so as to be in contact with the other main surface S2 side of n ⁇ drift region (drift region) NDR.
  • the insulating layer OX is made of, for example, a silicon oxide film, and the thickness is preferably 0.1 ⁇ m or more and 2 ⁇ m or less.
  • trench gate electrode TGE gate trench CH
  • insulating layer OX may be formed to reach insulating layer OX. preferable.
  • the LDMOS transistor portion is separated from the p ⁇ substrate region SB by the insulating layer OX.
  • the LDMOS transistor portion can also be used as a high-side transistor, and interference with other regions can be prevented.
  • the semiconductor device according to the fourth embodiment is different from the first embodiment in that it is a lateral (horizontal) IGBT (Insulated Gate Bipolar Transistor).
  • a region corresponding to the n + source region of the first embodiment is formed of an n + emitter region (first impurity region serving as an emitter) ER,
  • a region corresponding to the n + drain region is constituted by a p + collector region (second conductivity type second impurity region serving as a collector) CR.
  • the semiconductor substrate is also different from the first embodiment in that the semiconductor substrate is SOI.
  • p + back gate region PBG is arranged between first and second portions P 1 and P 2 of n + emitter region ER on main surface S 1, and with respect to n + emitter region ER. Since it is arranged on the p + collector region CR side, the p + back gate region PBG can reduce the parasitic bipolar operation and improve the on-breakdown voltage.

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Abstract

　半導体装置においては、ｐ+バックゲート領域（ＰＢＧ）は、主表面（Ｓ１）においてｎ+ソース領域（ＳＲ）の第１および第２の部分（Ｐ１、Ｐ２）の間に配置され、かつｎ+ソース領域（ＳＲ）に対してｎ+ドレイン領域（ＤＲ）側に配置されている。これにより、オン耐圧の高い半導体装置を得ることができる。

Description

半導体装置
　本発明は、半導体装置に関するものである。
　従来、高耐圧ＬＤＭＯＳ（Laterally　Diffused　Metal　Oxide　Semiconductor）が用いられている。たとえば、論文「Theory　of　Semiconductor　Superjunction　Devices」（非特許文献１）には、トレンチゲート構造を有する高耐圧ＬＤＭＯＳが開示されている。この高耐圧ＬＤＭＯＳは、いわゆるダブルリサーフ（Double　Resurf）構造を有している。
　また、特開平１１－３０７７６３号公報（特許文献１）には、バックゲート領域構造を有する高耐圧ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）が開示されている。この高耐圧ＭＯＳＦＥＴでは、平面視においてソース領域がゲート電極を挟んでドレイン領域と対向するように配置されている。そして、そのソース領域のゲート電極に面しない３方がバックゲート領域で囲われた構成が開示されている。
特開平１１－３０７７６３号公報
Tatsuhiko　Fujihira,　"Theory　of　Semiconductor　Superjunction　Devices",　JJAP,　Vol.36（1997）,　pp.6254－6262
　上記論文に開示されたトレンチゲート構造を有する高耐圧ＬＤＭＯＳでは、大電流動作時にｐ型ボディ領域のチャネル近傍の電位が上昇することによって寄生バイポーラ動作が生じる。このため、オン耐圧が低いという問題がある。
　また、上記公報に開示された高耐圧ＭＯＳＦＥＴでは、バックゲート領域はソース領域に対してドレイン領域と反対側に配置されている。このため、バックゲート領域によってｐ型ボディ領域の電位上昇を十分に低減できないため、寄生バイポーラ動作により、オン耐圧が低いという問題がある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態の半導体装置においては、バックゲート領域は、主表面において第１の不純物領域の第１および第２の部分の間に配置され、かつ第１の不純物領域に対して第２の不純物領域側に配置されている。
　一実施の形態の半導体装置によれば、オン耐圧を向上することができる。
実施の形態１の半導体装置の半導体装置の構成を示す概略平面図である。 図１のＩＩ－ＩＩ線に沿う概略断面図である。 図１のＩＩＩ－ＩＩＩ線に沿う概略断面図である。 図１の断面Ａのｐ型不純物密度分布を示す図である。 実施の形態１の半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第８工程を示す概略断面図である。 比較例１の半導体装置の構成を示す概略平面図である。 図１３のＸＩＶ－ＸＩＶ線に沿う概略断面図である。 比較例２の半導体装置の構成を示す概略平面図である。 図１５のＸＶＩ－ＸＶＩ線に沿う概略断面図である。 図１５のＸＶＩＩ－ＸＶＩＩ線に沿う概略断面図である。 実施の形態１の半導体装置の作用効果を説明する図であり、図２に対応する概略断面図である。 実施の形態１の半導体装置の作用効果を説明する図であり、図３に対応する概略断面図である。 実施の形態１の半導体装置の変形例１の構成を示す概略平面図である。 実施の形態１の半導体装置の変形例２の構成を示す概略平面図である。 図２１のＸＸＩＩ－ＸＸＩＩ線に沿う概略断面図である。 実施の形態１の半導体装置の変形例３の第１の例の構成を示す概略平面図である。 図２３のＸＸＩＶ－ＸＸＩＶ線に沿う概略断面図である。 実施の形態１の半導体装置の変形例３の第２の例の構成を示す概略平面図である。 実施の形態１の半導体装置の変形例３の第３の例の構成を示す概略平面図である。 実施の形態２の半導体装置の構成を示す概略斜視図である。 実施の形態２および比較例１のオン耐圧波形を比較する図である。 実施の形態３の半導体装置の構成を示す図であり、図２に対応する概略断面図である。 実施の形態３の半導体装置の構成を示す図であり、図３に対応する概略断面図である。 実施の形態４の半導体装置の構成を示す概略平面図である。 図３１のＸＸＸＩＩ－ＸＸＸＩＩ線に沿う概略断面図である。 図３１のＸＸＸＩＩＩ－ＸＸＸＩＩＩ線に沿う概略断面図である。
　以下、本実施の形態について図に基づいて説明する。
　（実施の形態１）
　図１～図３を参照して、本実施の形態の半導体装置は、たとえばＬＤＭＯＳトランジスタ部（横型の絶縁ゲート型電界効果トランジスタ部）を有している。なお、本実施の形態の半導体装置では、一例として、いわゆるダブルリサーフ構造を有した構成について説明する。
　この半導体装置は、半導体基板ＳＵＢと、分離絶縁膜ＳＰＲと、トレンチゲート電極（ゲート電極）ＴＧＥとを主に有している。半導体基板ＳＵＢに、ｎ-ドリフト領域（ドリフト領域）ＮＤＲと、ｐ-リサーフ領域（第１のリサーフ領域）ＲＳＦ１と、ｐ-ボディ領域ＧＢＬと、ｎ+ソース領域（ソースとなる第１導電型の第１の不純物領域）ＳＲ、ｐ+バックゲート領域（第２導電型のバックゲート領域）ＰＢＧ、ｎ+ドレイン領域（ドレインとなる第１導電型の第２の不純物領域）ＤＲおよびｎ型ウェル領域ＮＷＬが形成されている。
　半導体基板ＳＵＢは、たとえばｐ型不純物を含むシリコンからなるｐ-基板領域ＳＢを有している。また、半導体基板ＳＵＢは、互いに対向する一方の主表面Ｓ１（図２の上側の主表面Ｓ１）および他方の主表面Ｓ２（図２の下側の主表面Ｓ２）と、主表面１に形成された溝（ゲートトレンチ）ＣＨとを有している。図２においては、半導体基板ＳＵＢ内の他方の主表面Ｓ２側に配置されたｐ-基板領域ＳＢは、第２のリサーフ領域ＲＳＦ２として配置されている。第２のリサーフ領域ＲＳＦ２は下側リサーフ領域である。
　半導体基板ＳＵＢ内であって第２のリサーフ領域ＲＳＦ２としてのｐ-基板領域ＳＢの主表面Ｓ１側に接するように、ｎ型（第１導電型）の不純物を含むｎ-ドリフト領域ＮＤＲが形成されている。ｎ-ドリフト領域ＮＤＲは、たとえば半導体基板ＳＵＢの主表面Ｓ１から主表面Ｓ２に向かう方向の深さが２μｍ程度の領域にまで形成されることが好ましい。ｎ-ドリフト領域ＮＤＲは半導体基板ＳＵＢの主表面Ｓ１に沿う方向に関して、トレンチゲート電極ＴＧＥが形成される領域を除く半導体基板ＳＵＢ内のたとえばほぼ全領域に延びるように形成されている。
　ｎ-ドリフト領域ＮＤＲの主表面Ｓ１側に接するように、ｐ型（第２導電型）の不純物を含む第２導電型のｐ-リサーフ領域ＲＳＦ１が配置されている。ｐ-リサーフ領域ＲＳＦ１は上側リサーフ領域を構成している。また、ｎ-ドリフト領域ＮＤＲのｐ-リサーフ領域ＲＳＦ１側と反対側に接するように第２導電型の第２のリサーフ領域ＲＳＦ２としてのｐ-基板領域ＳＢが配置されている。第２のリサーフ領域ＲＳＦ２は下側リサーフ領域を構成している。
　ｐ-リサーフ領域ＲＳＦ１は半導体基板ＳＵＢの主表面Ｓ１に沿う方向に関して、トレンチゲート電極ＴＧＥ、ｐ-ボディ領域ＧＢＬおよびｎ型ウェル領域ＮＷＬが形成される領域を除く半導体基板ＳＵＢ内のたとえばほぼ全領域に延びるように形成されている。
　半導体基板ＳＵＢの主表面Ｓ１の一部には、ｐ-リサーフ領域ＲＳＦ１に達するように凹部ＣＣＶが形成されている。分離絶縁膜ＳＰＲは、凹部ＣＣＶ内を埋め込むシリコン酸化膜などの絶縁膜により形成されている。
　半導体基板ＳＵＢ内において、半導体基板ＳＵＢの主表面Ｓ１に沿う方向に関して凹部ＣＣＶおよび分離絶縁膜ＳＰＲに隣接する領域には、ｎ-ドリフト領域ＮＤＲの主表面Ｓ１側に接するように、ｐ型の不純物を含むｐ-ボディ領域ＧＢＬが形成されている。より具体的には、分離絶縁膜ＳＰＲの真下に配置されない領域および分離絶縁膜ＳＰＲのトレンチゲート電極ＴＧＥ側の端部の領域において、ｎ-ドリフト領域ＮＤＲの上面に接するようにｎ-ドリフト領域ＮＤＲの主表面Ｓ１側にｐ-ボディ領域ＧＢＬが形成されている。ｐ-ボディ領域ＧＢＬは、ｎ-ドリフト領域ＮＤＲとｐｎ接合を構成している。
　半導体基板ＳＵＢの主表面Ｓ１のうち、ｐ-ボディ領域ＧＢＬに隣接する領域には、ゲートトレンチＣＨが形成されている。ゲートトレンチＣＨは、ｐ-ボディ領域ＧＢＬおよびｎ-ドリフト領域ＮＤＲに隣接する領域を貫通して、基板領域ＳＢに達するように、主表面Ｓ１に交差する（たとえば垂直な）方向に延びている。
　ゲートトレンチＣＨの底及び側壁には、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩが形成されている。ゲートトレンチＣＨ内に、ゲート絶縁膜ＧＩの上面に接するように、トレンチゲート電極ＴＧＥが形成されている。トレンチゲート電極ＴＧＥは、絶縁ゲート型電界効果トランジスタ部のゲート電極である。トレンチゲート電極ＴＧＥはゲートトレンチＣＨ内に埋め込まれている。トレンチゲート電極ＴＧＥは、ゲート絶縁膜ＧＩを介在して、ｐ-ボディ領域ＧＢＬと対向するように配置されている。
　ｐ-ボディ領域ＧＢＬの主表面Ｓ１側に接するように、半導体基板ＳＵＢの主表面Ｓ１に、第１導電型のｎ+ソース領域ＳＲと、第２導電型のｐ+バックゲート領域ＰＢＧとが形成されている。したがって、図２の上下方向に関して、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧの下方にｐ-ボディ領域ＧＢＬが形成されている。
　ｎ+ソース領域ＳＲと、ｐ+バックゲート領域ＰＢＧとは、主表面Ｓ１に沿う方向に並ぶように形成されている。ｎ+ソース領域ＳＲはｐ+バックゲート領域ＰＢＧよりもトレンチゲート電極ＴＧＥに近い側（図１の左側）に配置されている。またソース領域ＳＲとバックゲート領域ＰＢＧとは互いに接していてもよい。
　ｎ+ソース領域ＳＲは、ｐ-ボディ領域ＧＢＬとのｐｎ接合を構成している。ｎ+ソース領域ＳＲは、主表面Ｓ１においてゲートトレンチＣＨに沿って互いに分離された第１および第２の部分Ｐ１、Ｐ２を有している。主表面Ｓ１に沿ってｎ+ソース領域ＳＲとｎ+ドレイン領域ＤＲとが対向する方向に交差する方向において、第１および第２の部分Ｐ１、Ｐ２は互いに離れて配置されている。主表面Ｓ１において、第１の部分Ｐ１と第２の部分Ｐ２との間にはｐ+バックゲート領域ＰＢＧが配置されている。また、平面視において、トレンチゲート電極ＴＧＥに面する第１および第２の部分Ｐ１、Ｐ２の各々とｐ+バックゲート領域ＰＢＧとの幅の比は０．５～１：１であることが好ましい。
　ｐ+バックゲート領域ＰＢＧは、主表面Ｓ１において、ｎ+ソース領域ＳＲに対してｎ+ドレイン領域ＤＲ側に配置されている。つまり、主表面Ｓ１に沿ってｎ+ソース領域ＳＲとｎ+ドレイン領域ＤＲとが対向する方向において、ｐ+バックゲート領域ＰＢＧは、ｎ+ソース領域ＳＲよりもｎ+ドレイン領域ＤＲ側に配置されている。
　具体的には、ｐ+バックゲート領域ＰＢＧは、主表面Ｓ１において、ｎ+ソース領域ＳＲがトレンチゲート電極ＴＧＥと対向する領域以外のｎ+ソース領域ＳＲの周囲に配置されている。つまり、主表面Ｓ１において、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧＥに面していないｎ+ソース領域ＳＲ３方向がｐ+バックゲート領域ＰＢＧに囲まれている。
　図４を参照して、図２に示す半導体基板ＳＵＢの断面Ａのｐ型不純物の不純物密度（ｌｏｇ）は、ｐ+バックゲート領域ＰＢＧおよびｐ-ボディ領域ＧＢＬともに、主表面Ｓ１からの深さが大きくなるにつれて低くなっている。また、ｐ+バックゲート領域ＰＢＧはｐ-ボディ領域ＧＢＬよりも不純物密度が高くなっている。図中、ｐ+バックゲート領域ＰＢＧおよびｐ-ボディ領域ＧＢＬのそれぞれの不純物密度を示す線が交わる点における深さがｐ+バックゲート領域ＰＢＧとｐ-ボディ領域ＧＢＬとが接する位置を示している。
　ｎ+ドレイン領域ＤＲは、主表面Ｓ１においてｎ+ソース領域ＳＲに対してゲートトレンチＣＨと反対側に配置されている。つまり、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧと主表面Ｓ１に沿う方向に関して間隔をあけて、半導体基板ＳＵＢの主表面Ｓ１にはｎ+ドレイン領域ＤＲが形成されている。ｎ+ソース領域ＳＲとｎ+ドレイン領域ＤＲとの間の領域では分離絶縁膜ＳＰＲが主表面Ｓ１に沿って延びている。
　ｎ+ドレイン領域ＤＲの真下には、平面的に（平面視において）ｎ+ドレイン領域ＤＲを囲むように、半導体基板ＳＵＢ内にｎ型ウェル領域ＮＷＬが形成されている。なお、図２においては、ｎ型ウェル領域ＮＷＬはドレイン領域ＤＲの真下から下方向に延び、下方にて主表面Ｓ１に沿う方向に広がる形状を有しているが、これに限らずたとえば主表面Ｓ１においてドレイン領域ＤＲを囲むようにｎ型ウェル領域ＮＷＬが形成されてもよい。ｎ型ウェル領域ＮＷＬはｎ-ドリフト領域ＮＤＲよりｎ型の不純物濃度が高い領域（ｎ領域）である。
　ｎ型ウェル領域ＮＷＬは、ｎ-ドリフト領域ＮＤＲに達することにより、ｎ-ドリフト領域ＮＤＲと電気的に接続され、ｎ-ドリフト領域ＮＤＲを流れる電流がｎ+ドレイン領域ＤＲまで流れることを可能とする。ただし、ｎ型ウェル領域ＮＷＬは、ｎ-ドリフト領域ＮＤＲの最下部すなわちｎ-ドリフト領域ＮＤＲのうち他方の主表面Ｓ２に最も近い領域よりも浅い（主表面Ｓ１側の）領域に底部を有するように形成されることが好ましい。具体的には、ｎ型ウェル領域ＮＷＬの深さは１μｍ程度でｎ型不純物濃度は８×１０16ｃｍ-3以上２×１０17ｃｍ-3以下であることが好ましい。
　半導体基板ＳＵＢの主表面Ｓ１（ｎ+ソース領域ＳＲ、ｐ+バックゲート領域ＰＢＧおよびｎ+ドレイン領域ＤＲ）、トレンチゲート電極ＴＧＥ、ゲート絶縁膜ＧＩ、分離絶縁膜ＳＰＲを覆うように、層間絶縁膜ＩＩが形成されている。層間絶縁膜ＩＩはたとえばシリコン酸化膜よりなっている。層間絶縁膜ＩＩ上に、パターニングされた金属配線ＡＬが形成されている。この金属配線ＡＬは、層間絶縁膜ＩＩに形成されたビアＶＡと呼ばれる導電層を通じて、半導体基板ＳＵＢの主表面Ｓ１のトレンチゲート電極ＴＧＥ、ｎ+ソース領域ＳＲ、ｐ+バックゲート領域ＰＢＧおよびｎ+ドレイン領域ＤＲに電気的に接続されている。
　以上のような構成のＬＤＭＯＳトランジスタ部は、その駆動時には、ｎ+ソース領域ＳＲの真下のｐ-ボディ領域ＧＢＬが、隣接するトレンチゲート電極ＴＧＥに印加される電圧により電界効果を起こして導電型が反転し、ｎ型のチャネルを形成する。これによりｎ+ソース領域ＳＲからｎ+ドレイン領域ＤＲまで、ｐ-ボディ領域ＧＢＬおよびｎ-ドリフト領域ＮＤＲを経由する電流の通路が形成される。
　上記電流が流れるｎ-ドリフト領域ＮＤＲは、その下側（他方の主表面Ｓ２側）がｐ-基板領域ＳＢに接しており、その上側（主表面Ｓ１側）がｐ-リサーフ領域ＲＳＦ１に接している。すなわちｎ-ドリフト領域ＮＤＲと、その上下側双方からｎ-ドリフト領域ＮＤＲを挟むように接合されたｐ-基板領域ＳＢおよびｐ-リサーフ領域ＲＳＦ１とにより、２つのｐｎ接合を有するいわゆるダブルリサーフ構造が形成されている。これによりｎ-ドリフト領域ＮＤＲは、その耐圧保持時に、ｐ-基板領域ＳＢとのｐｎ接合部およびｐ-リサーフ領域ＲＳＦ１とのｐｎ接合部の双方に空乏層が形成されることから、通常の（たとえば単一のｐｎ接合のみ有する）ドリフト領域よりも空乏化が促進され、ｎ+ソース領域ＳＲとｎ+ドレイン領域ＤＲとの間の耐圧が向上する。また当該ｎ-ドリフト領域ＮＤＲは容易に空乏化されるため、通常のドリフト領域よりもｎ型不純物濃度を高くすることによりオン抵抗を低減することができる。
　次に、図５～１２を参照して、図２に示す本実施の形態の半導体装置の製造方法を説明する。
　図５を参照して、まず互いに対向する一方の主表面Ｓ１および他方の主表面Ｓ２を有する、シリコンからなる半導体基板ＳＵＢが準備される。ここではｐ型不純物を含むｐ-基板領域ＳＢからなる半導体基板ＳＵＢが準備される。この半導体基板ＳＵＢの主表面Ｓ１側から、通常のイオン注入技術を用いて半導体基板ＳＵＢ内にｎ-ドリフト領域ＮＤＲが形成される。具体的には、たとえば主表面Ｓ１からの深さが１μｍ以上２μｍ以下程度の飛程でリンの不純物イオンが半導体基板ＳＵＢ内に注入される。その後、たとえば１２００℃程度に加熱され５時間程度の熱処理がなされることにより、主表面Ｓ１からの深さが１μｍ以上２μｍ以下程度の範囲内にｎ型不純物であるリンの不純物イオンを含むｎ-ドリフト領域ＮＤＲが形成される。
　図６を参照して、通常の写真製版技術およびエッチング技術により、半導体基板ＳＵＢの主表面Ｓ１上に、たとえばシリコン窒化膜からなるマスクパターンＭＳＫが形成される。このマスクパターンＭＳＫをマスクとして、通常の写真製版技術およびエッチング技術により、半導体基板ＳＵＢの主表面Ｓ１に凹部ＣＣＶが形成される。凹部ＣＣＶは、その底部がｎ-ドリフト領域ＮＤＲよりも浅い領域に形成される。この凹部ＣＣＶ内を埋めるように主表面Ｓ１上にたとえばシリコン酸化膜がたとえば通常のＣＶＤ（Chemical　Vapor　Deposition）法により形成される。その後主表面Ｓ１上のシリコン酸化膜がたとえばＣＭＰ（Chemical　Mechanical　Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨され、たとえば凹部ＣＣＶの外側にはみ出た余分なシリコン酸化膜は除去される。これにより凹部ＣＣＶ内には分離絶縁膜ＳＰＲが形成される。分離絶縁膜ＳＰＲの形成後、マスクパターンＭＳＫは除去される。
　図７を参照して、次に通常の写真製版技術により、ｐ-リサーフ領域ＲＳＦ１およびｐ-ボディ領域ＧＢＬが形成されるべき領域に開口を有するように、マスクパターンＭＳＫが形成される。マスクパターンＭＳＫをマスクとして、通常のイオン注入技術を用いてｐ型の不純物イオンが注入されることにより、半導体基板ＳＵＢ内にｐ-リサーフ領域ＲＳＦ１およびｐ-ボディ領域ＧＢＬが形成される。具体的には、ｐ-リサーフ領域ＲＳＦ１では分離絶縁膜ＳＰＲの直下の飛程となるようにイオンが注入される。またｐ-ボディ領域ＧＢＬは、多段イオン注入によって、しきい値電圧ＶＴを制御する濃度およびパンチスルーを防止する濃度にて分離絶縁膜ＳＰＲにまたがるように形成される。ｐ-リサーフ領域ＲＳＦ１などの形成後、マスクパターンＭＳＫは除去される。
　図８を参照して、次に通常の写真製版技術により、ｎ-ドレイン領域ＤＲを形成すべき領域に開口を有する、マスクパターンＭＳＫが形成される。通常のイオン注入技術によりｎ型の不純物イオン（たとえばリン）が注入されることで、ｎ型ウェル領域ＮＷＬが形成される。ｎ型ウェル領域ＮＷＬの形成後、マスクパターンＭＳＫは除去される。ｎ型ウェル領域ＮＷＬは多段イオン注入により形成されることが好ましい。
　図９を参照して、次に通常の写真製版技術およびエッチング技術により、ゲートトレンチＣＨが形成される。ここではｐ-ボディ領域ＧＢＬに隣接するように、主表面Ｓ１から深さ方向に延びるゲートトレンチＣＨが形成される。このゲートトレンチＣＨは、少なくともｎ-ドリフト領域ＮＤＲに達するように形成され、図９においてはｎ-ドリフト領域ＮＤＲを貫通してその下のｐ-基板領域ＳＢに達するように形成される。
　図１０を参照して、次に熱酸化処理法等により、ゲートトレンチＣＨの底側壁にシリコン酸化膜が形成される。この状態でゲートトレンチＣＨ内を埋め込むように、たとえば導電性不純物を含む多結晶シリコン膜（ＤＯＰＯＳ：DOped　POly　Silicon）等が、通常のＣＶＤ法により形成される。その後、上記のシリコン酸化膜および多結晶シリコン膜等がエッチバックされることにより、図１０に示す態様のゲート絶縁膜ＧＩおよびトレンチゲート電極ＴＧＥが形成される。トレンチゲート電極ＴＧＥは、ＬＤＭＯＳトランジスタ部のゲート電極として形成される。
　図１１を参照して、通常の写真製版技術およびイオン注入技術を用いて、半導体基板ＳＵＢの主表面Ｓ１のうち、ｐ-ボディ領域ＧＢＬの真上にはｎ型不純物イオンの注入によるｎ+ソース領域ＳＲとｐ型不純物イオンの注入によるｐ+バックゲート領域ＰＢＧとが形成される。また同様に、半導体基板ＳＵＢの主表面Ｓ１のうち、ｎ型ウェル領域ＮＷＬの真上にはｎ型不純物イオンの注入によるｎ+ドレイン領域ＤＲが形成される。
　図１２を参照して、半導体基板ＳＵＢの主表面Ｓ１上に、たとえばＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩが形成され、その後、当該層間絶縁膜ＩＩがＣＭＰにより上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、トレンチゲート電極ＴＧＥ、ｎ+ソース領域ＳＲ、ｐ+バックゲート領域ＰＢＧおよびｎ+ドレイン領域ＤＲのそれぞれに達するように層間絶縁膜ＩＩにビアホールが形成される。ビアホールの内部にたとえばタングステンよりなる導電層がたとえばＣＶＤ法により形成され、層間絶縁膜ＩＩ上のタングステンの薄膜はＣＭＰにより除去される。これにより、ビアＶＡが形成される。
　再び図２を参照して、この後、層間絶縁膜ＩＩ上にはたとえばアルミニウムからなる薄膜が、たとえばスパッタリングにより形成される。そして通常の写真製版技術およびエッチング技術により、たとえばアルミニウムからなる金属配線ＡＬが形成される。これにより図２に示す構成のＬＤＭＯＳトランジスタ部が形成される。
　次に、本実施の形態の作用効果を比較例と対比して説明する。なお、特に説明しない限り、比較例の半導体装置の構成は本実施の形態の半導体装置の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
　図１３および図１４を参照して、比較例１の半導体装置は、ｐ+バックゲート領域ＰＢＧの構成が主に本実施の形態の半導体装置と異なっている。また、ｐ-リサーフ領域ＲＳＦ１は形成されていない。
　比較例１の半導体装置では、主表面Ｓ１において、トレンチゲート電極ＴＧＥに沿って、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧが直線状に延びるように形成されている。また、主表面Ｓ１において、ｐ+バックゲート領域ＰＢＧは、ｎ+ソース領域ＳＲに対して、トレンチゲート電極ＴＧＥと反対側に配置されている。
　比較例１の半導体装置では、ｎ-ドリフト領域ＮＤＲのｎ+ドレイン領域ＤＲ側の端部Ｐにおいて電界強度が高くなるため、この端部Ｐでインパクトイオナイゼーションが発生する。これにより、電子とホールの対が発生する。この結果、このホールによるホール電流がサブ電流として発生する。このサブ電流は、ｐ-ボディ領域ＧＢＬを経由してｐ+バックゲート領域ＰＢＧを通ってＧＮＤ電位に流れ出す。
　しかしながら、比較例１の半導体装置では、ｐ+バックゲート領域ＰＢＧは、ｎ+ソース領域ＳＲに対してトレンチゲート電極ＴＧＥと反対側において、ｎ+ソース領域ＳＲに沿って直線状に形成されているため、ｐ+バックゲート領域ＰＢＧの平面視における面積を十分に確保することができない。したがって、ｐ+バックゲート領域ＰＢＧはホールを十分に引き抜くことができない。このため、ｐ-ボディ領域ＧＢＬの電位が上昇することによって、ｎ+ソース領域ＳＲ、ｐ-ボディ領域ＧＢＬおよびｎ-ドリフト領域ＮＤＲによるｎｐｎ寄生バイポーラ動作が生じる。よって、オン耐圧が低い。
　続いて、図１５～図１７を参照して、比較例２の半導体装置も、ｐ+バックゲート領域ＰＢＧの構成およびゲート電極ＧＥの構成が主に本実施の形態の半導体装置と異なっている。また、ｐ-リサーフ領域ＲＳＦ１が形成されていない。
　比較例２の半導体装置では、平面視において、ｎ+ソース領域ＳＲはゲート電極ＧＥを挟んでｎ+ドレイン領域ＤＲと対向するように配置されている。また、平面視において、ｎ+ソース領域ＳＲのゲート電極ＧＥに面しない３方向がｐ+バックゲート領域ＰＢＧで囲われている。
　比較例２の半導体装置でも、ｎ-ドリフト領域ＮＤＲのｎ+ドレイン領域ＤＲ側の端部Ｐでインパクトイオナイゼーションが発生し、サブ電流がｐ-ボディ領域ＧＢＬを経由してｐ+バックゲート領域ＰＢＧを通ってＧＮＤ電位に流れ出す。
　しかしながら、比較例２の半導体装置では、ｐ+バックゲート領域ＰＢＧはｎ+ソース領域ＳＲに対してｎ+ドレイン領域ＤＲと反対側に配置されている。このため、ｐ-ボディ領域ＧＢＬの電位が上昇しやすく、ｎ+ソース領域ＳＲ、ｐ-ボディ領域ＧＢＬおよびｎ-ドリフト領域ＮＤＲによるｎｐｎ寄生バイポーラ動作が生じる。ｐ+バックゲート領域ＰＢＧによって寄生バイポーラ動作を十分に低減できないため、オン耐圧が低い。
　これに対して、図１および図１８～図１９を参照して、本実施の形態の半導体装置では、ｐ+バックゲート領域ＰＢＧは、主表面Ｓ１においてｎ+ソース領域ＳＲの第１および第２の部分Ｐ１、Ｐ２の間に配置され、かつｎ+ソース領域ＳＲに対してｎ+ドレイン領域ＤＲ側に配置されている。
　本実施の形態の半導体装置でも、ｎ-ドリフト領域ＮＤＲのｎ+ドレイン領域ＤＲ側の端部Ｐでインパクトイオナイゼーションが発生し、サブ電流がｐ-ボディ領域ＧＢＬを経由してｐ+バックゲート領域ＰＢＧを通ってＧＮＤ電位に流れ出す。本実施の形態の半導体装置では、図１に示すように、主表面Ｓ１において、ｎ+ソース領域ＳＲの第１および第２の部分Ｐ１、Ｐ２の間にｐ+バックゲート領域ＰＢＧが配置されているため、第１および第２の部分Ｐ１、Ｐ２の間に配置されたｐ+バックゲート領域ＰＢＧからもホールを引き抜くことができる。また、ｎ+ソース領域ＳＲに対してｎ+ドレイン領域ＤＲ側にｐ+バックゲート領域ＰＢＧが配置されているため、ｐ+バックゲート領域ＰＢＧからホールを引き抜くことができる。したがって、ｐ+バックゲート領域ＰＢＧはホールを十分に引き抜くことができる。これにより、ｐ-ボディ領域ＧＢＬの電位の上昇を抑制することができるため、ｎ+ソース領域ＳＲ、ｐ-ボディ領域ＧＢＬおよびｎ-ドリフト領域ＮＤＲによるｎｐｎ寄生バイポーラ動作を抑制することができる。このため、ｐ+バックゲート領域によって寄生バイポーラ動作を低減させてオン耐圧を向上することができる。
　また、本実施の形態の半導体装置では、図２に示すように、ｎ+ソース領域ＳＲに対してｎ+ドレイン領域ＤＲ側にｐ+バックゲート領域ＰＢＧが配置されている。このため、ｎ-ドリフト領域ＮＤＲのｎ+ドレイン領域ＤＲ側の端部Ｐからｐ-ボディ領域ＧＢＬを通ってｐ+バックゲート領域ＰＢＧに至るホールの経路を短くすることができる。つまり、ｐ-ボディ領域ＧＢＬにおけるホールの経路を短くすることができる。これにより、サブ電流が流れる際に、ｐ-ボディ領域ＧＢＬによる抵抗を小さくすることができるため、オン耐圧を改善することができる。
　また、本実施の形態の半導体装置では、図１に示すように、主表面Ｓ１において、ｎ+ソース領域ＳＲの第１および第２の部分Ｐ１、Ｐ２の間にｐ+バックゲート領域ＰＢＧが配置されているため、トレンチゲート電極のチャネル幅を小さくすることができる。このため、ドレイン電流を小さくすることができるため、ｎ-ドリフト領域ＮＤＲのｎ+ドレイン領域ＤＲ側の端部Ｐでのインパクトイオナイゼーションを抑制することができる。これにより、サブ電流の発生を抑制できるため、ｎ+ソース領域ＳＲ、ｐ-ボディ領域ＧＢＬおよびｎ-ドリフト領域ＮＤＲによるｎｐｎ寄生バイポーラ動作を抑制することができる。このため、ｐ+バックゲート領域によって寄生バイポーラ動作を低減させてオン耐圧を向上することができる。
　また、本実施の形態の半導体装置では、図４に示すように、ｐ+バックゲート領域ＰＢＧはｐ-ボディ領域ＧＢＬよりも不純物密度が高くなっている。このため、ｐ+バックゲート領域ＰＢＧはｐ-ボディ領域ＧＢＬからホールを引き抜きやすい。
　また、本実施の形態の半導体装置では、ｐ+バックゲート領域ＰＢＧは、主表面Ｓ１においてｎ+ソース領域ＳＲがトレンチゲート電極ＴＧＥと対向する領域以外のｎ+ソース領域ＳＲの周囲に配置されている。このため、ｐ+バックゲート領域ＰＢＧの面積を大きくすることができる。これにより、ｐ+バックゲート領域ＰＢＧからホールを十分に引き抜くことができる。よって、ｐ-ボディ領域ＧＢＬの電位の上昇を十分に抑制することができるため、ｎ+ソース領域ＳＲ、ｐ-ボディ領域ＧＢＬおよびｎ-ドリフト領域ＮＤＲによるｎｐｎ寄生バイポーラ動作を十分に抑制することができる。このため、ｐ+バックゲート領域によって寄生バイポーラ動作を低減させてオン耐圧を向上することができる。
　また、本実施の形態の半導体装置では、ｐ-リサーフ領域ＲＳＦ１がｎ-ドリフト領域ＮＤＲの主表面Ｓ１側に接するように配置されているため、ｎ-ドリフト領域ＮＤＲのｐ-リサーフ領域ＲＳＦ１とのｐｎ接合部に空乏層を形成することができる。これにより、ｎ+ソース領域ＳＲとｎ+ドレイン領域ＤＲとの間の耐圧を向上することができる。
　さらに、本実施の形態の半導体装置では、第２のリサーフ領域ＲＳＦ２がｎ-ドリフト領域ＮＤＲのｐ-リサーフ領域ＲＳＦ１側と反対側に接するように配置されているため、ｎ-ドリフト領域ＮＤＲのｐ-基板領域ＳＢとのｐｎ接合部にも空乏層を形成することができる。これにより、ｎ+ソース領域ＳＲとｎ+ドレイン領域ＤＲとの間の耐圧をさらに向上することができる。
　次に、本実施の形態の変形例について説明する。以下の本実施の形態の変形例では、コンタクトレイアウトが上記の本実施の形態と異なっている。
　図２０を参照して、本実施の形態の変形例１では、主表面Ｓ１に配置され、ｎ+ソース領域ＳＲに接続された導電層（ビア）ＶＡと、ｐ+バックゲート領域ＰＢＧに接続された導電層（ビア）ＶＡとがそれぞれスリット状に形成されている。これらの導電層（ビア）ＶＡはそれぞれ、ソース－ドレイン方向に対して直交する方向に、互いに離れて、並んで配置されている。なお、図２０は図１に対応する図であって、図２０中ＩＩ－ＩＩ線に沿う断面図は図２に対応する。
　導電層（ビア）ＶＡは、第１のコンタクトＣＯ１と、第２のコンタクトＣＯ２とを有している。第１のコンタクトＣＯ１は、ゲートトレンチＣＨに沿って、第１および第２の部分Ｐ１、Ｐ２上にまたがるように配置され、第１および第２の部分Ｐ１、Ｐ２およびｐ+バックゲート領域ＰＢＧに接続されている。第２のコンタクトＣＯ２は、第１のコンタクトＣＯ１に対してゲートトレンチＣＨと反対側に、第１のコンタクトＣＯ１に沿って、ｐ+バックゲート領域ＰＢＧ上に配置され、ｐ+バックゲート領域ＰＢＧ上に接続されている。
　本実施の形態の変形例１では、導電層ＶＡがスリット状に形成されているため、導電層ＶＡとｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧとの接触面積を大きくすることができる。つまり、導電層ＶＡと第１および第２の部分Ｐ１、Ｐ２およびｐ+バックゲート領域ＰＢＧとの接続部である第１のコンタクトＣＯ１と、導電層ＶＡとｐ+バックゲート領域ＰＢＧとの接続部である第２のコンタクトＣＯ２を大きくすることができる。このため、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧのそれぞれとの第１および第２のコンタクトＣＯ１、ＣＯ２の抵抗を低減することができる。
　また、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧの配置密度は、コンタクトホールの場合には、導電層（ビア）ＶＡの配置密度によって制限されるが、スリットの場合には、導電層（ビア）ＶＡの配置密度によって制限されない。
　また、図２１および図２２を参照して、本実施の形態の変形例２では、主表面Ｓ１に配置され、ｐ+バックゲート領域ＰＢＧに接続された導電層（ビア）ＶＡと、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧの両方に接続された導電層（ビア）ＶＡがそれぞれスリット状に形成されている。これらの導電層（ビア）ＶＡはそれぞれ、ソース-ドレイン方向に、互いに離れて、並んで配置されている。
　導電層（ビア）ＶＡは、第３のコンタクトＣＯ３を有している。第３のコンタクトＣＯ３は、ゲートトレンチＣＨと交差する方向に延在している。第３のコンタクトＣＯ３は、ｎ+ソース領域ＳＲおよびｎ+ソース領域ＳＲに対してｎ+ドレイン領域ＤＲ側に配置されたｐ+バックゲート領域ＰＢＧ上にまたがるように配置され、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧ上に接続されている。
　本実施の形態の変形例２では、導電層ＶＡがスリット状に形成されているため、導電層ＶＡとｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧとの接触面積を大きくすることができる。つまり、導電層ＶＡとｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧとの接触面積を大きくすることができる。このため、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧのそれぞれとの第２および第３のコンタクトＣＯ３の抵抗を低減することができる。
　また、平面視におけるｐ+バックゲート領域ＰＢＧの幅Ｌａは、コンタクトホールの場合には、導電層（ビア）ＶＡの配置密度によって制限されるが、スリットの場合には、導電層（ビア）ＶＡの配置密度によって制限されない。
　また、図２３および図２４を参照して、本実施の形態の変形例３では、シリサイド層ＳＣが形成されている。シリサイド層ＳＣは、シリコンが金属材料と反応した領域である。シリサイド層ＳＣは、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧ上にまたがって配置されている。つまり、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧは、主表面Ｓ１方向に関して互いに接するように隣り合っており、シリサイド層ＳＣはｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧの双方の上面をまたぐように形成されている。そして、このシリサイド層ＳＣの上面にビアＶＡが接続されている。本変形例の第１の例では、ビアＶＡは、ｐ+バックゲート領域ＰＢＧ上の領域においてシリサイド層ＳＣに接続されている。このビアＶＡはｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧとの双方が共有している。
　本実施の形態の変形例３では、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧがシリサイド層ＳＣによって電気的に接続されているため、直接ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧ上にビアＶＡを配置する必要がない。このため、シリサイド層ＳＣを経由して、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧにビアＶＡを電気的に接続することができる。これにより、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧのレイアウトがビアＶＡのレイアウトに制限されないため、より高密度、または、より小さな面積でｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧをレイアウトすることができる。
　したがって、上記では本変形例の第１の例として、ビアＶＡがｐ+バックゲート領域ＰＢＧ上の領域においてシリサイド層ＳＣに接続されている場合について説明したが、図２５を参照して、本変形例の第２の例に示すように、ビアＶＡがｎ+ソース領域ＳＲ上の領域においてシリサイド層ＳＣに接続されていてもよい。また、図２６を参照して、本変形例の第３の例に示すように、ビアＶＡがｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＰＢＧにまたがる領域においてシリサイド層ＳＣに接続されていてもよい。
　（実施の形態２）
　本実施の形態２の半導体装置は、実施の形態１に対して、スーパージャンクション構造を有している点で主に異なっている。
　図２７を参照して、本実施の形態では、ドレイン構造がスーパージャンクション構造で構成されている。具体的には、半導体基板ＳＵＢ内であってｐ-基板領域ＳＢの主表面Ｓ１側に接するように、ｎ型の不純物を含むＮカラムＮＣと、ｐ型の不純物を含むＰカラムＰＣとが形成されている。ＮカラムＮＣとＰカラムＰＣとはソース－ドレイン方向に直交する方向に交互に配置されている。ＮカラムＮＣおよびＰカラムＰＣは、半導体基板ＳＵＢに多段イオン注入を行うことにより形成される。ＮカラムＮＣおよびＰカラムＰＣは、主表面Ｓ１から３μｍ程度の深さまで一様な不純物濃度で形成されている。ＮカラムＮＣおよびＰカラムＰＣは、幅および不純物濃度がスーパージャンクション条件を満たすように形成されている。
　なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない（このことは以下の各実施の形態において同じである）。
　本実施の形態の半導体装置は、スーパージャンクション構造を有しているため、Ｎカラム濃度が高くなることで、低オン抵抗となる。このため、寄生バイポーラ動作によるオン耐圧低下が発生しやすいが、ｐ+バックゲート領域によって寄生バイポーラ動作を低減させてオン耐圧を改善することができる。
　図２８を参照して、実施の形態１の比較例１と、本実施の形態とのオン電流波形を比較した。本実施の形態では、実効のソースＷ長が異なるため、低ドレイン電圧時の飽和電流を合わせるために、ゲート電圧を高めに設定し、チャネル抵抗をそろえて比較している。この結果、本実施の形態では、比較例１に比べて、ドレイン電圧が８０Ｖを超えた状態でも、ドレイン電流のドレイン電圧に依存した増加が抑えられ、オン耐圧が改善されている。
　（実施の形態３）
　本実施の形態３の半導体装置は、実施の形態１に対して、半導体基板がＳＯＩ（Silicon　On　Insulator）である点で主に異なっている。
　図２９および図３０を参照して、本実施の形態の半導体装置では、ｎ-ドリフト領域（ドリフト領域）ＮＤＲの他方の主表面Ｓ２側に接するように、絶縁層ＯＸが形成されている。絶縁層ＯＸはたとえばシリコン酸化膜よりなり、その厚みは０．１μｍ以上２μｍ以下であることが好ましい。また、半導体基板ＳＵＢの主表面Ｓ１から図の上下方向に延びるトレンチゲート電極ＴＧＥ（ゲートトレンチＣＨ）は、少なくともｎ-ドリフト領域ＮＤＲに達しており、絶縁層ＯＸに達するように形成されることが好ましい。
　半導体基板ＳＵＢにＳＯＩを使用することによって、ＬＤＭＯＳトランジスタ部が絶縁層ＯＸによってｐ-基板領域ＳＢから分離される。これにより、ＬＤＭＯＳトランジスタ部はハイサイドトランジスタとしても使用可能であり、また、他の領域との干渉を防ぐことができる。
　（実施の形態４）
　本実施の形態４の半導体装置は、実施の形態１に対して、ラテラル（横型）のＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）である点で異なっている。
　図３１～図３３を参照して、具体的には、実施の形態１のｎ+ソース領域に対応する領域がｎ+エミッタ領域（エミッタとなる第１の不純物領域）ＥＲで構成されており、ｎ+ドレイン領域に対応する領域がｐ+コレクタ領域（コレクタとなる第２導電型の第２の不純物領域）ＣＲで構成されている。また、実施の形態１に対して、半導体基板がＳＯＩである点でも異なっている。
　実施の形態の半導体装置でも、ｐ+バックゲート領域ＰＢＧが主表面Ｓ１においてｎ+エミッタ領域ＥＲの第１および第２の部分Ｐ１、Ｐ２の間に配置され、かつｎ+エミッタ領域ＥＲに対してｐ+コレクタ領域ＣＲ側に配置されているため、ｐ+バックゲート領域ＰＢＧによって寄生バイポーラ動作を低減させてオン耐圧を向上することができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　ＡＬ　金属配線、ＣＣＶ　凹部、ＣＨ　ゲートトレンチ、ＣＯ１　第１のコンタクト、ＣＯ２　第２のコンタクト、ＣＲ　ｐ+コレクタ領域、ＤＲ　ｎ+ドレイン領域、ＥＲ　ｎ+エミッタ領域、ＧＢＬ　ｐ-ボディ領域、ＧＥ　ゲート電極、ＧＩ　ゲート絶縁膜、ＩＩ　層間絶縁膜、ＭＳＫ　マスクパターン、ＮＣ　Ｎカラム、ＮＤＲ　ｎ-ドリフト領域、ＮＷＬ　ｎ型ウェル領域、ＯＸ　絶縁層、ＰＣ　Ｐカラム、Ｐ１　第１の部分、Ｐ２　第２の部分、ＰＢＧ　ｐ+バックゲート領域、ＲＳＦ１　第１のリサーフ領域、ＲＳＦ２　第２のリサーフ領域、ＳＢ　ｐ-基板領域、ＳＣ　シリサイド層、ＳＰＲ　分離絶縁膜、ＳＲ　ｎ+ソース領域、ＳＵＢ　半導体基板、ＴＧＥ　トレンチゲート電極、ＶＡ　ビア。

Claims (7)

  1. 　横型の絶縁ゲート型電界効果トランジスタ部を有する半導体装置であって、
    　主表面および前記主表面に形成された溝を有する半導体基板と、
    　前記半導体基板の前記溝内に埋め込まれた前記絶縁ゲート型電界効果トランジスタ部のゲート電極と、
    　前記主表面において前記溝に沿って互いに分離された第１および第２の部分を有し、ソースまたはエミッタとなる第１導電型の第１の不純物領域と、
    　前記主表面において前記第１の不純物領域に対して前記溝と反対側に配置され、第１導電型のドレインまたは第２導電型のコレクタとなる第２の不純物領域と、
    　前記主表面において前記第１および第２の部分の間に配置され、かつ前記第１の不純物領域に対して前記第２の不純物領域側に配置された第２導電型のバックゲート領域とを備えた、半導体装置。
  2. 　前記バックゲート領域は、前記主表面において前記第１の不純物領域が前記ゲート電極と対向する領域以外の前記第１の不純物領域の周囲に配置されている、請求項１に記載の半導体装置。
  3. 　前記主表面上に配置され、かつ前記第１の不純物領域および前記バックゲート領域に電気的に接続された導電層をさらに備え、
    　前記導電層は、
    　前記溝に沿って、前記第１および第２の部分上にまたがるように配置され、かつ前記第１および第２の部分および前記バックゲート領域に接続された第１のコンタクトと、
    　前記第１のコンタクトに対して前記溝と反対側に、前記第１のコンタクトに沿って、前記バックゲート領域上に配置され、かつ前記バックゲート領域に接続された第２のコンタクトとを含む、請求項１に記載の半導体装置。
  4. 　前記主表面上に配置され、かつ前記第１の不純物領域および前記バックゲート領域に電気的に接続された導電層をさらに備え、
    　前記導電層は、
    　前記主表面において前記溝と交差する方向に延在し、かつ前記第１の不純物領域および前記第１の不純物領域に対して前記第２の不純物領域側に配置された前記バックゲート領域上にまたがるように配置され、かつ前記第１の不純物領域および前記バックゲート領域に接続された第３のコンタクトを含む、請求項１に記載の半導体装置。
  5. 　前記主表面において前記第１の不純物領域および前記バックゲート領域上にまたがって配置されたシリサイド層をさらに備えた、請求項１項に記載の半導体装置。
  6. 　前記半導体基板内に配置された第１導電型のドリフト領域と、
    　前記ドリフト領域の前記主表面側に接する第２導電型の第１のリサーフ領域とをさらに備えた、請求項１項に記載の半導体装置。
  7. 　前記ドリフト領域の前記第１のリサーフ領域側と反対側に接する第２導電型の第２のリサーフ領域をさらに備えた、請求項６に記載の半導体装置。
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