JP7365154B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
低耐圧におけるスイッチング用の半導体装置として、横型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）が知られている。横型ＭＯＳＦＥＴを大電流のスイッチングに用いた際には、オン状態における抵抗（オン抵抗）を低く抑えることが損失を抑制する上で重要である。横型ＭＯＳＦＥＴのオン抵抗はチャネル部の抵抗が大部分を占める。横型ＭＯＳＦＥＴのオン抵抗を低減する絶縁ゲート構造として、トレンチゲート構造の横型ＭＯＳＦＥＴも開示されている。
特開平11-103058号公報
Akio Nakagawa and Yusuke Kawaguchi "Improved 20V Lateral Trench Gate MOSFETs with Very Low On-resistance of 7.8 mΩ mm2.", ISPSD’2000 Copyright 2000 by the IEEE. Catalog Number: 00CH37094C
本実施の形態は、オン抵抗を低減可能な半導体装置を提供する。
本実施の形態の一態様によれば、半導体装置は、第１導電型の半導体基板の表面に配置された第１導電型の第１ウェル領域と、前記第１ウェル領域と第１方向に隣接して配置された第２導電型の第２ウェル領域と、前記第１ウェル領域に配置された第２導電型のソース領域と、前記第１ウェル領域に前記ソース領域と前記第１方向に直交する第２方向に隣接して配置された第１導電型のコンタクト領域と、前記第２ウェル領域に配置された第２導電型のドレイン領域と、前記ソース領域及び前記コンタクト領域と前記第２ウェル領域との間にゲート絶縁膜を介して配置されたゲート電極と、前記第１ウェル領域の表面から所定の深さまで達した溝内にトレンチゲート絶縁膜を介して配置されたトレンチゲート電極とを備え、前記トレンチゲート電極は、前記コンタクト領域と前記第２ウェル領域との間に配置され、前記トレンチゲート電極の前記コンタクト領域に隣接する第２方向の長さは、前記コンタクト領域の第２方向の長さよりも長い。
本実施の形態によれば、オン抵抗を低減可能な半導体装置を提供することができる。
本実施の形態に係る半導体装置の模式的平面パターン構成図。 （ａ）図１のＩ－Ｉ線に沿う模式的断面構造図、（ｂ）図１のＩＩ－ＩＩ線に沿う模式的断面構造図。 比較例に係る半導体装置の模式的平面パターン構成図。 （ａ）図３のＩＩＩ－ＩＩＩ線に沿う模式的断面構造図、（ｂ）図３のＩＶ－ＩＶ線に沿う模式的断面構造図。 本実施の形態の変形例１に係る半導体装置の模式的平面パターン構成図。 （ａ）図５のＶ－Ｖ線に沿う模式的断面構造図、（ｂ）図５のＶＩ－ＶＩ線に沿う模式的断面構造図。 本実施の形態の変形例２に係る半導体装置の模式的平面パターン構成図。 本実施の形態の変形例３に係る半導体装置の模式的平面パターン構成図。 本実施の形態の変形例４に係る半導体装置の模式的平面パターン構成図。 本実施の形態の変形例５に係る半導体装置の模式的平面パターン構成図。 本実施の形態の変形例６に係る半導体装置の模式的平面パターン構成図。 本実施の形態の変形例７に係る半導体装置の模式的平面パターン構成図。 本実施の形態の変形例８に係る半導体装置の模式的平面パターン構成図。 本実施の形態の変形例１に係る半導体装置の製造方法の３Ｄ－ＴＣＡＤシミュレーション結果であって、（ａ）トレンチ形成工程を示す鳥瞰構成図（その１）、（ｂ）ゲート絶縁膜形成工程を示す鳥瞰構成図（その２）。 本実施の形態の変形例１に係る半導体装置の製造方法の３Ｄ－ＴＣＡＤシミュレーション結果であって、（ａ）トレンチ及び表面にゲート電極を形成する工程を示す鳥瞰構成図（その３）、（ｂ）ソース領域及びドレイン領域を形成するためのイオン注入工程を示す鳥瞰構成図（その４）。 本実施の形態の変形例１に係る半導体装置の製造方法の３Ｄ－ＴＣＡＤシミュレーション結果であって、ソース電極及びドレイン電極形成工程を示す鳥瞰構成図（その５）。 比較例に係る半導体装置の３Ｄ－ＴＣＡＤシミュレーション結果であって、（ａ）拡散分布を示す平面図、（ｂ）電流密度分布を示す平面図。 （ａ）図１７（ｂ）のＶＩＩ－ＶＩＩ線に沿う模式的断面構造図、（ｂ）図１７（ｂ）のＶＩＩＩ－ＶＩＩＩ線に沿う模式的断面構造図。 本実施の形態の変形例１に係る半導体装置の３Ｄ－ＴＣＡＤシミュレーション結果であって、（ａ）拡散分布を示す平面図、（ｂ）電流密度分布を示す平面図。 （ａ）図１９（ｂ）のＩＸ－ＩＸ線に沿う模式的断面構造図、（ｂ）図１９（ｂ）のＸ－Ｘ線に沿う模式的断面構造図。 （ａ）本実施の形態の変形例１に係る半導体装置の３Ｄ－ＴＣＡＤシミュレーション結果であって、ソース領域及びドレイン領域を形成するためのイオン注入工程後を示す鳥瞰構成図、（ｂ）。比較例に係る半導体装置の３Ｄ－ＴＣＡＤシミュレーション結果であって、ソース領域及びドレイン領域を形成するためのイオン注入工程後を示す鳥瞰構成図。
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[実施の形態]
本実施の形態に係る半導体装置１の模式的平面パターン構成は、図１に示すように表され、図１のＩ－Ｉ線に沿う模式的断面構造は、図２（ａ）に示すように表され、図１のＩＩ－ＩＩ線に沿う模式的断面構造は、図２（ｂ）に示すように表される。
本実施の形態に係る半導体装置１は、図１、図２（ａ）及び図２（ｂ）に示すように、半導体基板１０と、第１ウェル領域１４と、第２ウェル領域１２Ｌ、１２Ｒと、ソース領域１８と、コンタクト領域１９と、ドレイン領域１６Ｌ、１６Ｒと、ゲート電極２０と、トレンチゲート電極２８ＴＧとを備える。
半導体基板１０は、例えば、ｐ型を備える。第１ウェル領域１４は、半導体基板１０の表面に配置され、例えば、ｐ型を備える。第２ウェル領域１２Ｌ、１２Ｒは、半導体基板１０の表面に、第１ウェル領域１４とＹ方向に隣接して配置され、例えば、ｎ型を備える。
ソース領域１８は、第１ウェル領域１４に配置され、例えば、ｎ+型を備える。コンタクト領域１９は、第１ウェル領域１４に、ソース領域１８とＹ方向に直交するＺ方向に隣接して配置され、例えば、ｐ+型を備える。ドレイン領域１６Ｌ、１６Ｒは、第２ウェル領域１２Ｌ、１２Ｒに配置され、例えば、ｎ+型を備える。
ゲート電極２０は、ソース領域１８及びコンタクト領域１９と第２ウェル領域１２Ｌ、１２Ｒとの間にゲート絶縁膜（２１：図６参照）を介して配置される。
トレンチゲート電極２８ＴＧは、第１ウェル領域１４の表面から所定の深さまで達したトレンチ（溝）内にトレンチゲート絶縁膜（２１ＴＧ：図６参照）を介して配置され、ゲート電極２０と同時形成可能である。図１、図２（ａ）及び図２（ｂ）では、ゲート絶縁膜（２１）、トレンチゲート絶縁膜（２１ＴＧ）は図示を省略している。
ここで、トレンチゲート電極２８ＴＧは、図１、図２（ａ）及び図２（ｂ）に示すように、コンタクト領域１９と第２ウェル領域１２Ｌ、１２Ｒとの間に配置される。
また、図１に示すように、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接するＺ方向の長さＬＴＧは、コンタクト領域１９のＺ方向の長さＬＰよりも長く設定される。トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接するＺ方向の長さＬＴＧをコンタクト領域１９のＺ方向の長さＬＰよりも長く設定することで、ｎ+型ソース領域１８からｐウェル領域１４への電子注入効率を高め、オン抵抗に関係するチャネル抵抗を低減することができる。
また、図１に示すように、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部ＥＡは、ソース領域１８まで延伸するように設定される。トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部ＥＡをソース領域１８まで延伸するように設定することで、ｎ+型ソース領域１８からｐウェル領域１４への電子注入効率を高め、オン抵抗に関係するチャネル抵抗を低減することができる。
また、図１に示すように、トレンチゲート電極２８ＴＧのＺ方向の幅ＬＴＧは、コンタクト領域１９から第２ウェル領域１２Ｌ、１２Ｒとの間のＹ方向において、徐々に減少する。
また、図１に示すように、トレンチゲート電極２８ＴＧのコンタクト領域１９と第２ウェル領域１２Ｌ、１２Ｒとの間の第１の辺が、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する第２の辺となす内角は、９０度以下であっても良い。すなわち、トレンチゲート電極の側壁がコンタクト領域と接する内角は、９０度以下であっても良い。
また、図１に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９と第２ウェル領域１２Ｌ、１２Ｒとの間の第１の辺が、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する第２の辺となす内角は、鋭角であっても良い。すなわち、トレンチゲート電極２８ＴＧの側壁が第２ウェル領域１２Ｌ、１２Ｒと接する内角は鋭角であっても良い。
また、図１、図２（ａ）及び図２（ｂ）に示すように、ｎ＋ソース領域１８に接続されるソースプラグ電極２６Ｎと、ｐ+コンタクト領域１９に接続されるコンタクトプラグ電極２６Ｐとを備える。更に、ソースプラグ電極２６Ｎとコンタクトプラグ電極２６Ｐとを接続するソース配線電極（２６Ｗ：図１６参照）を備える。
また、図１、図２（ａ）及び図２（ｂ）に示すように、ｎ＋ドレイン領域１６Ｌ、１６Ｒに接続されるドレインプラグ電極２４Ｌ、２４Ｒと、ドレインプラグ電極２４Ｌ、２４Ｒに接続されるドレイン配線電極（２４Ｗ：図１６参照）を備える。
（比較例）
トレンチゲートを採用しない比較例に係る半導体装置１Ａの模式的平面パターン構成は、図３に示すように表され、図３のＩＩＩ－ＩＩＩ線に沿う模式的断面構造は、図４（ａ）に示すように表され、図３のＩＶ－ＩＶ線に沿う模式的断面構造は、図４（ｂ）に示すように表される。
比較例に係る半導体装置１Ａは、図３、図４（ａ）及び図４（ｂ）に示すように、半導体基板１０と、第１ウェル領域１４と、第２ウェル領域１２Ｌ、１２Ｒと、ソース領域１８と、コンタクト領域１９と、ドレイン領域１６Ｌ、１６Ｒと、ゲート電極２０とを備える。
比較例に係る半導体装置１Ａは、横型ＤＭＯＳＦＥＴを備えており、ゲート電圧印加時チャネル領域ＣＨが形成されるが、バッティング領域ＢＲ部分はｎ+ソース領域１８が電子源として作用しない。
ゲート電圧を印加することで、ウェハ表面にチャネル領域ＣＨが形成され、ドレイン電圧を印加することで、ｎ+ソース領域１８から電子を引っ張りドレイン領域１６Ｌ、１６Ｒへ電子が流れる(電流が流れる)。バッティング領域ＢＲではチャネルＣＨを形成してもソース端子位置がｐ+型のため、十分な電流は流れない。このため、わずかに抵抗を上げる要因となる。
本実施の形態に係る半導体装置１においては、バッティング領域ＢＲの電流を生み出せず無駄になる領域を、トレンチゲート電極２８ＴＧを備える構造にすることで、チャネル領域を深く形成させ電流量を増やすことができる。この際トレンチマスクの形状を工夫することで、ななめ方向の電流成分阻害を防止することができる。
本実施の形態に係る半導体装置１においては、電流源(ソース)として寄与できないｐ+コンタクト領域１９の横のバッティング領域ＢＲにトレンチゲート電極２８ＴＧ構造を形成し、バッティング領域ＢＲ部分近傍ではチャネルがより深く形成される。このため、流れる電流量が増大し、チャネル抵抗を減少可能である。
本実施の形態に係る半導体装置１において、トレンチゲート電極２８ＴＧはバッティング領域ＢＲより広く形成し、ｎ+ソース領域１８と接するように形成する。その際、ゲート電極２０の配置パターンよりもｎ+ソース領域１８及びｐ+コンタクト領域１９にせり出して食い込んでｎ+ソース領域１８及びｐ+コンタクト領域１９の内側までトレンチ（溝）ＴＲを掘ることで、ｎ+ソース領域１８と接する面積を増やすことで、電流供給能力をより高めている。
また、トレンチゲート電極２８ＴＧはｎウェル領域１２Ｌ、１２Ｒまで接するように形成する。
また、トレンチゲート電極２８ＴＧの形状を上記のように、鋭角に配置することで、チャネル表面を走る電流減衰を抑制することができる。
本実施の形態に係る半導体装置のトレンチゲート電極は、平面視において、三角型形状、矩形型形状、半円形型形状、紡錘型形状、楔型形状、どんぐり型形状、及び台形型形状の群から選ばれる少なくとも１種類もしくは複数種類を含む構成を備えていても良い。
（変形例１）
本実施の形態の変形例１に係る半導体装置１の模式的平面パターン構成は、図５に示すように表され、図５のＶ－Ｖ線に沿う模式的断面構造は、図６（ａ）に示すように表され、図５のＶＩ－ＶＩ線に沿う模式的断面構造は、図６（ｂ）に示すように表される。
本実施の形態の変形例１に係る半導体装置１においては、図５に示すように、トレンチゲート電極２８ＴＧの形状は、略三角形状を備えるが、角部分が辺を備える六角形状とみることもできる。
また、図５、図６（ａ）及び図６（ｂ）に示すように、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、コンタクト領域１９にせり出して配置されている。
また、図５、図６（ａ）及び図６（ｂ）に示すように、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、ソース領域１８にせり出して配置されている。
また、図５、図６（ａ）及び図６（ｂ）に示すように、トレンチゲート電極２８ＴＧは、ｎウェル領域１２Ｌ、１２Ｒにせり出して配置されている。その他の構成は、本実施の形態に係る半導体装置１と同様である。
本実施の形態の変形例１に係る半導体装置においても電流増幅を見込むことができ、オン抵抗を低減可能である。
（変形例２）
本実施の形態の変形例２に係る半導体装置１の模式的平面パターン構成は、図７に示すように表される。
本実施の形態の変形例２に係る半導体装置１においては、図７に示すように、トレンチゲート電極２８ＴＧの形状は、矩形型形状を備える。
また、図７に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、コンタクト領域１９にせり出して配置されている。
また、図７に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、ソース領域１８にせり出して配置されている。
また、図７に示すように、トレンチゲート電極２８ＴＧは、ｎウェル領域１２Ｌ、１２Ｒにせり出して配置されている。その他の構成は、本実施の形態に係る半導体装置１と同様である。
本実施の形態の変形例２に係る半導体装置においても電流増幅を見込むことができ、オン抵抗を低減可能である。
（変形例３）
本実施の形態の変形例３に係る半導体装置１の模式的平面パターン構成は、図８に示すように表される。
本実施の形態の変形例３に係る半導体装置１においては、図８に示すように、トレンチゲート電極２８ＴＧの形状は、平面視において、三角型形状を備える。
また、図８に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、コンタクト領域１９にせり出して配置されている。
また、図８示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、ソース領域１８にせり出して配置されている。
また、図８に示すように、トレンチゲート電極２８ＴＧは、ｎウェル領域１２Ｌ、１２Ｒにせり出して配置されている。その他の構成は、本実施の形態に係る半導体装置１と同様である。
本実施の形態の変形例３に係る半導体装置においても電流増幅を見込むことができ、オン抵抗を低減可能である。
（変形例４）
本実施の形態の変形例４に係る半導体装置１の模式的平面パターン構成は、図９に示すように表される。
本実施の形態の変形例３に係る半導体装置１においては、図９に示すように、トレンチゲート電極２８ＴＧの形状は、平面視において、半円形型形状を備える。
また、図９に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、コンタクト領域１９にせり出して配置されている。
また、図９示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、ソース領域１８にせり出して配置されている。
また、図９に示すように、トレンチゲート電極２８ＴＧは、ｎウェル領域１２Ｌ、１２Ｒにせり出して配置されている。その他の構成は、本実施の形態に係る半導体装置１と同様である。
本実施の形態の変形例４に係る半導体装置においても電流増幅を見込むことができ、オン抵抗を低減可能である。
（変形例５）
本実施の形態の変形例５に係る半導体装置１の模式的平面パターン構成は、図１０に示すように表される。
本実施の形態の変形例３に係る半導体装置１においては、図１０に示すように、トレンチゲート電極２８ＴＧの形状は、平面視において、紡錘型形状を備える。
また、図１０に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、コンタクト領域１９にせり出して配置されている。
また、図１０示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、ソース領域１８にせり出して配置されている。
また、図１０に示すように、トレンチゲート電極２８ＴＧは、ｎウェル領域１２Ｌ、１２Ｒにせり出して配置されている。その他の構成は、本実施の形態に係る半導体装置１と同様である。
本実施の形態の変形例５に係る半導体装置においても電流増幅を見込むことができ、オン抵抗を低減可能である。
（変形例６）
本実施の形態の変形例６に係る半導体装置１の模式的平面パターン構成は、図１１に示すように表される。
本実施の形態の変形例６に係る半導体装置１においては、図１１に示すように、トレンチゲート電極２８ＴＧの形状は、平面視において、楔型形状を備える。
また、図１１に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、コンタクト領域１９にせり出して配置されている。
また、図１１示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、ソース領域１８にせり出して配置されている。
また、図１１に示すように、トレンチゲート電極２８ＴＧは、ｎウェル領域１２Ｌ、１２Ｒにせり出して配置されている。その他の構成は、本実施の形態に係る半導体装置１と同様である。
本実施の形態の変形例６に係る半導体装置においても電流増幅を見込むことができ、オン抵抗を低減可能である。
（変形例７）
本実施の形態の変形例７に係る半導体装置１の模式的平面パターン構成は、図１２に示すように表される。
本実施の形態の変形例７に係る半導体装置１においては、図１２に示すように、トレンチゲート電極２８ＴＧの形状は、平面視において、どんぐり型形状を備える。
また、図１２に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、コンタクト領域１９にせり出して配置されている。
また、図１２に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、ソース領域１８にせり出して配置されている。
また、図１２に示すように、トレンチゲート電極２８ＴＧは、ｎウェル領域１２Ｌ、１２Ｒにせり出して配置されている。その他の構成は、本実施の形態に係る半導体装置１と同様である。
本実施の形態の変形例７に係る半導体装置においても電流増幅を見込むことができ、オン抵抗を低減可能である。
（変形例８）
本実施の形態の変形例８に係る半導体装置１の模式的平面パターン構成は、図１３に示すように表される。
本実施の形態の変形例８に係る半導体装置１においては、図１３に示すように、トレンチゲート電極２８ＴＧの形状は、平面視において、台形型形状を備える。
また、図１３に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、コンタクト領域１９にせり出して配置されている。
また、図１３に示すように、平面視において、トレンチゲート電極２８ＴＧのコンタクト領域１９に隣接する端部は、ソース領域１８にせり出して配置されている。
また、図１３に示すように、トレンチゲート電極２８ＴＧは、ｎウェル領域１２Ｌ、１２Ｒにせり出して配置されている。その他の構成は、本実施の形態に係る半導体装置１と同様である。
本実施の形態の変形例８に係る半導体装置においても電流増幅を見込むことができ、オン抵抗を低減可能である。
（製造方法＿３Ｄ－ＴＣＡＤシミュレーション結果）
本実施の形態の変形例１に係る半導体装置１においてトレンチゲート形成プロセスの３Ｄ－ＴＣＡＤシミュレーションによる検証結果を以下に示す。
（Ａ）本実施の形態の変形例１に係る半導体装置の製造方法であって、トレンチ溝形成工程を示す鳥瞰構成は、図１４（ａ）に示すように表される。
まず、図１４（ａ）に示すように、ｐ型のシリコン半導体基板１０に対して、ｐウェル領域１４及びｎウェル領域１２Ｒを形成後、ｐウェル領域１４に対して所定の深さまで、トレンチＴＲをシリコンのドライエッチング技術を用いて形成する。本実施の形態の変形例１に係る半導体装置では、トレンチＴＲは図５に示すように三角型形状を備えるが、図１４（ａ）では、トレンチＴＲの構造が明確化されるように、Ｙ－Ｘ面で切断された構造が示されている。
（Ｂ）ゲート絶縁膜形成工程を示す鳥瞰構成は、図１４（ｂ）に示すように表される。
図１４（ｂ）に示すように、トレンチＴＲを形成した半導体基板１０の表面にゲート絶縁膜２１、トレンチゲート絶縁膜２１ＴＧを形成する。ゲート絶縁膜２１、トレンチゲート絶縁膜２１ＴＧとしては、例えば、シリコン酸化膜を適用可能である。ゲート絶縁膜２１及びトレンチゲート絶縁膜２１ＴＧの形成工程は、半導体基板１０の表面の同時酸化により形成される。
（Ｃ）トレンチＴＲ及び半導体基板１０の表面にゲート電極２０及びトレンチゲート電極２８ＴＧを形成する工程を示す鳥瞰構成は、図１５（ａ）に示すように表される。
ゲート絶縁膜２１及びトレンチゲート絶縁膜２１ＴＧを形成した半導体基板１０の表面に対して、化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法を用いて、ポリシリコンを堆積し、パターニングする。ゲート電極２０及びトレンチゲート電極２８ＴＧは、例えば、高濃度にドーピングされたポリシリコンを形成する工程により、同時に形成可能である。
（Ｄ）ソース領域及びドレイン領域を形成するためのイオン注入工程を示す鳥瞰構成は、図１５（ｂ）に示すように表される。
ゲート電極２０及びトレンチゲート電極２８ＴＧを形成後、ポリシリコンゲート電極２０の側壁部にゲート側壁絶縁膜２１ＳＷを形成する。ゲート側壁絶縁膜２１ＳＷとしては、例えばシリコン窒化膜を形成する。
次に、例えば、ＡｓもしくはＰをドーパントとするイオン注入技術を適用して、ｎ+ソース領域１８及びｎ+ドレイン領域１６Ｒを形成する。この時、ＬＤＤ（Lightly Doped Drain）プロセス技術を用いても良い。
次に、例えば、Ｂをドーパントとするイオン注入技術を適用して、コンタクト領域１９を形成する。コンタクト領域１９はｐ+高濃度にドープされる。
（Ｅ）ソース電極及びドレイン電極の形成工程を示す鳥瞰構成は、図１６に示すように表される。
ｎ+ソース領域１８及びｎ+ドレイン領域１６Ｒに対して、ソースプラグ電極２６Ｎ及びドレインプラグ電極２４Ｒを形成し、コンタクト領域１９に対して、コンタクトプラグ電極２６Ｐを形成する。
次に、ソースプラグ電極２６Ｎとコンタクトプラグ電極２６Ｐとを接続するソース配線電極２６Ｗを形成し、ドレインプラグ電極２４Ｒと接続するドレインプラグ電極２４Ｒを形成する。
（拡散分布、電流密度分布）
本実施の形態の変形例１に係る半導体装置１においてトレンチゲートを採用することにより、深い部分の電流経路が成立することを、３Ｄ－ＴＣＡＤシミュレーシンにより検証した結果を以下に示す。
トレンチゲートを採用しない比較例に係る半導体装置の３Ｄ－ＴＣＡＤシミュレーション結果であって、拡散分布を示す平面図は、図１７（ａ）に示すように表され、電流密度分布を示す平面図は、図１７（ｂ）に示すように表される。
また、図１７（ｂ）のＶＩＩ－ＶＩＩ線に沿う模式的断面構造は、図１８（ａ）に示すように表され、図１７（ｂ）のＶＩＩＩ－ＶＩＩＩ線に沿う模式的断面構造は、図１８（ｂ）に示すように表される。
本実施の形態の変形例１に係る半導体装置の３Ｄ－ＴＣＡＤシミュレーション結果であって、拡散分布を示す平面は、図１９（ａ）に示すように表され、電流密度分布を示す平面図は、図１９（ｂ）に示すように表される。
また、図１９（ｂ）のＩＸ－ＩＸ線に沿う模式的断面構造は、図２０（ａ）に示すように表され、図１９（ｂ）のＸ－Ｘ線に沿う模式的断面構造は、図２０（ｂ）に示すように表される。ここで、図２０（ａ）において、トレンチＴＲが示されているが、トレンチＴＲ内に示される矢印は、トレンチゲート電極の側壁に沿って流れる電流の向きを模式的に示している。
図１７（ａ）及び図１７（ｂ）と図１９（ａ）及び図１９（ｂ）に示される平面図を比較しても電流量の増加を判断することは難しいが、図１８（ａ）と図２０（ａ）を比較すると、トレンチゲート形成することで、コンタクト領域１９の横のトレンチ側壁近傍の深い領域にも電流経路が形成されることがわかる。トレンチゲートを形成することにより、トレンチに沿う深い領域にも電流経路が形成される。これにより電流量が増える。図１８（ａ）と図２０（ａ）の断面構造を比較すると、トレンチゲートがある場合はｐ+コンタクト領域１９の内部にも電流経路が形成されていることがわかる。
トレンチゲートを採用することにより、深い部分の電流経路が成立することを、３Ｄ－ＴＣＡＤシミュレーシンにより検証した。
本実施の形態の変形例１に係る半導体装置の３Ｄ－ＴＣＡＤシミュレーション結果であって、ソース領域及びドレイン領域を形成するためのイオン注入工程後を示す鳥瞰構成は、図２１（ａ）に示すように表される。一方、比較例に係る半導体装置の３Ｄ－ＴＣＡＤシミュレーション結果であって、ソース領域及びドレイン領域を形成するためのイオン注入工程後を示す鳥瞰構成は、図２１（ｂ））に示すように表される。
比較例に係る半導体装置では、トレンチゲート電極２８ＴＧはｐ+コンタクト領域１９と接する部分において、ｐ+コンタクト領域１９へのせり出しは存在しない。また、トレンチゲート電極２８ＴＧの形状は、Ｙ方向に延伸する直線的な形状を備えている。
一方、本実施の形態の変形例１に係る半導体装置では、トレンチゲート電極２８ＴＧはｐ+コンタクト領域１９と接する部分において、ｐ+コンタクト領域１９へせり出した構造を有する。
本実施の形態の変形例１に係る半導体装置では、トレンチゲート電極２８ＴＧをゲート電極２０よりもＹ方向にせり出させることで、トレンチゲート側壁をより強くｎ+ソース領域１８と接続できる構成を備えている。トレンチゲート側壁に接するｎ+ソース領域１８が増えるため、ドレイン電圧印加時に効率的に電子を引き出すことができる。デバイスオン時のトレンチゲート部分の電子源としてはトレンチゲート側壁に接するｎ+ソース領域１８が作用する。トレンチゲート横の領域がｎ+領域である場合、ｎ+領域は多くが無駄である。その領域をｐ+コンタクト領域１９とすることで、寄生バイポーラ(ｎｐｎ)動作を抑える領域として作用する。静電破壊耐量はチャネル領域に近い位置にｐ+コンタクト領域１９がある方が強い。
本実施の形態の変形例１に係る半導体装置では、トレンチゲート電極２８ＴＧに隣接して横にｐ+コンタクト領域１９があるため、静電破壊に強い構造となる。
また、本実施の形態の変形例１に係る半導体装置では、トレンチゲート電極２８ＴＧの側壁形状は、Ｙ方向に延伸する方向に傾斜する鋭角的な形状を備えている。素子動作時には、ソースからドレインのコンタクトプラグに向けて電子が流れることになる。この時トレンチゲートをコンタクトプラグへ向かって斜めに配置することで、ソースからコンタクトプラグまで一直線に電子が走ることになるため、電流効率が良い。またトレンチゲート側壁への極端な電流集中を防ぐことができる。
本実施の形態の変形例１に係る半導体装置では、トレンチゲート側壁の形状を鋭角にすることで、チャネル表面の電流経路阻害を最小限にすることができ、同時にトレンチゲート側壁の電流集中を防ぐこともできる。
以上、説明したように、本実施の形態によれば、オン抵抗を低減可能な半導体装置を提供することができる。
[その他の実施の形態]
上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
以上の説明において、ｐ型とｎ型を反転させて形成した半導体装置も適用可能である。
このように、本実施の形態は、ここでは記載していない様々な実施の形態等を含む。
本実施の形態の半導体装置は、低耐圧におけるスイッチング用の高効率パワー半導体装置等幅広い応用分野に適用可能である。
１、１Ａ…半導体装置、１０…半導体基板、１２Ｌ、１２Ｒ…ｎウェル領域、１４…ｐウェル領域、１６Ｌ、１６Ｒ…ｎ+ドレイン領域、１８…ｎ+ソース領域、１９…ｐ+コンタクト領域、２０…ゲート電極、２１…ゲート絶縁膜、２１ＴＧ…トレンチゲート絶縁膜、２１ＳＷ…ゲート側壁絶縁膜、２４Ｌ、２４Ｒ…ドレインプラグ電極、２４Ｗ…ドレイン配線電極、２６Ｎ…ソースプラグ電極、２６Ｐ…コンタクトプラグ電極、２６Ｗ…ソース配線電極、２８ＴＧ…トレンチゲート電極、ＴＲ…トレンチ（溝）、ＢＲ…バッティング領域、ＣＨ…チャネル領域

Claims (10)

  1. 第１導電型の半導体基板の表面に配置された第１導電型の第１ウェル領域と、
    前記第１ウェル領域と第１方向に隣接して配置された第２導電型の第２ウェル領域と、
    前記第１ウェル領域に配置された第２導電型のソース領域と、
    前記第１ウェル領域に前記ソース領域と前記第１方向に直交する第２方向に隣接して配置された第１導電型のコンタクト領域と、
    前記第２ウェル領域に配置された第２導電型のドレイン領域と、
    前記ソース領域及び前記コンタクト領域と前記第２ウェル領域との間に配置されたゲート電極と、
    前記第１ウェル領域の表面から所定の深さまで達した溝内に配置されたトレンチゲート電極と
    を備え、前記トレンチゲート電極は、前記コンタクト領域と前記第２ウェル領域との間に配置され、
    前記トレンチゲート電極の前記コンタクト領域に隣接する第２方向の長さは、前記コンタクト領域の第２方向の長さよりも長い、半導体装置。
  2. 前記トレンチゲート電極の前記コンタクト領域に隣接する端部は、前記ソース領域まで延伸する、請求項１に記載の半導体装置。
  3. 前記トレンチゲート電極は、前記コンタクト領域にせり出して配置する、請求項１または２に記載の半導体装置。
  4. 前記トレンチゲート電極は、前記ソース領域にせり出して配置する、請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記トレンチゲート電極は、前記第２ウェル領域にせり出して配置する、請求項１～４のいずれか１項に記載の半導体装置。
  6. 前記トレンチゲート電極の第２方向の幅は、前記コンタクト領域から前記第２ウェル領域との間の第１方向に徐々に減少する、請求項１～５のいずれか１項に記載の半導体装置。
  7. 前記トレンチゲート電極の前記コンタクト領域と前記第２ウェル領域との間の第１の辺が、前記トレンチゲート電極のコンタクト領域に隣接する第２の辺となす内角は、９０度以下である、請求項１～６のいずれか１項に記載の半導体装置。
  8. 前記トレンチゲート電極は、三角型形状、矩形型形状、半円形型形状、紡錘型形状、楔型形状、どんぐり型形状、及び台形型形状の群から選ばれる少なくとも１種類もしくは複数種類を含む、請求項１～７のいずれか１項に記載の半導体装置。
  9. 前記ソース領域に接続されるソースプラグ電極と、
    前記コンタクト領域に接続されるコンタクトプラグ電極と、
    前記ソースプラグ電極と前記コンタクトプラグ電極とを接続するソース配線電極と、
    前記ドレイン領域に接続されるドレインプラグ電極と、
    前記ドレインプラグ電極に接続されるドレイン配線電極と
    を備える、請求項１～８のいずれか１項に記載の半導体装置。
  10. 前記ゲート電極と前記トレンチゲート電極は同時に形成される、請求項１～９のいずれか１項に記載の半導体装置。
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