JP2007059710A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 LDMOS構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成することができる半導体装置およびその製造方法を提供する。
【解決手段】 nシリコン基板1における主表面1aでの表層部にpウェル領域2、nソース領域3、nドレイン領域4が形成されている。基板1の主表面1aからトレンチ5が掘られ、その平面構造としてソース領域3からドレイン領域4に向かう方向においてソース領域3とドレイン領域4との間のpウェル領域2を貫通するように形成されている。トレンチ5の内面および主表面1aの上にゲート酸化膜を介してゲート電極が形成され、トレンチゲート電極7について、ソース領域3からドレイン領域4に向かう方向におけるpウェル領域2でのドレイン領域4側の端部の徐々に浅くなっている箇所に対応する部位が、ドレイン領域4に近づくに従い深さを徐々に減少させた形状となっている。
【選択図】 図3

Description

本発明は、半導体装置およびその製造方法に関するものである。
従来技術(特許文献1)のLDMOSにおいては、プレーナゲート電極に加えてトレンチゲート電極を形成することにより、チャネル抵抗を低減して低いオン抵抗を実現している。
特開2005−26664号公報
しかし、単にプレーナゲート電極に加えてトレンチゲート電極を設けただけではゲート電極の面積の増加を招き、これによりドレイン側拡散領域とゲート電極との対向面積が増加してしまい、ゲート・ドレイン間の容量(Qgd)が増大する。
そして、例えば、高速スイッチングが必要な用途(スイッチング電源等)においては、ゲート・ドレイン間の容量増大により、スイッチング速度が低下し、これによるスイッチング損失が増大してしまい、全体の損失を低減できないという問題があった。
本発明はこのような背景の下になされたものであり、その目的は、LDMOS構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成することができる半導体装置およびその製造方法を提供することにある。
請求項1に記載の発明によれば、プレーナゲート電極に加えてトレンチゲート電極を形成することにより電流経路を基板表面から離れた深い部分にまで形成してオン抵抗を小さくすることができる。さらに、トレンチゲート電極について、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位を、ソース領域からドレイン領域に近づくに従い深さを徐々に減少させた形状にしているので、半導体基板による第1導電型の領域とトレンチゲート電極の対向面積を小さくでき、これによりゲート・ドレイン間容量を小さくすることができる。このようにして、LDMOS構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成することができる。
請求項2に記載のように、請求項1に記載の半導体装置において、ソース領域からドレイン領域に向かう方向における、半導体基板の主表面上に配したソース電極のコンタクト部の形成範囲には少なくとも一部にトレンチゲート電極が形成されていない領域があると、半導体基板による第1導電型の領域とトレンチゲート電極の対向面積をより小さくでき、よりゲート・ドレイン間容量を小さくすることができる。
請求項1に記載の半導体装置の製造方法として、請求項3に記載のように、トレンチを形成するに際し、基板上に、トレンチ形成用開口部を有し、かつ、当該トレンチ形成用開口部は少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における幅がドレイン領域側程狭くなっているマスクを配置する第1工程と、前記トレンチ形成用開口部からドライエッチングにより基板に、少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチを形成する第2工程と、前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第3工程と、を少なくとも有すると、請求項1に記載の半導体装置を製造する上で好ましいものとなる。
請求項1に記載の半導体装置の製造方法として、請求項4に記載のように、前記半導体基板として(100)面を主表面とするシリコン基板を用い、トレンチを形成するに際し、(100)面を主表面とするシリコン基板上に、トレンチ形成用開口部を有するマスクを配置する第1工程と、前記トレンチ形成用開口部からアルカリ水溶液によるウエットエッチングにより基板に、ドレイン領域側の側壁が(111)面となり、当該側壁がソース領域からドレイン領域に向かう方向での深さがドレイン領域側程浅くなっているトレンチを形成する第2工程と、前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第3工程と、を少なくとも有すると、請求項1に記載の半導体装置を製造する上で好ましいものとなる。
請求項5に記載のように、請求項4に記載の半導体装置の製造方法において、前記アルカリ水溶液としてKOH水溶液を用いるとよい。
請求項1に記載の半導体装置の製造方法として、請求項6に記載のように、トレンチを形成するに際し、基板上に、トレンチ形成用溝部を有し、かつ、当該トレンチ形成用溝部は少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているマスクを配置する第1工程と、前記トレンチ形成用溝部からエッチングにより基板に、少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチを形成する第2工程と、前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第3工程と、を少なくとも有すると、請求項1に記載の半導体装置を製造する上で好ましいものとなる。
(第1の実施の形態)
以下、本発明を具体化した第1の実施形態を図面に従って説明する。
図1には、本実施形態における半導体装置の平面図を示す。図1のA−A線での縦断面を図2に、図1のB−B線での縦断面を図3に示す。
半導体装置は第1導電型の半導体基板としてのnシリコン基板1に作り込まれており、横型パワーMOSトランジスタであって、LDMOS構造を有する(トレンチゲート型LDMOSFETである)。nシリコン基板1の上面(1a)を主表面としている。以下の説明においてn型が第1導電型であり、p型が第2導電型である。
図2において、nシリコン基板1の主表面1aでの表層部には、チャネル形成領域としてのpウェル領域2が形成されている。このpウェル領域2は図1においては左側に位置し、直線的に延びている。pウェル領域2内におけるnシリコン基板1の主表面1aでの表層部にはnソース領域3がpウェル領域2よりも浅く形成されている。
シリコン基板1の主表面1aでの表層部にはnドレイン領域4がpウェル領域2とは離間した位置に形成されている。このnドレイン領域4は図1においては右側に位置し、pウェル領域2(nソース領域3)と平行を保った状態で直線的に延びている。
図3に示すように、nシリコン基板1の主表面1aからトレンチ5が掘られている。トレンチ5は複数設けられている。トレンチ5の平面構造として、図1に示すごとくnソース領域3からnドレイン領域4に向かう方向においてソース領域3とドレイン領域4との間のpウェル領域2を貫通するように形成されている。
図3に示すように、トレンチ5の内面においてゲート絶縁膜としてのゲート酸化膜6を介してトレンチゲート電極7が形成されている。詳しくは、トレンチゲート電極7はリンがドープされたポリシリコンを用いており、このポリシリコンがゲート電極としてトレンチ5に埋め込まれている。トレンチゲート電極7はpウェル領域2よりも一定距離以上深く形成されている(図3のL寸法が所定値以上となっている)。
ここで、トレンチ5について、ソース領域3からドレイン領域4に向かう方向におけるpウェル領域2でのドレイン領域4側の端部の徐々に浅くなっている箇所に対応する部位8が、ソース領域3からドレイン領域4に近づくに従い深さHを徐々に減少させた形状となっている。本実施形態では、円弧状に切り欠いた形状をなしている。よって、トレンチ5に埋め込まれるトレンチゲート電極7についても、ソース領域3からドレイン領域4に向かう方向におけるpウェル領域2でのドレイン領域4側の端部の徐々に浅くなっている箇所に対応する部位8が、ソース領域3からドレイン領域4に近づくに従い深さを徐々に減少させた形状となっている(円弧状に切り欠いた形状をなしている)。
シリコン基板1の主表面1aにはLOCOS酸化膜9が形成され、LOCOS酸化膜9はpウェル領域2とnドレイン領域4との間に延設されている。また、図2に示すように、nシリコン基板1の主表面1aの上にゲート絶縁膜としてのゲート酸化膜10を介してプレーナゲート電極11が形成されている。このプレーナゲート電極11も前述のトレンチゲート電極7と同様にリンがドープされたポリシリコンを用いており、かつ、ゲート電極7とゲート電極11とは一体的に形成されている。
シリコン基板1の主表面1a上にはソース電極12とドレイン電極13が形成されている。ソース電極12は図1に示すようにトレンチゲート電極7の間に配置されている。ソース電極12はnソース領域3およびpウェル領域2と接するように配置され、nソース領域3およびpウェル領域2と電気的に接続されている。ドレイン電極13はnドレイン領域4と接するように配置され、nドレイン領域4と電気的に接続されている。ゲート電極(不純物ドープトポリシリコン膜)7,11上を含めた基板1上にはシリコン酸化膜14が形成されている。
そして、横型パワーMOSトランジスタがオフ時の場合には電流は流れないが、横型パワーMOSトランジスタのオン時(ゲート電極に正の電圧を印加した時)には、pウェル領域2におけるトレンチゲート電極7に対向する部位およびプレーナゲート電極11に対向する部位に反転層が形成される。そして、図1,2においてIplにて示す電流経路にてnソース領域3から、pウェル領域2におけるプレーナゲート電極11に対向する部位(反転層)を通して、ドリフト領域であるnシリコン基板1を介してnドレイン領域4に電流が流れる。また、図1,3においてItrにて示す電流経路にてnソース領域3から、pウェル領域2におけるトレンチゲート電極7に対向する部位(反転層)を通して、ドリフト領域であるnシリコン基板1を介してnドレイン領域4に電流が流れる。このとき、電流経路Itrは表面から離れた深い部分にまで形成され、そのためオン抵抗を小さくすることができる。
さらに本実施形態では、図3に示すごとく、トレンチゲート電極7について、右面と下面とでなす角部においては円弧状に切り欠いた形状としている(ソース領域3からドレイン領域4に近づくに従い深さが徐々に減少する形状をなしている)。これにより、n領域(1)とトレンチゲート電極7の対向面積が小さくなっており、ゲート・ドレイン間の容量Qgdを小さくすることができる。
次に、製造方法を、図4〜図9を用いて説明する。
図4はウエハの平面図であり、図5は図4のA−A線での縦断面図である。
図5に示すように、nシリコン基板1を用意する。そして、LOCOS酸化膜9を形成する。さらに、図4,5に示すように、nシリコン基板1の上にトレンチ形成用のマスク20を配置する。マスク20にはトレンチ形成用の開口部20aが形成されている。開口部20aは、図4に示すように、図中での左側はその幅がW1で一定であるが図中の右側においてソース側からドレイン側に近づくほど小さくなっている(図4においては右端の幅がW2となるように直線的に狭くなっている)。つまり、トレンチ形成用開口部20aは少なくともソース領域からドレイン領域に向かう方向におけるpウェル領域2でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における幅がドレイン領域側程狭くなっている。
そして、図5に示すように、nシリコン基板1の上面側からドライエッチングを行う。これにより、図6に示すように、マスク20の開口部20aを通してnシリコン基板1にトレンチ5が形成される。このとき、図4に示したように平面形状として開口部20aの形状(トレンチゲート電極のパターン)が図4での左側については一定幅であるが図4での右側についてはソース側からドレイン側に近づく程細くなっているので、図5に示すようにトレンチエッチをドライエッチングで行うと、図6に示すように図中の左側においては深さ一定であるが図6での右側については(マスク幅が細い部分は)深さが徐々に浅くなる。これによって、所望の形状のトレンチ5が得られる。つまり、トレンチ5は、ソース領域からドレイン領域に向かう方向におけるpウェル領域2でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなる。
その後、図7に示すように、熱酸化により、トレンチ5の内壁を含むnシリコン基板1の主表面1aの上にゲート酸化膜(6,10)を形成する。さらに、不純物ドープトポリシリコン膜25を成膜(デポ)してトレンチ5内を不純物ドープトポリシリコン膜25で埋め込む。
そして、図8に示すように、基板1上の不純物ドープトポリシリコン膜25をエッチバックして所定の膜厚とする。
引き続き、基板1上の不純物ドープトポリシリコン膜25をホト工程・ドライエッチング工程を経て、図9に示すようにパターニングして、プレーナゲート電極11とする。
このようにして、トレンチ5の内面においてゲート酸化膜6を介してトレンチゲート電極7を形成するとともに、主表面1aの上にゲート酸化膜10を介してプレーナゲート電極11を形成する。このとき、トレンチゲート電極7については、トレンチ5内にゲート酸化膜6を介して、ソース領域からドレイン領域に向かう方向におけるpウェル領域(2)でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させた形成とすることができる。
引き続き、ゲート電極(7,11)をマスクとしたイオン注入にてpウェル領域2およびnソース領域3を形成する。さらに、nドレイン領域4を形成する。
そして、ゲート電極(7,11)の上を含めた基板1上に、シリコン酸化膜14を形成する。さらに、シリコン酸化膜14にコンタクトホールを形成した後に、ソース電極12とドレイン電極13を形成する。その後に、配線を行う。
その結果、図1,2,3に示す横型パワーMOSトランジスタ(トレンチゲート型LDMOS)が製造される。
ここで、比較のためのトレンチゲート構造を有するトランジスタを図21,22に示す。図21は平面図であり、図22は図21のA−A線での縦断面図である。図22に示すごとくトレンチゲート電極7の断面が四角形になっている。
ここで、ゲート・ドレイン間容量Qgdはドレイン部のn領域(1)とトレンチゲート電極7の対向する面積により決定される。一方、オン抵抗Ronは、pウェル領域2からトレンチゲート電極7が一定距離以上深くなっていればほとんど変わらない(図22のL寸法が所定値以上であればよい)。これらの点を考慮して、図3に示す本実施形態においてはオン抵抗低減に効果の小さいトレンチゲート電極部分を削減することで、低いオン抵抗と低いドレイン・ゲート容量を両立し、オン抵抗Ronとゲート・ドレイン間容量Qgdの積Ron・Qgdを低くすることができる。
上記実施形態によれば、以下のような効果を得ることができる。
(イ)プレーナゲート電極11に加えてトレンチゲート電極7を形成することにより電流経路を基板表面から離れた深い部分にまで形成してオン抵抗を小さくすることができる。さらに、図3に示すごとく、トレンチゲート電極7について、ソース領域3からドレイン領域4に向かう方向におけるpウェル領域(チャネル形成領域)2でのドレイン領域4側の端部の徐々に浅くなっている箇所に対応する部位を、ソース領域3からドレイン領域4に近づくに従い深さを徐々に減少させた形状にしているので、基板によるn領域とトレンチゲート電極7の対向面積を小さくでき、これによりゲート・ドレイン間容量を小さくすることができる。このようにして、LDMOS構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成することができる。つまり、オン抵抗とゲート・ドレイン間容量の積(Ron・Qgd)を低減することができる。より詳しくは、LDMOS構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成し、高速スイッチング時の損失を低減すべくオン抵抗とゲート・ドレイン間容量の積(Ron・Qgd)を低減することができる。
(ロ)上記(イ)の半導体装置の製造方法として、トレンチ5を形成するに際し、図4,5に示すごとく、基板1上に、トレンチ形成用開口部20aを有し、かつ、当該トレンチ形成用開口部20aは少なくともソース領域からドレイン領域に向かう方向におけるpウェル領域(チャネル形成領域)2でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における幅がドレイン領域側程狭くなっているマスク20を配置する第1工程と、トレンチ形成用開口部20aからドライエッチングにより基板1に、少なくともソース領域からドレイン領域に向かう方向におけるpウェル領域(チャネル形成領域)2でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチ5を形成する第2工程(図6参照)と、図9のごとく、トレンチ5内にゲート絶縁膜としてのゲート酸化膜6を介して、ソース領域3からドレイン領域4に向かう方向におけるpウェル領域2でのドレイン領域4側の端部の徐々に浅くなっている箇所に対応する部位をソース領域3からドレイン領域4に近づくに従い深さを徐々に減少させたトレンチゲート電極7を形成する第3工程と、を少なくとも有する。これにより、(イ)の半導体装置を製造する上で好ましいものとなる。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
図10には、本実施形態における半導体装置の平面図を示す。図10のA−A線での縦断面を図11に示す。
本実施形態においてはトレンチゲート電極7の形状が図11に示すごとく直線的に切り欠かれている。
製造方法として、図12及び図13(図12のA−A断面図)に示すように、(100)面を主表面とするシリコン基板1の上にトレンチ形成用マスク30を形成する。このトレンチ形成用マスク30における開口部30aは長方形状をなしている。そして、図13に示すように、トレンチ形成のためのエッチングをKOHを含む水溶液中で行う。すると、図14に示すように、(111)面ではSiのエッチング速度が遅いので、希望のトレンチ形状が得られる。KOHの代わりにTMAH等を用いることも可能である。
その後、第1の実施形態と同様にして、ゲート酸化膜6,10の形成、ゲート電極7,11の形成、pウェル領域2の形成、nソース領域3の形成、nドレイン領域4の形成、ソース・ドレイン電極12,13の形成等を行う。
上記実施形態によれば、以下のような効果を得ることができる。
上記(イ)の半導体装置の製造方法として、半導体基板として(100)面を主表面とするシリコン基板1を用い、トレンチ5を形成するに際し、(100)面を主表面とするシリコン基板1上に、トレンチ形成用開口部30aを有するマスク30を配置する第1工程と、トレンチ形成用開口部30aからアルカリ水溶液によるウエットエッチング(KOHを含む水溶液によるウエットエッチング)により基板1に、ドレイン領域側の側壁が(111)面となり、当該側壁がソース領域からドレイン領域に向かう方向での深さがドレイン領域側程浅くなっているトレンチ5を形成する第2工程と、トレンチ5内にゲート絶縁膜としてのゲート酸化膜を介して、ソース領域からドレイン領域に向かう方向におけるpウェル領域(チャネル形成領域)2でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極7を形成する第3工程と、を少なくとも有する。これにより、(イ)の半導体装置を製造する上で好ましいものとなる。
ここで、アルカリ水溶液としてKOH水溶液を用いるとよい。
なお、図12ではマスク30の開口部30aの形状として長方形状をなしており、これにより図14に示すように側面が(111)面のトレンチ5を形成し、かつ当該トレンチ5は図14での右側壁以外の側壁も斜状となっていたが、マスク30の開口部形状を変えることにより、図14での右側壁のみ斜状としてもよい。
(第3の実施の形態)
次に、第3の実施の形態を、第1の実施の形態との相違点を中心に説明する。
図15(a),(b)、図16、図17、図18を用いて本実施形態における半導体装置の製造方法およびその構造を説明する。図15(a)はウエハの平面図であり、図15(b)は図15(a)のA−A線での縦断面図である。
図15(a),(b)に示すように、トレンチ形成用マスク40はトレンチ形成用溝部40aを有し、この溝部40aは段差を有している。つまり、トレンチを形成するときのマスクの厚さtを徐々に変えて、溝部40aのうちの第1溝41の底面では膜厚ゼロであり、第2溝42の底面では膜厚が薄く、第3溝43の底面では膜厚がもっと厚く、第4溝44の底面では膜厚がさらに厚くなっている。
そして、図16,17,18に示すように、基板1に対しエッチングを行って図18に示すようにトレンチ47を形成する。このエッチング工程においては、図15(b)の第1溝41での開口部からエッチングを開始して図16に示すように浅いトレンチ45を形成し、引き続きエッチングを継続して図17に示すようトレンチ46を形成し、さらにエッチングを継続して図18に示すようにトレンチ47を形成する。つまり、マスク材(40)とシリコンの選択比を考慮してマスク40の厚さを適当に設定することにより、エッチングの途中でマスク40での第2溝42の底面が無くなり(開口し)、ここからもシリコンエッチングが開始され、さらに、第3溝43の底面が無くなり(開口し)、ここからもシリコンエッチングが開始され、さらには第4溝44の底面が無くなり(開口し)、ここからもシリコンエッチングが開始される。このようにして、トレンチ深さの制御が行われる。
その後、第1の実施形態と同様にして、ゲート酸化膜6,10の形成、ゲート電極7,11の形成、pウェル領域2の形成、nソース領域3の形成、nドレイン領域4の形成、ソース・ドレイン電極12,13の形成等を行う。
上記実施形態によれば、以下のような効果を得ることができる。
上記(イ)の半導体装置の製造方法として、トレンチを形成するに際し、基板1上に、トレンチ形成用溝部40aを有し、かつ、当該トレンチ形成用溝部40aは少なくともソース領域からドレイン領域に向かう方向におけるpウェル領域(チャネル形成領域)2でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているマスク40を配置する第1工程と、トレンチ形成用溝部40aからエッチングにより基板1に、少なくともソース領域からドレイン領域に向かう方向におけるpウェル領域(チャネル形成領域)2でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチ47を形成する第2工程と、トレンチ47内にゲート絶縁膜としてのゲート酸化膜を介して、ソース領域からドレイン領域に向かう方向におけるpウェル領域(チャネル形成領域)2でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第3工程と、を少なくとも有する。これにより、(イ)の半導体装置を製造する上で好ましいものとなる。
(第4の実施の形態)
次に、第4の実施の形態を、第1の実施の形態との相違点を中心に説明する。
図19には、図1に代わる本実施形態における半導体装置の平面図を示す。図19のA−A線での縦断面を図20に示す。
本実施形態では、トレンチゲート電極7について、ソース領域からドレイン領域に向かう方向におけるソース電極12のコンタクト部の形成範囲Z1にはトレンチゲート電極7が形成されていない領域50がある。
よって、前述したように、ゲート・ドレイン間容量はドレイン側のn層(1)とトレンチゲート電極7の対向する面積により決定されているとともに、オン抵抗は、pウェル領域2からトレンチゲート電極7が一定距離以上深くなっていればほとんど変わらないので、本実施形態のようにオン抵抗低減に効果の小さいトレンチゲート部分を更に削減することで、低いオン抵抗と低いドレイン・ゲート容量を両立し、オン抵抗Ronとゲート・ドレイン間容量Qgdの積Ron・Qgdを第1実施形態に比べ更に低くすることができる。
図20ではソース領域からドレイン領域に向かう方向におけるソース電極12のコンタクト部の形成範囲Z1には全ての領域にトレンチゲート電極7が形成されていないが、これに限らず、図19,20において符号7’で示すようにソース領域からドレイン領域に向かう方向におけるソース電極12のコンタクト部の形成範囲Z1にはその一部の領域にトレンチゲート電極7(トレンチ5)がない構造としてもよい。
上記実施形態によれば、以下のような効果を得ることができる。
トレンチゲート電極7について、ソース領域3からドレイン領域4に向かう方向におけるpウェル領域2でのドレイン領域4側の端部の徐々に浅くなっている箇所に対応する部位を、ソース領域3からドレイン領域4に近づくに従い深さを徐々に減少させた形状とし、しかも、ソース領域からドレイン領域に向かう方向における、基板1の主表面1a上に配したソース電極12のコンタクト部の形成範囲Z1には少なくとも一部にトレンチゲート電極が形成されていない領域(50)がある構成とした。よって、基板1によるn領域とトレンチゲート電極7の対向面積をより小さくでき、よりゲート・ドレイン間容量を小さくすることができる。
これまでの説明においては第1導電型をn型とし、第2導電型をp型としたが、これを逆にして第1導電型をp型とし、第2導電型をn型としてもよい。
第1の実施形態における半導体装置の平面図。 図1のA−A線での縦断面図。 図1のB−B線での縦断面図。 製造工程を説明するためのウエハの平面図。 製造工程を説明するための図4のA−A線での縦断面図。 半導体装置の製造工程を説明するための縦断面図。 半導体装置の製造工程を説明するための縦断面図。 半導体装置の製造工程を説明するための縦断面図。 半導体装置の製造工程を説明するための縦断面図。 第2の実施形態における半導体装置の平面図。 図10のA−A線での縦断面図。 製造工程を説明するためのウエハの平面図。 製造工程を説明するための図12のA−A線での縦断面図。 半導体装置の製造工程を説明するための縦断面図。 (a)は第3の実施形態における製造工程を説明するためのウエハの平面図、(b)は(a)のA−A線での縦断面図。 半導体装置の製造工程を説明するための縦断面図。 半導体装置の製造工程を説明するための縦断面図。 半導体装置の製造工程を説明するための縦断面図。 第4の実施形態における半導体装置の平面図。 図19のA−A線での縦断面図。 比較のための半導体装置の平面図。 図21のA−A線での縦断面図。
符号の説明
1…シリコン基板、1a…主表面、2…pウェル領域、3…nソース領域、4…nドレイン領域、5…トレンチ、6…ゲート酸化膜、7…トレンチゲート電極、10…ゲート酸化膜、11…プレーナゲート電極、20…マスク、20a…開口部、30…マスク、30a…開口部、40…マスク、40a…トレンチ形成用溝部。

Claims (6)

  1. 第1導電型の半導体基板における主表面での表層部に形成された第2導電型のチャネル形成領域と、
    前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第1導電型のソース領域と、
    前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第1導電型のドレイン領域と、
    前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
    前記トレンチの内面においてゲート絶縁膜を介して形成されたトレンチゲート電極と、
    前記主表面の上にゲート絶縁膜を介して形成されたプレーナゲート電極と、
    を備えた、LDMOS構造を有する半導体装置において、
    トレンチゲート電極について、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位を、ソース領域からドレイン領域に近づくに従い深さを徐々に減少させた形状としたことを特徴とする半導体装置。
  2. ソース領域からドレイン領域に向かう方向における、半導体基板の主表面上に配したソース電極のコンタクト部の形成範囲には少なくとも一部にトレンチゲート電極が形成されていない領域があること特徴とする請求項1に記載の半導体装置。
  3. 第1導電型の半導体基板における主表面での表層部に形成された第2導電型のチャネル形成領域と、
    前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第1導電型のソース領域と、
    前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第1導電型のドレイン領域と、
    前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
    前記トレンチの内面においてゲート絶縁膜を介して形成されたトレンチゲート電極と、
    前記主表面の上にゲート絶縁膜を介して形成されたプレーナゲート電極と、
    を備えた、LDMOS構造を有する半導体装置の製造方法であって、
    トレンチを形成するに際し、基板上に、トレンチ形成用開口部を有し、かつ、当該トレンチ形成用開口部は少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における幅がドレイン領域側程狭くなっているマスクを配置する第1工程と、
    前記トレンチ形成用開口部からドライエッチングにより基板に、少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチを形成する第2工程と、
    前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第3工程と、
    を少なくとも有することを特徴とする半導体装置の製造方法。
  4. 第1導電型の半導体基板における主表面での表層部に形成された第2導電型のチャネル形成領域と、
    前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第1導電型のソース領域と、
    前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第1導電型のドレイン領域と、
    前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
    前記トレンチの内面においてゲート絶縁膜を介して形成されたトレンチゲート電極と、
    前記主表面の上にゲート絶縁膜を介して形成されたプレーナゲート電極と、
    を備えた、LDMOS構造を有する半導体装置の製造方法であって、
    前記半導体基板として(100)面を主表面とするシリコン基板を用い、トレンチを形成するに際し、(100)面を主表面とするシリコン基板上に、トレンチ形成用開口部を有するマスクを配置する第1工程と、
    前記トレンチ形成用開口部からアルカリ水溶液によるウエットエッチングにより基板に、ドレイン領域側の側壁が(111)面となり、当該側壁がソース領域からドレイン領域に向かう方向での深さがドレイン領域側程浅くなっているトレンチを形成する第2工程と、
    前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第3工程と、
    を少なくとも有することを特徴とする半導体装置の製造方法。
  5. 前記アルカリ水溶液としてKOH水溶液を用いたことを特徴とする請求項4に記載の半導体装置の製造方法。
  6. 第1導電型の半導体基板における主表面での表層部に形成された第2導電型のチャネル形成領域と、
    前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第1導電型のソース領域と、
    前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第1導電型のドレイン領域と、
    前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
    前記トレンチの内面においてゲート絶縁膜を介して形成されたトレンチゲート電極と、
    前記主表面の上にゲート絶縁膜を介して形成されたプレーナゲート電極と、
    を備えた、LDMOS構造を有する半導体装置の製造方法であって、
    トレンチを形成するに際し、基板上に、トレンチ形成用溝部を有し、かつ、当該トレンチ形成用溝部は少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているマスクを配置する第1工程と、
    前記トレンチ形成用溝部からエッチングにより基板に、少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチを形成する第2工程と、
    前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第3工程と、
    を少なくとも有することを特徴とする半導体装置の製造方法。
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