TW201530774A - 半導體裝置 - Google Patents

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新田哲也
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Abstract

於本發明之半導體裝置中，p+背閘極區域(PBG)係於主表面(S1)中配置於n+源極區域(SR)之第1及第2部分(P1、P2)之間，且相對於n+源極區域(SR)配置於n+汲極區域(DR)側。藉此，可獲得導通耐壓較高之半導體裝置。

Description

半導體裝置
本發明係關於一種半導體裝置。
先前，使用高耐壓LDMOS(Laterally Diffused Metal Oxide Semiconductor：橫向擴散金屬氧化物半導體)。例如，於論文「Theory of Semiconductor Superjunction Devices(半導體超接合裝置之理論)」(非專利文獻1)中，揭示有具有溝槽閘極構造之高耐壓LDMOS。該高耐壓LDMOS具有所謂之雙重降低表面電場(Double Resurf：Double Reduced Surface Field)構造。
又，於日本特開平11-307763號公報(專利文獻1)中，揭示有具有背閘極區域構造之高耐壓MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金屬氧化物半導體場效電晶體)。於該高耐壓MOSFET中，以於俯視下使源極區域隔著閘極電極與汲極區域對向之方式配置。且，揭示有該源極區域之未面向閘極電極之3側由背閘極區域包圍之構成。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開平11-307763號公報
[非專利文獻]
[非專利文獻1]Tatsuhiko Fujihira, "Theory of Semiconductor Superjunction Devices", JJAP, Vol.36(1997), pp.6254-6262
於具有上述論文所揭示之溝槽閘極構造之高耐壓LDMOS中，因於大電流動作時p型主體區域之通道附近之電位上升，而產生寄生雙極動作。因此，有導通耐壓較低之問題。
又，於上述公報所揭示之高耐壓MOSFET中，背閘極區域係相對於源極區域配置於與汲極區域相反之側。因此，無法藉由背閘極區域充分降低p型主體區域之電位上升，故有因寄生雙極動作以致導通耐壓較低之問題。
其他課題與新穎之特徵應可自本說明書之記述及附圖而明瞭。
於一實施形態之半導體裝置中，背閘極區域係於主表面中配置於第1雜質區域之第1及第2部分之間，且相對於第1雜質區域配置於第2雜質區域側。
根據一實施形態之半導體裝置，可提高導通耐壓。
AL‧‧‧金屬配線
CCV‧‧‧凹部
CH‧‧‧閘極溝槽
CO1‧‧‧第1接點
CO2‧‧‧第2接點
CO3‧‧‧第3接點
CR‧‧‧p+集電極區域
DR‧‧‧n+汲極區域
ER‧‧‧n+發射極區域
GBL‧‧‧p-主體區域
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
II‧‧‧層間絕緣膜
La‧‧‧寬度
log‧‧‧雜質密度
MSK‧‧‧掩膜圖案
NC‧‧‧N行
NDR‧‧‧n-漂移區域
NWL‧‧‧n型井區域
OX‧‧‧絕緣層
P‧‧‧端部
P1‧‧‧第1部分
P2‧‧‧第2部分
PBG‧‧‧p+背閘極區域
PC‧‧‧P行
RSF1‧‧‧第1降低表面電場區域
RSF2‧‧‧第2降低表面電場區域
S1‧‧‧主表面
S2‧‧‧主表面
SB‧‧‧p-基板區域
SC‧‧‧矽化物層
SPR‧‧‧分離絕緣膜
SR‧‧‧n+源極區域
SUB‧‧‧半導體基板
TGE‧‧‧溝槽閘極電極
VA‧‧‧通道
圖1係顯示實施形態1之半導體裝置之構成之概略俯視圖。
圖2係沿著圖1之II-II線之概略剖面圖。
圖3係沿著圖1之III-III線之概略剖面圖。
圖4係顯示圖2之剖面A之p型雜質密度分佈之圖。
圖5係顯示實施形態1之半導體裝置之製造方法之第1步驟之概略剖面圖。
圖6係顯示實施形態1之半導體裝置之製造方法之第2步驟之概略剖面圖。
圖7係顯示實施形態1之半導體裝置之製造方法之第3步驟之概略剖面圖。
圖8係顯示實施形態1之半導體裝置之製造方法之第4步驟之概略剖面圖。
圖9係顯示實施形態1之半導體裝置之製造方法之第5步驟之概略剖面圖。
圖10係顯示實施形態1之半導體裝置之製造方法之第6步驟之概略剖面圖。
圖11係顯示實施形態1之半導體裝置之製造方法之第7步驟之概略剖面圖。
圖12係顯示實施形態1之半導體裝置之製造方法之第8步驟之概略剖面圖。
圖13係顯示比較例1之半導體裝置之構成之概略俯視圖。
圖14係沿著圖13之XIV-XIV線之概略剖面圖。
圖15係顯示比較例2之半導體裝置之構成之概略俯視圖。
圖16係沿著圖15之XVI-XVI線之概略剖面圖。
圖17係沿著圖15之XVII-XVII線之概略剖面圖。
圖18係說明實施形態1之半導體裝置之作用效果之圖，係與圖2對應之概略剖面圖。
圖19係說明實施形態1之半導體裝置之作用效果之圖，係與圖3對應之概略剖面圖。
圖20係顯示實施形態1之半導體裝置之變化例1之構成之概略俯視圖。
圖21係顯示實施形態1之半導體裝置之變化例2之構成之概略俯視圖。
圖22係沿著圖21之XXII-XXII線之概略剖面圖。
圖23係顯示實施形態1之半導體裝置之變化例3之第1例之構成之概略俯視圖。
圖24係沿著圖23之XXIV-XXIV線之概略剖面圖。
圖25係顯示實施形態1之半導體裝置之變化例3之第2例之構成之概略俯視圖。
圖26係顯示實施形態1之半導體裝置之變化例3之第3例之構成之概略俯視圖。
圖27係顯示實施形態2之半導體裝置之構成之概略立體圖。
圖28係將實施形態2及比較例1之導通耐壓波形進行比較之圖。
圖29係顯示實施形態3之半導體裝置之構成之圖，係與圖2對應之概略剖面圖。
圖30係顯示實施形態3之半導體裝置之構成之圖，係與圖3對應之概略剖面圖。
圖31係顯示實施形態4之半導體裝置之構成之概略俯視圖。
圖32係沿著圖31之XXXII-XXXII線之概略剖面圖。
圖33係沿著圖31之XXXIII-XXXIII線之概略剖面圖。
以下，基於圖式對本實施形態進行說明。
(實施形態1)
參照圖1~圖3，本實施形態之半導體裝置具有例如LDMOS電晶體部(橫型之絕緣閘極型場效電晶體部)。另，於本實施形態之半導體裝置中，作為一例，對具有所謂之雙重降低表面電場構造之構成進行說明。
該半導體裝置主要具有半導體基板SUB、分離絕緣膜SPR、溝槽閘極電極(閘極電極)TGE。於半導體基板SUB，形成有n-漂移區域(漂移區域)NDR、p-降低表面電場區域(第1降低表面電場區域)RSF1、p- 主體區域GBL、n+源極區域(作為源極之第1導電型之第1雜質區域)SR、p+背閘極區域(第2導電型之背閘極區域)PBG、n+汲極區域(作為汲極之第1導電型之第2雜質區域)DR及n型井區域NWL。
半導體基板SUB具有包含含有例如p型雜質之矽之p-基板區域SB。又，半導體基板SUB具有彼此對向之一主表面S1(圖2上側之主表面S1)及另一主表面S2(圖2下側之主表面S2)、與形成於主表面S1之槽(閘極溝槽)CH。於圖2中，配置於半導體基板SUB內之另一主表面S2側之p-基板區域SB係作為第2降低表面電場區域RSF2而配置。第2降低表面電場區域RSF2係下側降低表面電場區域。
以位於半導體基板SUB內且與作為第2降低表面電場區域RSF2之p-基板區域SB之主表面S1側相接之方式，形成有包含n型(第1導電型)之雜質之n-漂移區域NDR。n-漂移區域NDR較佳為形成至例如自半導體基板SUB之主表面S1朝主表面S2之方向之深度為2μm左右之區域。n-漂移區域NDR係於沿著半導體基板SUB之主表面S1之方向，以於除了形成溝槽閘極電極TGE之區域以外之半導體基板SUB內之例如大致所有區域延伸之方式形成。
以與n-漂移區域NDR之主表面S1側相接之方式，配置有包含p型(第2導電型)之雜質之第2導電型之p-降低表面電場區域RSF1。p-降低表面電場區域RSF1構成上側降低表面電場區域。又，以與n-漂移區域NDR之與p-降低表面電場區域RSF1側相反之側相接之方式配置有作為第2導電型之第2降低表面電場區域RSF2之p-基板區域SB。第2降低表面電場區域RSF2構成下側降低表面電場區域。
p-降低表面電場區域RSF1係於沿著半導體基板SUB之主表面S1之方向，以於除了形成溝槽閘極電極TGE、p-主體區域GBL及n型井區域NWL之區域以外之半導體基板SUB內之例如大致所有區域延伸之方式形成。
於半導體基板SUB之主表面S1之一部分，以到達p-降低表面電場區域RSF1之方式形成有凹部CCV。分離絕緣膜SPR係藉由埋入凹部CCV內之矽氧化膜等之絕緣膜而形成。
於半導體基板SUB內，於沿著半導體基板SUB之主表面S1之方向鄰接於凹部CCV及分離絕緣膜SPR之區域內，以與n-漂移區域NDR之主表面S1側相接之方式，形成有包含p型之雜質之p-主體區域GBL。更具體而言，於未配置於分離絕緣膜SPR之正下方之區域及分離絕緣膜SPR之溝槽閘極電極TGE側之端部之區域中，以與n-漂移區域NDR之上面相接之方式於n-漂移區域NDR之主表面S1側形成有p-主體區域GBL。p-主體區域GBL與n-漂移區域NDR構成pn接合。
於半導體基板SUB之主表面S1中鄰接於p-主體區域GBL之區域，形成有閘極溝槽CH。閘極溝槽CH係以貫通鄰接於p-主體區域GBL及n-漂移區域NDR之區域且到達基板區域SB之方式，於與主表面S1交叉之(例如垂直之)方向延伸。
於閘極溝槽CH之底及側壁，形成有包含例如矽氧化膜之閘極絕緣膜GI。於閘極溝槽CH內，以與閘極絕緣膜GI之上面相接之方式，形成有溝槽閘極電極TGE。溝槽閘極電極TGE係絕緣閘極型場效電晶體部之閘極電極。溝槽閘極電極TGE係埋入於閘極溝槽CH內。溝槽閘極電極TGE係以介置閘極絕緣膜GI，與p-主體區域GBL成對向之方式配置。
以與p-主體區域GBL之主表面S1側相接之方式，於半導體基板SUB之主表面S1，形成有第1導電型之n+源極區域SR、與第2導電型之p+背閘極區域PBG。因此，於圖2之上下方向，於n+源極區域SR及p+背閘極區域PBG之下方形成有p-主體區域GBL。
n+源極區域SR、與p+背閘極區域PBG係以並列於沿著主表面S1之方向之方式形成。n+源極區域SR係配置於較p+背閘極區域PBG更靠近 溝槽閘極電極TGE之側(圖1之左側)。又，源極區域SR與背閘極區域PBG亦可彼此相接。
n+源極區域SR構成與p-主體區域GBL之pn接合。n+源極區域SR具有於主表面S1沿著閘極溝槽CH彼此分離之第1及第2部分P1、P2。於沿著主表面S1且與n+源極區域SR及n+汲極區域DR對向之方向交叉之方向上，第1及第2部分P1、P2係彼此分離而配置。於主表面S1中，於第1部分P1與第2部分P2之間配置有p+背閘極區域PBG。又，於俯視下，面向溝槽閘極電極TGE之第1及第2部分P1、P2之各者與p+背閘極區域PBG之寬度之比較佳為0.5~1：1。
p+背閘極區域PBG係於主表面S1中，相對於n+源極區域SR配置於n+汲極區域DR側。即，於沿著主表面S1且n+源極區域SR與n+汲極區域DR對向之方向上，p+背閘極區域PBG係配置於較n+源極區域SR更靠近n+汲極區域DR側。
具體而言，p+背閘極區域PBG係於主表面S1中，配置於n+源極區域SR與溝槽閘極電極TGE對向之區域以外之n+源極區域SR之周圍。即，於主表面S1中，未介隔閘極絕緣膜GI面向溝槽閘極電極TGE之n+源極區域SR3方向係由p+背閘極區域PBG包圍。
參照圖4，圖2所示之半導體基板SUB之剖面A之p型雜質之雜質密度(log)係p+背閘極區域PBG及p-主體區域GBL均隨著距離主表面S1之深度變大而變低。又，p+背閘極區域PBG相較於p-主體區域GBL，雜質密度更高。圖中，顯示p+背閘極區域PBG及p-主體區域GBL之各者之雜質密度之線相交之點之深度係顯示p+背閘極區域PBG與p-主體區域GBL相接之位置。
n+汲極區域DR係於主表面S1中相對於n+源極區域SR配置於與閘極溝槽CH相反之側。即，於沿著n+源極區域SR及p+背閘極區域PBG與主表面S1之方向空出間隔，而於半導體基板SUB之主表面S1形成n+ 汲極區域DR。於n+源極區域SR與n+汲極區域DR之間之區域，分離絕緣膜SPR沿著主表面S1延伸。
於n+汲極區域DR之正下方，以於平面上(於俯視下)包圍n+汲極區域DR之方式，於半導體基板SUB內形成n型井區域NWL。另，於圖2中，n型井區域NWL具有自汲極區域DR之正下方朝下方向延伸，且於下方朝沿著主表面S1之方向擴展之形狀，但並未限於此，亦可例如於主表面S1中以包圍汲極區域DR之方式形成n型井區域NWL。n型井區域NWL相較於n-漂移區域NDR為n型之雜質濃度更高之區域(n區域)。
n型井區域NWL係藉由到達n-漂移區域NDR，而與n-漂移區域NDR電性連接，可使流動於n-漂移區域NDR之電流流動至n+汲極區域DR。其中，n型井區域NWL較佳為以於較n-漂移區域NDR之最下部即n-漂移區域NDR中最接近於另一主表面S2之區域為淺之(主表面S1側之)區域具有底部之方式形成。具體而言，n型井區域NWL之深度較佳為1μm左右，且n型雜質濃度較佳為8×1016cm-3以上2×1017cm-3以下。
以覆蓋半導體基板SUB之主表面S1(n+源極區域SR、p+背閘極區域PBG及n+汲極區域DR)、溝槽閘極電極TGE、閘極絕緣膜GI、分離絕緣膜SPR之方式，形成有層間絕緣膜II。層間絕緣膜II包含例如矽氧化膜。於層間絕緣膜II上，形成有經圖案化之金屬配線AL。該金屬配線AL係通過形成於層間絕緣膜II之被稱為通道VA之導電層，而電性連接於半導體基板SUB之主表面S1之溝槽閘極電極TGE、n+源極區域SR、p+背閘極區域PBG及n+汲極區域DR。
如以上所述之構成之LDMOS電晶體部係於其驅動時，n+源極區域SR之正下方之p-主體區域GBL藉由施加於鄰接之溝槽閘極電極TGE之電壓而產生電場效果使導電型反轉，從而形成n型之通道。藉此，自n+源極區域SR至n+汲極區域DR，形成經由p-主體區域GBL及n-漂移區域NDR之電流之通路。
上述電流流動之n-漂移區域NDR係其下側(另一主表面S2側)與p-基板區域SB相接，且其上側(主表面S1側)與p-降低表面電場區域RSF1相接。即，藉由n-漂移區域NDR、與以自其上下側兩者隔著n-漂移區域NDR之方式接合之p-基板區域SB及p-降低表面電場區域RSF1，形成具有2個pn接合之所謂之重降低表面電場構造。藉此，n-漂移區域NDR於其耐壓保持時，因於與p-基板區域SB之pn接合部及與p-降低表面電場區域RSF1之pn接合部之兩者形成耗盡層，故較通常之(例如僅具有單一pn接合)漂移區域更促進耗盡化，而提高n+源極區域SR與n+汲極區域DR之間之耐壓。又，由於該n-漂移區域NDR容易耗盡化，故可藉由較通常之漂移區域更提高n型雜質濃度因而降低導通電阻。
接著，參照圖5~12，說明圖2所示之本實施形態之半導體裝置之製造方法。
參照圖5，首先準備具有彼此對向之一主表面S1及另一主表面S2之、包含矽之半導體基板SUB。此處準備包含含有p型雜質之p-基板區域SB之半導體基板SUB。自該半導體基板SUB之主表面S1側，使用通常之離子注入技術於半導體基板SUB內形成n-漂移區域NDR。具體而言，以例如距離主表面S1之深度為1μm以上2μm以下左右之距離，將磷之雜質離子注入至半導體基板SUB內。其後，藉由加熱至例如1200℃左右且實施5小時左右之熱處理，而於距離主表面S1之深度為1μm以上2μm以下左右之範圍內形成包含n型雜質即磷之雜質離子之n-漂移區域NDR。
參照圖6，藉由通常之照相製版技術及蝕刻技術，於半導體基板SUB之主表面S1上，形成包含例如矽氮化膜之掩膜圖案MSK。將該掩膜圖案MSK作為掩膜，而藉由通常之照相製版技術及蝕刻技術，於半導體基板SUB之主表面S1形成凹部CCV。凹部CCV其底部係形成於較n-漂移區域NDR淺之區域。以埋入該凹部CCV內之方式於主表面S1上 藉由例如通常之CVD(Chemical Vapor Deposition：化學氣相沉積)法形成例如矽氧化膜。其後將主表面S1上之矽氧化膜藉由例如稱為CMP(Chemical Mechanical Polishing：化學機械研磨)之化學機械研磨法而以使上面成為平坦之方式進行研磨，從而去除例如溢出至凹部CCV之外側之多餘之矽氧化膜。藉此於凹部CCV內形成分離絕緣膜SPR。於分離絕緣膜SPR之形成後，去除掩膜圖案MSK。
參照圖7，接著藉由通常之照相製版技術，以於應形成p-降低表面電場區域RSF1及p-主體區域GBL之區域具有開口之方式，形成掩膜圖案MSK。將掩膜圖案MSK作為掩膜，而藉由使用通常之離子注入技術注入p型之雜質離子，而於半導體基板SUB內形成p-降低表面電場區域RSF1及p-主體區域GBL。具體而言，於p-降低表面電場區域RSF1中，以成為分離絕緣膜SPR之正下方之距離之方式注入離子。又，p-主體區域GBL係藉由多段離子注入，以控制閾值電壓VT之濃度及防止穿通之濃度跨越分離絕緣膜SPR而形成。於p-降低表面電場區域RSF1等之形成後，去除掩膜圖案MSK。
參照圖8，接著藉由通常之照相製版技術，形成於應形成n+汲極區域DR之區域具有開口之掩膜圖案MSK。藉由通常之離子注入技術注入n型之雜質離子(例如磷)，而形成n型井區域NWL。於n型井區域NWL之形成後，去除掩膜圖案MSK。n型井區域NWL較佳為藉由多段離子注入而形成。
參照圖9，接著藉由通常之照相製版技術及蝕刻技術，形成閘極溝槽CH。此處，以鄰接於p-主體區域GBL之方式，形成自主表面S1朝深度方向延伸之閘極溝槽CH。該閘極溝槽CH係以至少到達n-漂移區域NDR之方式形成，於圖9中，以貫通n-漂移區域NDR且到達其下方之p-基板區域SB之方式形成。
參照圖10，接著藉由熱氧化處理法等，於閘極溝槽CH之底側壁 形成矽氧化膜。為了以該狀態埋入閘極溝槽CH內，將包含例如導電性雜質之多晶矽膜(DOPOS：DOped POly Silicon)等藉由通常之CVD法形成。其後，藉由蝕刻上述矽氧化膜及多晶矽膜等，形成圖10所示之態樣之閘極絕緣膜GI及溝槽閘極電極TGE。溝槽閘極電極TGE係作為LDMOS電晶體部之閘極電極而形成。
參照圖11，使用通常之照相製版技術及離子注入技術，於半導體基板SUB之主表面S1中p-主體區域GBL之正上方形成由n型雜質離子之注入所產生之n+源極區域SR與由p型雜質離子之注入所產生之p+背閘極區域PBG。又，同樣地，於半導體基板SUB之主表面S1中n型井區域NWL之正上方形成由n型雜質離子之注入所產生之n+汲極區域DR。
參照圖12，於半導體基板SUB之主表面S1上，使用例如CVD法形成包含矽氧化膜之層間絕緣膜II，其後，將該層間絕緣膜II藉由CMP以使上面成為平坦之方式進行研磨。再者，藉由通常之照相製版技術及蝕刻技術，以到達溝槽閘極電極TGE、n+源極區域SR、p+背閘極區域PBG及n+汲極區域DR之各者之方式於層間絕緣膜II形成通道孔。於通道孔之內部藉由例如CVD法形成包含例如鎢之導電層，且藉由CMP去除層間絕緣膜II上之鎢之薄膜。藉此，形成通道VA。
再次參照圖2，此後，於層間絕緣膜II上藉由例如濺鍍形成包含例如鋁之薄膜。然後藉由通常之照相製版技術及蝕刻技術，形成包含例如鋁之金屬配線AL。藉此形成圖2所示之構成之LDMOS電晶體部。
接著，與比較例進行對比而說明本實施形態之作用效果。另，只要未特別說明，比較例之半導體裝置之構成與本實施形態之半導體裝置之構成大致相同，故對相同要素標註相同符號且不重複其說明。
參照圖13及圖14，比較例1之半導體裝置與本實施形態之半導體 裝置主要不同係p+背閘極區域PBG之構成。又，未形成p-降低表面電場區域RSF1。
於比較例1之半導體裝置中，於主表面S1中，沿著溝槽閘極電極TGE，將n+源極區域SR及p+背閘極區域PBG以直線狀延伸之方式形成。又，於主表面S1中，p+背閘極區域PBG相對於n+源極區域SR配置於與溝槽閘極電極TGE相反之側。
於比較例1之半導體裝置中，由於n-漂移區域NDR之n+汲極區域DR側之端部P中電場強度變高，故於該端部P產生衝擊游離。藉此，產生電子與電洞對。其結果，由該電洞產生之電洞電流作為副電流而產生。該副電流係經由p-主體區域GBL且通過p+背閘極區域PBG而流出至GND電位。
然而，於比較例1之半導體裝置中，p+背閘極區域PBG係於相對於n+源極區域SR與溝槽閘極電極TGE相反之側，沿著n+源極區域SR形成為直線狀，故無法充分確保p+背閘極區域PBG之俯視之面積。因此，p+背閘極區域PBG無法充分抽出電洞。因此，藉由p-主體區域GBL之電位上升，產生由n+源極區域SR、p-主體區域GBL及n-漂移區域NDR發生之npn寄生雙極動作。藉此，導通耐壓較低。
接著，參照圖15~圖17，比較例2之半導體裝置與本實施形態之半導體裝置主要不同亦為p+背閘極區域PBG與閘極電極GE之構成。又，未形成有p-降低表面電場區域RSF1。
於比較例2之半導體裝置中，於俯視下，n+源極區域SR係以隔著閘極電極GE與n+汲極區域DR對向之方式配置。又，於俯視下，n+源極區域SR之未面向閘極電極GE之3方向係由p+背閘極區域PBG包圍。
於比較例2之半導體裝置中，亦於n-漂移區域NDR之n+汲極區域DR側之端部P產生衝擊游離，而使副電流經由p-主體區域GBL且通過p+背閘極區域PBG流出至GND電位。
然而，於比較例2之半導體裝置中，p+背閘極區域PBG係相對於n+源極區域SR配置於與n+汲極區域DR相反之側。因此，p-主體區域GBL之電位容易上升，而產生由n+源極區域SR、p-主體區域GBL及n-漂移區域NDR發生之npn寄生雙極動作。由於無法藉由p+背閘極區域PBG充分減少寄生雙極動作，故導通耐壓較低。
相對於此，參照圖1及圖18~圖19，於本實施形態之半導體裝置中，p+背閘極區域PBG係於主表面S1中配置於n+源極區域SR之第1及與第2部分P1、P2之間，且相對於n+源極區域SR配置於n+汲極區域DR側。
於本實施形態之半導體裝置中，亦於n-漂移區域NDR之n+汲極區域DR側之端部P產生衝擊游離，而使副電流經由p-主體區域GBL且通過p+背閘極區域PBG流出至GND電位。於本實施形態之半導體裝置中，如圖1所示，於主表面S1中，由於在n+源極區域SR之第1及第2部分P1、P2之間配置有p+背閘極區域PBG，故自配置於第1及第2部分P1、P2之間之p+背閘極區域PBG亦可抽出電洞。又，由於相對於n+源極區域SR於n+汲極區域DR側配置有p+背閘極區域PBG，故可自p+背閘極區域PBG抽出電洞。因此，p+背閘極區域PBG可充分抽出電洞。藉此，由於可抑制p-主體區域GBL之電位之上升，故可抑制由n+源極區域SR、p-主體區域GBL及n-漂移區域NDR發生之npn寄生雙極動作。因此，可藉由p+背閘極區域減少寄生雙極動作而提高導通耐壓。
又，於本實施形態之半導體裝置中，如圖2所示，相對於n+源極區域SR，於n+汲極區域DR側配置有p+背閘極區域PBG。因此，可縮短自n-漂移區域NDR之n+汲極區域DR側之端部P通過p-主體區域GBL至p+背閘極區域PBG之電洞之路徑。即，可縮短p-主體區域GBL之電洞之路徑。藉此，於副電流流動時，可減小由p-主體區域GBL產生之電阻，故可改善導通耐壓。
又，於本實施形態之半導體裝置中，如圖1所示，於主表面S1中，由於在n+源極區域SR之第1及第2部分P1、P2之間配置有p+背閘極區域PBG，故可減小溝槽閘極電極之通道寬度。因此，可減小汲極電流，故可抑制於n-漂移區域NDR之n+汲極區域DR側之端部P之衝擊游離。藉此，由於可抑制副電流之產生，故可抑制由n+源極區域SR、p-主體區域GBL及n-漂移區域NDR發生之npn寄生雙極動作。因此，可藉由p+背閘極區域減少寄生雙極動作而提高導通耐壓。
又，於本實施形態之半導體裝置中，如圖4所示，p+背閘極區域PBG相較於p-主體區域GBL，雜質密度更高。因此，p+背閘極區域PBG容易自p-主體區域GBL抽出電洞。
又，於本實施形態之半導體裝置中，p+背閘極區域PBG係於主表面S1中配置於n+源極區域SR與溝槽閘極電極TGE對向之區域以外之n+源極區域SR之周圍。因此，可增大p+背閘極區域PBG之面積。藉此，可自p+背閘極區域PBG充分抽出電洞。因此，由於可充分抑制p-主體區域GBL之電位之上升，故可充分抑制由n+源極區域SR、p-主體區域GBL及n-漂移區域NDR發生之npn寄生雙極動作。因此，可藉由p+背閘極區域減少寄生雙極動作而提高導通耐壓。
又，於本實施形態之半導體裝置中，由於p-降低表面電場區域RSF1以與n-漂移區域NDR之主表面S1側相接之方式配置，故可於n-漂移區域NDR之與p-降低表面電場區域RSF1之pn接合部形成耗盡層。藉此，可提高n+源極區域SR與n+汲極區域DR之間之耐壓。
再者，於本實施形態之半導體裝置中，由於第2降低表面電場區域RSF2以與n-漂移區域NDR之與p-降低表面電場區域RSF1側相反之側相接之方式配置，故於n-漂移區域NDR之與p-基板區域SB之pn接合部亦可形成耗盡層。藉此，可進而提高n+源極區域SR與n+汲極區域DR之間之耐壓。
接著，對本實施形態之變化例進行說明。於以下之本實施形態之變化例中，與上述之本實施形態之不同係接點佈局。
參照圖20，於本實施形態之變化例1中，將配置於主表面S1且連接於n+源極區域SR之導電層(通道)VA、與連接於p+背閘極區域PBG之導電層(通道)VA分別形成為狹縫狀。該等導電層(通道)VA係分別於相對於源極-汲極方向正交之方向，彼此分離並排而配置。另，圖20係與圖1對應之圖，沿著圖20中II-II線之剖面圖係與圖2對應。
導電層(通道)VA具有第1接點CO1、與第2接點CO2。第1接點CO1係沿著閘極溝槽CH，以跨越第1及第2部分P1、P2上之方式配置，且連接於第1及第2部分P1、P2及p+背閘極區域PBG。第2接點CO2係於相對於第1接點CO1與閘極溝槽CH相反之側，沿著第1接點CO1配置於p+背閘極區域PBG上，且連接於p+背閘極區域PBG上。
於本實施形態之變化例1中，由於導電層VA形成為狹縫狀，故可增大導電層VA與n+源極區域SR及p+背閘極區域PBG之接觸面積。即，可增大導電層VA與第1及第2部分P1、P2及p+背閘極區域PBG之連接部即第1接點CO1、以及導電層VA與p+背閘極區域PBG之連接部即第2接點CO2。因此，可降低與n+源極區域SR及p+背閘極區域PBG各者之第1及第2接點CO1、CO2之電阻。
又，n+源極區域SR及p+背閘極區域PBG之配置密度係於接觸孔之情形時，受導電層(通道)VA之配置密度限制，而於狹縫之情形時，不受導電層(通道)VA之配置密度限制。
又，參照圖21及圖22，於本實施形態之變化例2中，將配置於主表面S1且連接於p+背閘極區域PBG之導電層(通道)VA、與連接於n+源極區域SR及p+背閘極區域PBG之兩者之導電層(通道)VA分別形成為狹縫狀。該等導電層(通道)VA係分別於源極/汲極方向彼此分離並排而配置。
導電層(通道)VA具有第3接點CO3。第3接點CO3係於與閘極溝槽CH交叉之方向延伸。第3接點CO3係以跨越n+源極區域SR及相對於n+源極區域SR配置於n+汲極區域DR側之p+背閘極區域PBG上之方式配置，且連接於n+源極區域SR及p+背閘極區域PBG上。
於本實施形態之變化例2中，由於導電層VA形成為狹縫狀，故可增大導電層VA與n+源極區域SR及p+背閘極區域PBG之接觸面積。即，可增大導電層VA與n+源極區域SR及p+背閘極區域PBG之接觸面積。因此，可降低與n+源極區域SR及p+背閘極區域PBG各者之第3接點CO3之電阻。
又，俯視之p+背閘極區域PBG之寬度La係於接觸孔之情形時，受導電層(通道)VA之配置密度限制，而於狹縫之情形時，不受導電層(通道)VA之配置密度限制。
又，參照圖23及圖24，於本實施形態之變化例3中，形成有矽化物層SC。矽化物層SC係矽與金屬材料反應之區域。矽化物層SC係跨越n+源極區域SR及p+背閘極區域PBG上而配置。即，n+源極區域SR及p+背閘極區域PBG係以於主表面S1方向彼此相接之方式鄰接，矽化物層SC係以跨越n+源極區域SR及p+背閘極區域PBG兩者之上面之方式形成。且，於該矽化物層SC之上面連接有通道VA。於本變化例之第1例中，通道VA係於p+背閘極區域PBG上之區域連接於矽化物層SC。該通道VA係n+源極區域SR及p+背閘極區域PBG之兩者共有。
於本實施形態之變化例3中，由於n+源極區域SR及p+背閘極區域PBG藉由矽化物層SC而電性連接，故無須直接於n+源極區域SR及p+背閘極區域PBG上配置通道VA。因此，可經由矽化物層SC，於n+源極區域SR及p+背閘極區域PBG電性連接通道VA。藉此，由於n+源極區域SR及p+背閘極區域PBG之佈局未受通道VA之佈局限制，故可以更高密度、或更小之面積對n+源極區域SR及p+背閘極區域PBG進行佈 局。
因此，於上述中，作為本變化例之第1例，對將通道VA於p+背閘極區域PBG上之區域連接於矽化物層SC之情形進行了說明，但參照圖25，如本變化例之第2例所示，亦可將通道VA於n+源極區域SR上之區域連接於矽化物層SC。又，參照圖26，如本變化例之第3例所示，亦可將通道VA於跨越n+源極區域SR及p+背閘極區域PBG之區域連接於矽化物層SC。
(實施形態2)
本實施形態2之半導體裝置相對於實施形態1，主要不同之點在於具有超接合構造。
參照圖27，於本實施形態中，以超接合構造構成汲極構造。具體而言，以位於半導體基板SUB內且與p-基板區域SB之主表面S1側相接之方式，形成包含n型之雜質之N行NC、與包含p型之雜質之P行PC。N行NC與P行PC係交替配置於與源極-汲極方向正交之方向。N行NC及P行PC係藉由對半導體基板SUB進行多段離子注入而形成。N行NC及P行PC係自主表面S1至3μm左右之深度以相同之雜質濃度形成。N行NC及P行PC係以寬度及雜質濃度滿足超接合條件之方式形成。
另，除此以外之本實施形態之構成由於與實施形態1之構成大致相同，故對相同要素標註相同符號，且不重複其說明(該點於以下之各實施形態中為相同)。
本實施形態之半導體裝置由於具有超接合構造，故藉由使N行濃度變高，而成為低導通電阻。因此，容易產生由寄生雙極動作所導致之導通耐壓降低，但可藉由p+背閘極區域減少寄生雙極動作而改善導通耐壓。
參照圖28，將實施形態1之比較例1、與本實施形態之導通電流 波形進行比較。於本實施形態中，由於有效之源極長不同，故為了配合低汲極電壓時之飽和電流，將閘極電壓設定為較高，且使通道電阻一致而進行比較。其結果，於本實施形態中，與比較例1相比，即便於汲極電壓超過80V之狀態，亦可抑制依存於汲極電流之汲極電壓之增加，而改善導通耐壓。
(實施形態3)
本實施形態3之半導體裝置相對於實施形態1，主要不同之點在於半導體基板為SOI(Silicon On Insulator：絕緣層上覆矽)。
參照圖29及圖30，於本實施形態之半導體裝置中，以與n-漂移區域(漂移區域)NDR之另一主表面S2側相接之方式形成有絕緣層OX。絕緣層OX包含例如矽氧化膜，其厚度較佳為0.1μm以上2μm以下。又，自半導體基板SUB之主表面S1朝圖之上下方向延伸之溝槽閘極電極TGE(閘極溝槽CH)至少到達n-漂移區域NDR，較佳為以到達絕緣層OX之方式形成。
藉由對半導體基板SUB使用SOI，使LDMOS電晶體部藉由絕緣層OX自p-基板區域SB分離。藉此，LDMOS電晶體部亦可作為高側電晶體使用，又可防止與其他區域之干涉。
(實施形態4)
本實施形態4之半導體裝置相對於實施形態1，不同之點在於係橫向(橫型)之IGBT(Insulated Gate Bipolar Transistor：絕緣閘雙極性電晶體)。
參照圖31~圖33，具體而言，實施形態1之與n+源極區域對應之區域係以n+發射極區域(作為發射極之第1雜質區域)ER構成，與n+汲極區域對應之區域係以p+集電極區域(作為集電極之第2導電型之第2雜質區域)CR構成。又，相對於實施形態1，不同之點亦在於半導體基板為SOI。
於實施形態之半導體裝置中，亦將p+背閘極區域PBG於主表面S1中配置於n+發射極區域ER之第1及第2部分P1、P2之間，且相對於n+發射極區域ER配置於p+集電極區域CR側，故可藉由p+背閘極區域PBG減少寄生雙極動作而提高導通耐壓。
以上，基於實施形態具體說明了由本發明者完成之發明，但本發明並非限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。
DR‧‧‧n+汲極區域
GI‧‧‧閘極絕緣膜
P1‧‧‧第1部分
P2‧‧‧第2部分
PBG‧‧‧p+背閘極區域
S1‧‧‧主表面
SPR‧‧‧分離絕緣膜
SR‧‧‧n+源極區域
VA‧‧‧通道

Claims (7)

  1. 一種半導體裝置，其係包含橫型之絕緣閘極型場效電晶體部者；且包含：半導體基板，其包含主表面及形成於上述主表面之槽；上述絕緣閘極型場效電晶體部之閘極電極，其係埋入至上述半導體基板之上述槽內；第1導電型之第1雜質區域，其包含於上述主表面中沿著上述槽彼此分離之第1及第2部分，且作為源極或發射極；第2雜質區域，其係於上述主表面中相對於上述第1雜質區域配置於與上述槽相反之側，且作為第1導電型之汲極或第2導電型之集電極；及第2導電型之背閘極區域，其係於上述主表面中配置於上述第1及第2部分之間，且相對於上述第1雜質區域配置於上述第2雜質區域側。
  2. 如請求項1之半導體裝置，其中上述背閘極區域係於上述主表面中配置於上述第1雜質區域與上述閘極電極對向之區域以外之上述第1雜質區域之周圍。
  3. 如請求項1之半導體裝置，其中進而包含：導電層，其係配置於上述主表面上，且電性連接於上述第1雜質區域及上述背閘極區域；且上述導電層包含：第1接點，其係沿著上述槽，以跨越上述第1及第2部分上之方式配置，且連接於上述第1及第2部分以及上述背閘極區域；及第2接點，其係於相對於上述第1接點與上述槽相反之側，沿著上述第1接點配置於上述背閘極區域上，且連接於上述背閘極 區域。
  4. 如請求項1之半導體裝置，其中進而包含：導電層，其係配置於上述主表面上，且電性連接於上述第1雜質區域及上述背閘極區域；且上述導電層包含：第3接點，其係於上述主表面中於與上述槽交叉之方向延伸，且以跨越上述第1雜質區域及相對於上述第1雜質區域配置於上述第2雜質區域側之上述背閘極區域上之方式配置，且連接於上述第1雜質區域及上述背閘極區域。
  5. 如請求項1之半導體裝置，其中進而包含：矽化物層，其係於上述主表面中跨越上述第1雜質區域及上述背閘極區域上而配置。
  6. 如請求項1之半導體裝置，其中進而包含：第1導電型之漂移區域，其係配置於上述半導體基板內；及第2導電型之第1降低表面電場區域，其係與上述漂移區域之上述主表面側相接。
  7. 如請求項6之半導體裝置，其中進而包含：第2導電型之第2降低表面電場區域，其係與上述漂移區域之與上述第1降低表面電場區域側相反之側相接。
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