KR20160108835A - 반도체 장치 - Google Patents

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KR20160108835A
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back gate
pbg
impurity region
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KR1020147036206A
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고스께 요시다
데쯔야 닛따
아쯔시 사까이
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치에 있어서는, p+ 백 게이트 영역(PBG)은 주표면(S1)에 있어서 n+ 소스 영역(SR)의 제1 및 제2 부분(P1, P2) 사이에 배치되고, 또한 n+ 소스 영역(SR)에 대해 n+ 드레인 영역(DR)측에 배치되어 있다. 이에 의해, 온 내압이 높은 반도체 장치를 얻을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
종래, 고내압 LDMOS(Laterally Diffused Metal Oxide Semiconductor)가 사용되고 있다. 예를 들어, 논문 「Theory of Semiconductor Superjunction Devices」(비특허문헌 1)에는, 트렌치 게이트 구조를 갖는 고내압 LDMOS가 개시되어 있다. 이 고내압 LDMOS는, 소위 더블 리서프(Double Resurf) 구조를 갖고 있다.
또한, 일본 특허 공개 평11-307763호 공보(특허문헌 1)에는, 백 게이트 영역 구조를 갖는 고내압 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 개시되어 있다. 이 고내압 MOSFET에서는, 평면에서 볼 때, 소스 영역이 게이트 전극을 사이에 두고 드레인 영역과 대향하도록 배치되어 있다. 그리고, 그 소스 영역의 게이트 전극에 면하지 않는 3방향이 백 게이트 영역으로 둘러싸여진 구성이 개시되어 있다.
일본 특허 공개 평11-307763호 공보
Tatsuhiko Fujihira, "Theory of Semiconductor Superjunction Devices", JJAP, Vol.36(1997), pp.6254-6262
상기 논문에 개시된 트렌치 게이트 구조를 갖는 고내압 LDMOS에서는, 대전류 동작 시에 p형 바디 영역의 채널 근방의 전위가 상승함으로써 기생 바이폴라 동작이 생긴다. 이로 인해, 온 내압이 낮다고 하는 문제가 있다.
또한, 상기 공보에 개시된 고내압 MOSFET에서는, 백 게이트 영역은 소스 영역에 대해 드레인 영역과 반대측에 배치되어 있다. 이로 인해, 백 게이트 영역에 의해 p형 바디 영역의 전위 상승을 충분히 저감할 수 없으므로, 기생 바이폴라 동작에 의해, 온 내압이 낮다고 하는 문제가 있다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태의 반도체 장치에 있어서는, 백 게이트 영역은 주표면에 있어서 제1 불순물 영역의 제1 및 제2 부분 사이에 배치되고, 또한 제1 불순물 영역에 대해 제2 불순물 영역측에 배치되어 있다.
일 실시 형태의 반도체 장치에 의하면, 온 내압을 향상시킬 수 있다.
도 1은 실시 형태 1의 반도체 장치의 반도체 장치의 구성을 도시하는 개략 평면도이다.
도 2는 도 1의 II-II선을 따르는 개략 단면도이다.
도 3은 도 1의 III-III선을 따르는 개략 단면도이다.
도 4는 도 1의 단면 A의 p형 불순물 밀도 분포를 나타내는 도면이다.
도 5는 실시 형태 1의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도이다.
도 6은 실시 형태 1의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 7은 실시 형태 1의 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 8은 실시 형태 1의 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도이다.
도 9는 실시 형태 1의 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도이다.
도 10은 실시 형태 1의 반도체 장치의 제조 방법의 제6 공정을 도시하는 개략 단면도이다.
도 11은 실시 형태 1의 반도체 장치의 제조 방법의 제7 공정을 도시하는 개략 단면도이다.
도 12는 실시 형태 1의 반도체 장치의 제조 방법의 제8 공정을 도시하는 개략 단면도이다.
도 13은 비교예 1의 반도체 장치의 구성을 도시하는 개략 평면도이다.
도 14는 도 13의 XIV-XIV선을 따르는 개략 단면도이다.
도 15는 비교예 2의 반도체 장치의 구성을 도시하는 개략 평면도이다.
도 16은 도 15의 XVI-XVI선을 따르는 개략 단면도이다.
도 17은 도 15의 XVII-XVII선을 따르는 개략 단면도이다.
도 18은 실시 형태 1의 반도체 장치의 작용 효과를 설명하는 도면이며, 도 2에 대응하는 개략 단면도이다.
도 19는 실시 형태 1의 반도체 장치의 작용 효과를 설명하는 도면이며, 도 3에 대응하는 개략 단면도이다.
도 20은 실시 형태 1의 반도체 장치의 변형예 1의 구성을 도시하는 개략 평면도이다.
도 21은 실시 형태 1의 반도체 장치의 변형예 2의 구성을 도시하는 개략 평면도이다.
도 22는 도 21의 XXII-XXII선을 따르는 개략 단면도이다.
도 23은 실시 형태 1의 반도체 장치의 변형예 3의 제1 예의 구성을 도시하는 개략 평면도이다.
도 24는 도 23의 XXIV-XXIV선을 따르는 개략 단면도이다.
도 25는 실시 형태 1의 반도체 장치의 변형예 3의 제2 예의 구성을 도시하는 개략 평면도이다.
도 26은 실시 형태 1의 반도체 장치의 변형예 3의 제3 예의 구성을 도시하는 개략 평면도이다.
도 27은 실시 형태 2의 반도체 장치의 구성을 도시하는 개략 사시도이다.
도 28은 실시 형태 2 및 비교예 1의 온 내압 파형을 비교하는 도면이다.
도 29는 실시 형태 3의 반도체 장치의 구성을 도시하는 도면이며, 도 2에 대응하는 개략 단면도이다.
도 30은 실시 형태 3의 반도체 장치의 구성을 도시하는 도면이며, 도 3에 대응하는 개략 단면도이다.
도 31은 실시 형태 4의 반도체 장치의 구성을 도시하는 개략 평면도이다.
도 32는 도 31의 XXXII-XXXII선을 따르는 개략 단면도이다.
도 33은 도 31의 XXXIII-XXXIII선을 따르는 개략 단면도이다.
이하, 본 실시 형태에 대해 도면에 기초해서 설명한다.
(실시 형태 1)
도 1 내지 도 3을 참조하여, 본 실시 형태의 반도체 장치는, 예를 들어 LDMOS 트랜지스터부(가로형의 절연 게이트형 전계 효과 트랜지스터부)를 갖고 있다. 또한, 본 실시 형태의 반도체 장치에서는, 일례로서, 소위 더블 리서프 구조를 가진 구성에 대해 설명한다.
이 반도체 장치는, 반도체 기판(SUB)과, 분리 절연막(SPR)과, 트렌치 게이트 전극(게이트 전극)(TGE)을 주로 갖고 있다. 반도체 기판(SUB)에, n- 드리프트 영역(드리프트 영역)(NDR)과, p- 리서프 영역(제1 리서프 영역)(RSF1)과, p- 바디 영역(GBL)과, n+ 소스 영역(소스로 되는 제1 도전형의 제1 불순물 영역)(SR), p+ 백 게이트 영역(제2 도전형의 백 게이트 영역)(PBG), n+ 드레인 영역(드레인이 되는 제1 도전형의 제2 불순물 영역)(DR) 및 n형 웰 영역(NWL)이 형성되어 있다.
반도체 기판(SUB)은, 예를 들어 p형 불순물을 포함하는 실리콘으로 이루어지는 p- 기판 영역(SB)을 갖고 있다. 또한, 반도체 기판(SUB)은, 서로 대향하는 한쪽의 주표면 S1(도 2의 상측 주표면 S1) 및 다른 쪽의 주표면 S2(도 2의 하측 주표면 S2)과, 주표면(1)에 형성된 홈(게이트 트렌치)(CH)을 갖고 있다. 도 2에 있어서는, 반도체 기판(SUB) 내의 다른 쪽의 주표면 S2측에 배치된 p- 기판 영역(SB)은, 제2 리서프 영역(RSF2)으로서 배치되어 있다. 제2 리서프 영역(RSF2)은 하측 리서프 영역이다.
반도체 기판(SUB) 내이며 제2 리서프 영역(RSF2)으로서의 p- 기판 영역(SB)의 주표면 S1측에 접하도록, n형(제1 도전형)의 불순물을 포함하는 n- 드리프트 영역(NDR)이 형성되어 있다. n- 드리프트 영역(NDR)은, 예를 들어 반도체 기판(SUB)의 주표면 S1로부터 주표면 S2를 향하는 방향의 깊이가 2㎛ 정도의 영역에까지 형성되는 것이 바람직하다. n- 드리프트 영역(NDR)은 반도체 기판(SUB)의 주표면 S1을 따르는 방향에 관해서, 트렌치 게이트 전극(TGE)이 형성되는 영역을 제외한 반도체 기판(SUB) 내의 예를 들어 거의 전체 영역으로 연장되도록 형성되어 있다.
n- 드리프트 영역(NDR)의 주표면 S1측에 접하도록, p형(제2 도전형)의 불순물을 포함하는 제2 도전형의 p- 리서프 영역(RSF1)이 배치되어 있다. p- 리서프 영역(RSF1)은 상측 리서프 영역을 구성하고 있다. 또한, n- 드리프트 영역(NDR)의 p- 리서프 영역(RSF1)측과 반대측에 접하도록 제2 도전형의 제2 리서프 영역(RSF2)으로서의 p- 기판 영역(SB)이 배치되어 있다. 제2 리서프 영역(RSF2)은 하측 리서프 영역을 구성하고 있다.
p- 리서프 영역(RSF1)은 반도체 기판(SUB)의 주표면 S1을 따르는 방향에 관해서, 트렌치 게이트 전극(TGE), p- 바디 영역(GBL) 및 n형 웰 영역(NWL)이 형성되는 영역을 제외한 반도체 기판(SUB) 내의 예를 들어 거의 전체 영역으로 연장되도록 형성되어 있다.
반도체 기판(SUB)의 주표면 S1의 일부에는, p- 리서프 영역(RSF1)에 도달하도록 오목부(CCV)가 형성되어 있다. 분리 절연막(SPR)은 오목부(CCV) 내를 매립하는 실리콘 산화막 등의 절연막에 의해 형성되어 있다.
반도체 기판(SUB) 내에서, 반도체 기판(SUB)의 주표면 S1을 따르는 방향에 관해서 오목부(CCV) 및 분리 절연막(SPR)에 인접하는 영역에는, n- 드리프트 영역(NDR)의 주표면 S1측에 접하도록, p형의 불순물을 포함하는 p- 바디 영역(GBL)이 형성되어 있다. 보다 구체적으로는, 분리 절연막(SPR)의 바로 아래에 배치되지 않는 영역 및 분리 절연막(SPR)의 트렌치 게이트 전극(TGE)측의 단부의 영역에서, n- 드리프트 영역(NDR)의 상면에 접하도록 n- 드리프트 영역(NDR)의 주표면 S1측에 p- 바디 영역(GBL)이 형성되어 있다. p- 바디 영역(GBL)은 n- 드리프트 영역(NDR)과 pn 접합을 구성하고 있다.
반도체 기판(SUB)의 주표면 S1 중, p- 바디 영역(GBL)에 인접하는 영역에는, 게이트 트렌치(CH)가 형성되어 있다. 게이트 트렌치(CH)는 p- 바디 영역(GBL) 및 n- 드리프트 영역(NDR)에 인접하는 영역을 관통하여 기판 영역(SB)에 도달하도록, 주표면 S1에 교차하는(예를 들어 수직인) 방향으로 연장되어 있다.
게이트 트렌치(CH)의 바닥 및 측벽에는, 예를 들어 실리콘 산화막으로 이루어지는 게이트 절연막(GI)이 형성되어 있다. 게이트 트렌치(CH) 내에, 게이트 절연막(GI)의 상면에 접하도록, 트렌치 게이트 전극(TGE)이 형성되어 있다. 트렌치 게이트 전극(TGE)은 절연 게이트형 전계 효과 트랜지스터부의 게이트 전극이다. 트렌치 게이트 전극(TGE)은 게이트 트렌치(CH) 내에 매립되어 있다. 트렌치 게이트 전극(TGE)은 게이트 절연막(GI)을 개재하여, p- 바디 영역(GBL)과 대향하도록 배치되어 있다.
p- 바디 영역(GBL)의 주표면 S1측에 접하도록, 반도체 기판(SUB)의 주표면 S1에, 제1 도전형의 n+ 소스 영역(SR)과, 제2 도전형의 p+ 백 게이트 영역(PBG)이 형성되어 있다. 따라서, 도 2의 상하 방향에 관해서, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)의 하방에 p- 바디 영역(GBL)이 형성되어 있다.
n+ 소스 영역(SR)과, p+ 백 게이트 영역(PBG)은, 주표면 S1을 따르는 방향으로 배열하도록 형성되어 있다. n+ 소스 영역(SR)은 p+ 백 게이트 영역(PBG)보다도 트렌치 게이트 전극(TGE)에 가까운 측(도 1의 좌측)에 배치되어 있다. 또한 소스 영역(SR)과 백 게이트 영역(PBG)은 서로 접하고 있어도 좋다.
n+ 소스 영역(SR)은 p- 바디 영역(GBL)과의 pn 접합을 구성하고 있다. n+ 소스 영역(SR)은 주표면 S1에 있어서 게이트 트렌치(CH)를 따라서 서로 분리된 제1 및 제2 부분(P1, P2)을 갖고 있다. 주표면 S1을 따라서 n+ 소스 영역(SR)과 n+ 드레인 영역(DR)이 대향하는 방향으로 교차하는 방향에서, 제1 및 제2 부분(P1, P2)은 서로 이격되어 배치되어 있다. 주표면 S1에 있어서, 제1 부분(P1)과 제2 부분(P2) 사이에는 p+ 백 게이트 영역(PBG)이 배치되어 있다. 또한, 평면에서 볼 때, 트렌치 게이트 전극(TGE)에 면하는 제1 및 제2 부분(P1, P2)의 각각과 p+ 백 게이트 영역(PBG)의 폭의 비는 0.5 내지 1:1인 것이 바람직하다.
p+ 백 게이트 영역(PBG)은, 주표면 S1에 있어서, n+ 소스 영역(SR)에 대해 n+ 드레인 영역(DR)측에 배치되어 있다. 즉, 주표면 S1을 따라서 n+ 소스 영역(SR)과 n+ 드레인 영역(DR)이 대향하는 방향에서, p+ 백 게이트 영역(PBG)은 n+ 소스 영역(SR)보다도 n+ 드레인 영역(DR)측에 배치되어 있다.
구체적으로는, p+ 백 게이트 영역(PBG)은 주표면 S1에 있어서, n+ 소스 영역(SR)이 트렌치 게이트 전극(TGE)과 대향하는 영역 이외의 n+ 소스 영역(SR)의 주위에 배치되어 있다. 즉, 주표면 S1에 있어서, 게이트 절연막(GI)을 개재해서 트렌치 게이트 전극(TGE)에 면하고 있지 않은 n+ 소스 영역(SR) 3방향이 p+ 백 게이트 영역(PBG)으로 둘러싸여져 있다.
도 4를 참조하여, 도 2에 도시하는 반도체 기판(SUB)의 단면 A의 p형 불순물의 불순물 밀도(log)는, p+ 백 게이트 영역(PBG) 및 p- 바디 영역(GBL) 모두, 주표면 S1로부터의 깊이가 커짐에 따라서 낮게 되어 있다. 또한, p+ 백 게이트 영역(PBG)은 p- 바디 영역(GBL)보다도 불순물 밀도가 높게 되어 있다. 도면 중, p+ 백 게이트 영역(PBG) 및 p- 바디 영역(GBL)의 각각의 불순물 밀도를 나타내는 선이 교차하는 점에서의 깊이가 p+ 백 게이트 영역(PBG)과 p- 바디 영역(GBL)이 접하는 위치를 나타내고 있다.
n+ 드레인 영역(DR)은, 주표면 S1에 있어서 n+ 소스 영역(SR)에 대해 게이트 트렌치(CH)와 반대측에 배치되어 있다. 즉, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)과 주표면 S1을 따르는 방향에 관해서 간격을 두고, 반도체 기판(SUB)의 주표면 S1에는 n+ 드레인 영역(DR)이 형성되어 있다. n+ 소스 영역(SR)과 n+ 드레인 영역(DR) 사이의 영역에서는 분리 절연막(SPR)이 주표면 S1을 따라서 연장되어 있다.
n+ 드레인 영역(DR)의 바로 아래에는, 평면적으로(평면에서 볼 때) n+ 드레인 영역(DR)을 둘러싸도록, 반도체 기판(SUB) 내에 n형 웰 영역(NWL)이 형성되어 있다. 또한, 도 2에 있어서는, n형 웰 영역(NWL)은 드레인 영역(DR)의 바로 아래로부터 하측 방향으로 연장되고, 하방에서 주표면 S1을 따르는 방향으로 확대되는 형상을 갖고 있지만, 이에 한정되지 않고 예를 들어 주표면 S1에 있어서 드레인 영역(DR)을 둘러싸도록 n형 웰 영역(NWL)이 형성되어도 좋다. n형 웰 영역(NWL)은 n- 드리프트 영역(NDR)보다 n형의 불순물 농도가 높은 영역(n 영역)이다.
n형 웰 영역(NWL)은 n- 드리프트 영역(NDR)에 도달함으로써, n- 드리프트 영역(NDR)과 전기적으로 접속되고, n- 드리프트 영역(NDR)을 흐르는 전류가 n+ 드레인 영역(DR)까지 흐르는 것을 가능하게 한다. 단, n형 웰 영역(NWL)은 n- 드리프트 영역(NDR)의 최하부 즉 n- 드리프트 영역(NDR) 중 다른 쪽의 주표면 S2에 가장 가까운 영역보다도 얕은(주표면 S1측의) 영역에 저부를 갖도록 형성되는 것이 바람직하다. 구체적으로는, n형 웰 영역(NWL)의 깊이는 1㎛ 정도이고 n형 불순물 농도는 8×1016cm-3 이상 2×1017cm-3 이하인 것이 바람직하다.
반도체 기판(SUB)의 주표면 S1[n+ 소스 영역(SR), p+ 백 게이트 영역(PBG) 및 n+ 드레인 영역(DR)], 트렌치 게이트 전극(TGE), 게이트 절연막(GI), 분리 절연막(SPR)을 덮도록, 층간 절연막(II)이 형성되어 있다. 층간 절연막(II)은 예를 들어 실리콘 산화막으로 되어 있다. 층간 절연막(II) 상에, 패터닝된 금속 배선(AL)이 형성되어 있다. 이 금속 배선(AL)은 층간 절연막(II)에 형성된 비아(VA)라고 불리는 도전층을 통해서, 반도체 기판(SUB)의 주표면 S1의 트렌치 게이트 전극(TGE), n+ 소스 영역(SR), p+ 백 게이트 영역(PBG) 및 n+ 드레인 영역(DR)에 전기적으로 접속되어 있다.
이상과 같은 구성의 LDMOS 트랜지스터부는, 그 구동 시에는, n+ 소스 영역(SR)의 바로 아래인 p- 바디 영역(GBL)이, 인접하는 트렌치 게이트 전극(TGE)에 인가되는 전압에 의해 전계 효과를 일으켜서 도전형이 반전되고, n형의 채널을 형성한다. 이에 의해 n+ 소스 영역(SR)으로부터 n+ 드레인 영역(DR)까지, p- 바디 영역(GBL) 및 n- 드리프트 영역(NDR)을 경유하는 전류의 통로가 형성된다.
상기 전류가 흐르는 n- 드리프트 영역(NDR)은, 그 하측(다른 쪽의 주표면 S2측)이 p- 기판 영역(SB)에 접하고 있고, 그 상측(주표면 S1측)이 p- 리서프 영역(RSF1)에 접하고 있다. 즉 n- 드리프트 영역(NDR)과, 그 상하측 양쪽으로부터 n- 드리프트 영역(NDR)을 사이에 두도록 접합된 p- 기판 영역(SB) 및 p- 리서프 영역(RSF1)에 의해, 2개의 pn 접합을 갖는 소위 더블 리서프 구조가 형성되어 있다. 이에 의해 n- 드리프트 영역(NDR)은, 그 내압 보유 지지 시에, p- 기판 영역(SB)과의 pn 접합부 및 p- 리서프 영역(RSF1)과의 pn 접합부의 양쪽에 공핍층이 형성되므로, 통상의(예를 들어 단일의 pn 접합만 가짐) 드리프트 영역보다도 공핍화가 촉진되어, n+ 소스 영역(SR)과 n+ 드레인 영역(DR) 사이의 내압이 향상된다. 또한 당해 n- 드리프트 영역(NDR)은 용이하게 공핍화되므로, 통상의 드리프트 영역보다도 n형 불순물 농도를 높게 함으로써 온저항을 저감할 수 있다.
다음에, 도 5 내지 도 12를 참조하여, 도 2에 도시하는 본 실시 형태의 반도체 장치의 제조 방법을 설명한다.
도 5를 참조하여, 우선 서로 대향하는 한쪽의 주표면 S1 및 다른 쪽의 주표면 S2를 갖는, 실리콘으로 이루어지는 반도체 기판(SUB)이 준비된다. 여기서는 p형 불순물을 포함하는 p- 기판 영역(SB)으로 이루어지는 반도체 기판(SUB)이 준비된다. 이 반도체 기판(SUB)의 주표면 S1측으로부터, 통상의 이온 주입 기술을 사용해서 반도체 기판(SUB) 내에 n- 드리프트 영역(NDR)이 형성된다. 구체적으로는, 예를 들어 주표면 S1로부터의 깊이가 1㎛ 이상 2㎛ 이하 정도의 비정(飛程)에서 인의 불순물 이온이 반도체 기판(SUB) 내에 주입된다. 그 후, 예를 들어 1200℃ 정도로 가열되어 5시간 정도의 열처리가 이루어짐으로써, 주표면 S1로부터의 깊이가 1㎛ 이상 2㎛ 이하 정도의 범위 내에 n형 불순물인 인의 불순물 이온을 포함하는 n- 드리프트 영역(NDR)이 형성된다.
도 6을 참조하여, 통상의 사진 제판 기술 및 에칭 기술에 의해, 반도체 기판(SUB)의 주표면 S1 상에, 예를 들어 실리콘 질화막으로 이루어지는 마스크 패턴(MSK)이 형성된다. 이 마스크 패턴(MSK)을 마스크로서, 통상의 사진 제판 기술 및 에칭 기술에 의해, 반도체 기판(SUB)의 주표면 S1에 오목부(CCV)가 형성된다. 오목부(CCV)는, 그 저부가 n- 드리프트 영역(NDR)보다도 얕은 영역에 형성된다. 이 오목부(CCV) 내를 매립하도록 주표면 S1 상에, 예를 들어 실리콘 산화막이 예를 들어 통상의 CVD(Chemical Vapor Deposition)법에 의해 형성된다. 그 후 주표면 S1 상의 실리콘 산화막이 예를 들어 CMP(Chemical Mechanical Polishing)라고 불리는 화학 기계적 연마법에 의해 상면이 평탄해지도록 연마되고, 예를 들어 오목부(CCV)의 외측으로 돌출된 여분의 실리콘 산화막은 제거된다. 이에 의해 오목부(CCV) 내에는 분리 절연막(SPR)이 형성된다. 분리 절연막(SPR)의 형성 후, 마스크 패턴(MSK)은 제거된다.
도 7을 참조하여, 다음에 통상의 사진 제판 기술에 의해, p- 리서프 영역(RSF1) 및 p- 바디 영역(GBL)이 형성되어야 할 영역에 개구를 갖도록, 마스크 패턴(MSK)이 형성된다. 마스크 패턴(MSK)을 마스크로서, 통상의 이온 주입 기술을 사용해서 p형의 불순물 이온이 주입됨으로써, 반도체 기판(SUB) 내에 p- 리서프 영역(RSF1) 및 p- 바디 영역(GBL)이 형성된다. 구체적으로는, p- 리서프 영역(RSF1)에서는 분리 절연막(SPR)의 바로 아래의 비정이 되도록 이온이 주입된다. 또한 p- 바디 영역(GBL)은 다단 이온 주입에 의해, 임계값 전압(VT)을 제어하는 농도 및 펀치 스루를 방지하는 농도로 분리 절연막(SPR)에 걸치도록 형성된다. p- 리서프 영역(RSF1) 등의 형성 후, 마스크 패턴(MSK)은 제거된다.
도 8을 참조하여, 다음에 통상의 사진 제판 기술에 의해, n- 드레인 영역(DR)을 형성해야 할 영역에 개구를 갖는 마스크 패턴(MSK)이 형성된다. 통상의 이온 주입 기술에 의해 n형의 불순물 이온(예를 들어 인)이 주입됨으로써, n형 웰 영역(NWL)이 형성된다. n형 웰 영역(NWL)의 형성 후, 마스크 패턴(MSK)은 제거된다. n형 웰 영역(NWL)은 다단 이온 주입에 의해 형성되는 것이 바람직하다.
도 9를 참조하여, 다음에 통상의 사진 제판 기술 및 에칭 기술에 의해, 게이트 트렌치(CH)가 형성된다. 여기서는 p- 바디 영역(GBL)에 인접하도록, 주표면 S1로부터 깊이 방향으로 연장되는 게이트 트렌치(CH)가 형성된다. 이 게이트 트렌치(CH)는, 적어도 n- 드리프트 영역(NDR)에 도달하도록 형성되고, 도 9에 있어서는 n- 드리프트 영역(NDR)을 관통해서 그 아래의 p- 기판 영역(SB)에 도달하도록 형성된다.
도 10을 참조하여, 다음에 열산화 처리법 등에 의해, 게이트 트렌치(CH)의 바닥 측벽에 실리콘 산화막이 형성된다. 이 상태에서 게이트 트렌치(CH) 내를 매립하도록, 예를 들어 도전성 불순물을 포함하는 다결정 실리콘막(DOPOS:DOped POly Silicon) 등이, 통상의 CVD법에 의해 형성된다. 그 후, 상기의 실리콘 산화막 및 다결정 실리콘막 등이 에치백됨으로써, 도 10에 도시하는 형태의 게이트 절연막(GI) 및 트렌치 게이트 전극(TGE)이 형성된다. 트렌치 게이트 전극(TGE)은 LDMOS 트랜지스터부의 게이트 전극으로서 형성된다.
도 11을 참조하여, 통상의 사진 제판 기술 및 이온 주입 기술을 사용해서, 반도체 기판(SUB)의 주표면 S1 중, p- 바디 영역(GBL)의 바로 위에는 n형 불순물 이온의 주입에 의한 n+ 소스 영역(SR)과 p형 불순물 이온의 주입에 의한 p+ 백 게이트 영역(PBG)이 형성된다. 또한 마찬가지로, 반도체 기판(SUB)의 주표면 S1 중, n형 웰 영역(NWL)의 바로 위에는 n형 불순물 이온의 주입에 의한 n+ 드레인 영역(DR)이 형성된다.
도 12를 참조하여, 반도체 기판(SUB)의 주표면 S1 상에, 예를 들어 CVD법을 사용해서 실리콘 산화막으로 이루어지는 층간 절연막(II)이 형성되고, 그 후, 그 층간 절연막(II)이 CMP에 의해 상면이 평탄해지도록 연마된다. 또한 통상의 사진 제판 기술 및 에칭 기술에 의해, 트렌치 게이트 전극(TGE), n+ 소스 영역(SR), p+ 백 게이트 영역(PBG) 및 n+ 드레인 영역(DR)의 각각에 도달하도록 층간 절연막(II)에 비아 홀이 형성된다. 비아 홀의 내부에 예를 들어 텅스텐으로 이루어지는 도전층이 예를 들어 CVD법에 의해 형성되고, 층간 절연막(II) 상의 텅스텐의 박막은 CMP에 의해 제거된다. 이에 의해, 비아(VA)가 형성된다.
다시 도 2를 참조하여, 이 후, 층간 절연막(II) 상에는 예를 들어 알루미늄으로 이루어지는 박막이, 예를 들어 스퍼터링에 의해 형성된다. 그리고 통상의 사진 제판 기술 및 에칭 기술에 의해, 예를 들어 알루미늄으로 이루어지는 금속 배선(AL)이 형성된다. 이에 의해 도 2에 도시하는 구성의 LDMOS 트랜지스터부가 형성된다.
다음에, 본 실시 형태의 작용 효과를 비교예와 대비해서 설명한다. 또한, 특별히 설명하지 않는 한, 비교예의 반도체 장치의 구성은 본 실시 형태의 반도체 장치의 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
도 13 및 도 14를 참조하여, 비교예 1의 반도체 장치는, p+ 백 게이트 영역(PBG)의 구성이 주로 본 실시 형태의 반도체 장치와 다르다. 또한, p- 리서프 영역(RSF1)은 형성되어 있지 않다.
비교예 1의 반도체 장치에서는, 주표면 S1에 있어서, 트렌치 게이트 전극(TGE)을 따라서, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)이 직선상으로 연장되도록 형성되어 있다. 또한, 주표면 S1에 있어서, p+ 백 게이트 영역(PBG)은 n+ 소스 영역(SR)에 대해, 트렌치 게이트 전극(TGE)과 반대측에 배치되어 있다.
비교예 1의 반도체 장치에서는, n- 드리프트 영역(NDR)의 n+ 드레인 영역(DR)측의 단부(P)에서 전계 강도가 높아지므로, 이 단부(P)에서 충돌 이온화가 발생한다. 이에 의해, 전자와 홀의 쌍이 발생한다. 이 결과, 이 홀에 의한 홀 전류가 서브 전류로서 발생한다. 이 서브 전류는 p- 바디 영역(GBL)을 경유하여 p+ 백 게이트 영역(PBG)을 통해서 GND 전위로 유출된다.
그러나, 비교예 1의 반도체 장치에서는, p+ 백 게이트 영역(PBG)은 n+ 소스 영역(SR)에 대해 트렌치 게이트 전극(TGE)과 반대측에 있어서, n+ 소스 영역(SR)을 따라서 직선상으로 형성되어 있으므로, p+ 백 게이트 영역(PBG)의 평면에서 볼 때의 면적을 충분히 확보할 수 없다. 따라서, p+ 백 게이트 영역(PBG)은 홀을 충분히 인발할 수 없다. 이로 인해, p- 바디 영역(GBL)의 전위가 상승함으로써, n+ 소스 영역(SR), p- 바디 영역(GBL) 및 n- 드리프트 영역(NDR)에 의한 npn 기생 바이폴라 동작이 생긴다. 따라서, 온 내압이 낮다.
계속해서, 도 15 내지 도 17을 참조하여, 비교예 2의 반도체 장치도, p+ 백 게이트 영역(PBG)의 구성 및 게이트 전극(GE)의 구성이 주로 본 실시 형태의 반도체 장치와 다르다. 또한, p- 리서프 영역(RSF1)이 형성되어 있지 않다.
비교예 2의 반도체 장치에서는, 평면에서 볼 때, n+ 소스 영역(SR)은 게이트 전극(GE)을 사이에 두고 n+ 드레인 영역(DR)과 대향하도록 배치되어 있다. 또한, 평면에서 볼 때, n+ 소스 영역(SR)의 게이트 전극(GE)에 면하지 않는 3방향이 p+ 백 게이트 영역(PBG)으로 둘러싸여져 있다.
비교예 2의 반도체 장치에서도, n- 드리프트 영역(NDR)의 n+ 드레인 영역(DR)측의 단부(P)에서 충돌 이온화가 발생하고, 서브 전류가 p- 바디 영역(GBL)을 경유하여 p+ 백 게이트 영역(PBG)을 통해서 GND 전위로 유출된다.
그러나, 비교예 2의 반도체 장치에서는, p+ 백 게이트 영역(PBG)은 n+ 소스 영역(SR)에 대해 n+ 드레인 영역(DR)과 반대측에 배치되어 있다. 이로 인해, p- 바디 영역(GBL)의 전위가 상승하기 쉽고, n+ 소스 영역(SR), p- 바디 영역(GBL) 및 n- 드리프트 영역(NDR)에 의한 npn 기생 바이폴라 동작이 생긴다. p+ 백 게이트 영역(PBG)에 의해 기생 바이폴라 동작을 충분히 저감할 수 없으므로, 온 내압이 낮다.
이에 대해, 도 1 및 도 18 내지 도 19를 참조하여, 본 실시 형태의 반도체 장치에서는, p+ 백 게이트 영역(PBG)은, 주표면 S1에 있어서 n+ 소스 영역(SR)의 제1 및 제2 부분(P1, P2) 사이에 배치되고, 또한 n+ 소스 영역(SR)에 대해 n+ 드레인 영역(DR)측에 배치되어 있다.
본 실시 형태의 반도체 장치에서도, n- 드리프트 영역(NDR)의 n+ 드레인 영역(DR)측의 단부(P)에서 충돌 이온화가 발생하고, 서브 전류가 p- 바디 영역(GBL)을 경유하여 p+ 백 게이트 영역(PBG)을 통해서 GND 전위로 유출된다. 본 실시 형태의 반도체 장치에서는, 도 1에 도시하는 바와 같이, 주표면 S1에 있어서, n+ 소스 영역(SR)의 제1 및 제2 부분(P1, P2) 사이에 p+ 백 게이트 영역(PBG)이 배치되어 있으므로, 제1 및 제2 부분(P1, P2) 사이에 배치된 p+ 백 게이트 영역(PBG)으로부터도 홀을 인발할 수 있다. 또한, n+ 소스 영역(SR)에 대해 n+ 드레인 영역(DR)측에 p+ 백 게이트 영역(PBG)이 배치되어 있으므로, p+ 백 게이트 영역(PBG)으로부터 홀을 인발할 수 있다. 따라서, p+ 백 게이트 영역(PBG)은 홀을 충분히 인발할 수 있다. 이에 의해, p- 바디 영역(GBL)의 전위의 상승을 억제할 수 있으므로, n+ 소스 영역(SR), p- 바디 영역(GBL) 및 n- 드리프트 영역(NDR)에 의한 npn 기생 바이폴라 동작을 억제할 수 있다. 이로 인해, p+ 백 게이트 영역에 의해 기생 바이폴라 동작을 저감시켜 온 내압을 향상시킬 수 있다.
또한, 본 실시 형태의 반도체 장치에서는, 도 2에 도시하는 바와 같이, n+ 소스 영역(SR)에 대해 n+ 드레인 영역(DR)측에 p+ 백 게이트 영역(PBG)이 배치되어 있다. 이로 인해, n- 드리프트 영역(NDR)의 n+ 드레인 영역(DR)측의 단부(P)로부터p- 바디 영역(GBL)을 통해서 p+ 백 게이트 영역(PBG)에 이르는 홀의 경로를 짧게 할 수 있다. 즉, p- 바디 영역(GBL)에 있어서의 홀의 경로를 짧게 할 수 있다. 이에 의해, 서브 전류가 흐를 때에, p- 바디 영역(GBL)에 의한 저항을 작게 할 수 있으므로, 온 내압을 개선할 수 있다.
또한, 본 실시 형태의 반도체 장치에서는, 도 1에 도시하는 바와 같이, 주표면 S1에 있어서, n+ 소스 영역(SR)의 제1 및 제2 부분(P1, P2) 사이에 p+ 백 게이트 영역(PBG)이 배치되어 있으므로, 트렌치 게이트 전극의 채널 폭을 작게 할 수 있다. 이로 인해, 드레인 전류를 작게 할 수 있으므로, n- 드리프트 영역(NDR)의 n+ 드레인 영역(DR)측의 단부(P)에서의 충돌 이온화를 억제할 수 있다. 이에 의해, 서브 전류의 발생을 억제할 수 있으므로, n+ 소스 영역(SR), p- 바디 영역(GBL) 및 n- 드리프트 영역(NDR)에 의한 npn 기생 바이폴라 동작을 억제할 수 있다. 이로 인해, p+ 백 게이트 영역에 의해 기생 바이폴라 동작을 저감시켜 온 내압을 향상시킬 수 있다.
또한, 본 실시 형태의 반도체 장치에서는, 도 4에 도시하는 바와 같이, p+ 백 게이트 영역(PBG)은 p- 바디 영역(GBL)보다도 불순물 밀도가 높게 되어 있다. 이로 인해, p+ 백 게이트 영역(PBG)은 p- 바디 영역(GBL)으로부터 홀을 인발하기 쉽다.
또한, 본 실시 형태의 반도체 장치에서는, p+ 백 게이트 영역(PBG)은 주표면 S1에 있어서 n+ 소스 영역(SR)이 트렌치 게이트 전극(TGE)과 대향하는 영역 이외의 n+ 소스 영역(SR)의 주위에 배치되어 있다. 이로 인해, p+ 백 게이트 영역(PBG)의 면적을 크게 할 수 있다. 이에 의해, p+ 백 게이트 영역(PBG)으로부터 홀을 충분히 인발할 수 있다. 따라서, p- 바디 영역(GBL)의 전위의 상승을 충분히 억제할 수 있으므로, n+ 소스 영역(SR), p- 바디 영역(GBL) 및 n- 드리프트 영역(NDR)에 의한 npn 기생 바이폴라 동작을 충분히 억제할 수 있다. 이로 인해, p+ 백 게이트 영역에 의해 기생 바이폴라 동작을 저감시켜 온 내압을 향상시킬 수 있다.
또한, 본 실시 형태의 반도체 장치에서는, p- 리서프 영역(RSF1)이 n- 드리프트 영역(NDR)의 주표면 S1측에 접하도록 배치되어 있으므로, n- 드리프트 영역(NDR)의 p- 리서프 영역(RSF1)과의 pn 접합부에 공핍층을 형성할 수 있다. 이에 의해, n+ 소스 영역(SR)과 n+ 드레인 영역(DR) 사이의 내압을 향상시킬 수 있다.
또한, 본 실시 형태의 반도체 장치에서는, 제2 리서프 영역(RSF2)이 n- 드리프트 영역(NDR)의 p- 리서프 영역(RSF1)측과 반대측에 접하도록 배치되어 있으므로, n- 드리프트 영역(NDR)의 p- 기판 영역(SB)과의 pn 접합부에도 공핍층을 형성할 수 있다. 이에 의해, n+ 소스 영역(SR)과 n+ 드레인 영역(DR) 사이의 내압을 더욱 향상시킬 수 있다.
다음에, 본 실시 형태의 변형예에 대해 설명한다. 이하의 본 실시 형태의 변형예에서는, 콘택트 레이아웃이 상기의 본 실시 형태와 다르다.
도 20을 참조하여, 본 실시 형태의 변형예 1에서는, 주표면 S1에 배치되고, n+ 소스 영역(SR)에 접속된 도전층(비아)(VA)과, p+ 백 게이트 영역(PBG)에 접속된 도전층(비아)(VA)이 각각 슬릿 형상으로 형성되어 있다. 이 도전층(비아)(VA)은 각각 소스-드레인 방향에 대해 직교하는 방향으로, 서로 이격되어 나란히 배치되어 있다. 또한, 도 20은 도 1에 대응하는 도면이며, 도 20 중 II-II선을 따르는 단면도는 도 2에 대응한다.
도전층(비아)(VA)은, 제1 콘택트(CO1)와, 제2 콘택트(CO2)를 갖고 있다. 제1 콘택트(CO1)는, 게이트 트렌치(CH)에 따라, 제1 및 제2 부분(P1, P2)위로 걸치도록 배치되고, 제1 및 제2 부분(P1, P2) 및 p+ 백 게이트 영역(PBG)에 접속되어 있다. 제2 콘택트(CO2)는, 제1 콘택트(CO1)에 대해 게이트 트렌치(CH)와 반대측에, 제1 콘택트(CO1)를 따라서, p+ 백 게이트 영역(PBG) 상에 배치되고, p+ 백 게이트 영역(PBG)위로 접속되어 있다.
본 실시 형태의 변형예 1에서는, 도전층(VA)이 슬릿 형상으로 형성되어 있으므로, 도전층(VA)과 n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)의 접촉 면적을 크게 할 수 있다. 즉, 도전층(VA)과 제1 및 제2 부분(P1, P2) 및 p+ 백 게이트 영역(PBG)과의 접속부인 제1 콘택트(CO1)와, 도전층(VA)과 p+ 백 게이트 영역(PBG)과의 접속부인 제2 콘택트(CO2)를 크게 할 수 있다. 이로 인해, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG) 각각과의 제1 및 제2 콘택트(CO1, CO2)의 저항을 저감할 수 있다.
또한, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)의 배치 밀도는 콘택트 홀의 경우에는, 도전층(비아)(VA)의 배치 밀도에 의해 제한되지만, 슬릿의 경우에는, 도전층(비아)(VA)의 배치 밀도에 의해 제한되지 않는다.
또한, 도 21 및 도 22를 참조하여, 본 실시 형태의 변형예 2에서는, 주표면 S1에 배치되고, p+ 백 게이트 영역(PBG)에 접속된 도전층(비아)(VA)과, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)의 양쪽에 접속된 도전층(비아)(VA)이 각각 슬릿 형상으로 형성되어 있다. 이 도전층(비아)(VA)은 각각 소스-드레인 방향으로, 서로 이격되어 나란히 배치되어 있다.
도전층(비아)(VA)은, 제3 콘택트(CO3)를 갖고 있다. 제3 콘택트(CO3)는 게이트 트렌치(CH)와 교차하는 방향으로 연장되어 있다. 제3 콘택트(CO3)는 n+ 소스 영역(SR) 및 n+ 소스 영역(SR)에 대해 n+ 드레인 영역(DR)측에 배치된 p+ 백 게이트 영역(PBG) 상에 걸치도록 배치되고, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG) 상에 접속되어 있다.
본 실시 형태의 변형예 2에서는, 도전층(VA)이 슬릿 형상으로 형성되어 있으므로, 도전층(VA)과 n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)과의 접촉 면적을 크게 할 수 있다. 즉, 도전층(VA)과 n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)과의 접촉 면적을 크게 할 수 있다. 이로 인해, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG) 각각과의 제2 및 제3 콘택트(CO3)의 저항을 저감할 수 있다.
또한, 평면에서 볼 때의 p+ 백 게이트 영역(PBG)의 폭 La는, 콘택트 홀의 경우에는, 도전층(비아)(VA)의 배치 밀도에 의해 제한되지만, 슬릿의 경우에는, 도전층(비아)(VA)의 배치 밀도에 의해 제한되지 않는다.
또한, 도 23 및 도 24를 참조하여, 본 실시 형태의 변형예 3에서는, 실리사이드층(SC)이 형성되어 있다. 실리사이드층(SC)은 실리콘이 금속 재료와 반응한 영역이다. 실리사이드층(SC)은 n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG) 상에 걸쳐서 배치되어 있다. 즉, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)은 주표면 S1 방향에 관해서 서로 접하도록 인접하고 있고, 실리사이드층(SC)은 n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)의 양쪽의 상면을 걸치도록 형성되어 있다. 그리고, 이 실리사이드층(SC)의 상면에 비아(VA)가 접속되어 있다. 본 변형예의 제1 예에서는, 비아(VA)는 p+ 백 게이트 영역(PBG) 상의 영역에서 실리사이드층(SC)에 접속되어 있다. 이 비아(VA)는 n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)과의 양쪽이 공유하고 있다.
본 실시 형태의 변형예 3에서는, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)이 실리사이드층(SC)에 의해 전기적으로 접속되어 있으므로, 직접 n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG) 상에 비아(VA)를 배치할 필요가 없다. 이로 인해, 실리사이드층(SC)을 경유하여, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)에 비아(VA)를 전기적으로 접속할 수 있다. 이에 의해, n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)의 레이아웃이 비아(VA)의 레이아웃으로 제한되지 않으므로, 보다 고밀도, 또는, 보다 작은 면적으로 n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)을 레이아웃할 수 있다.
따라서, 상기에서는 본 변형예의 제1 예로서, 비아(VA)가 p+ 백 게이트 영역(PBG) 상의 영역에서 실리사이드층(SC)에 접속되어 있는 경우에 대해 설명했지만, 도 25를 참조하여, 본 변형예의 제2 예에 도시하는 바와 같이, 비아(VA)가 n+ 소스 영역(SR) 상의 영역에서 실리사이드층(SC)에 접속되어 있어도 좋다. 또한, 도 26을 참조하여, 본 변형예의 제3 예에 도시하는 바와 같이, 비아(VA)가 n+ 소스 영역(SR) 및 p+ 백 게이트 영역(PBG)에 걸치는 영역에서 실리사이드층(SC)에 접속되어 있어도 좋다.
(실시 형태 2)
본 실시 형태 2의 반도체 장치는, 실시 형태 1에 대해, 초접합(super junction) 구조를 갖고 있는 점에서 주로 다르다.
도 27을 참조하여, 본 실시 형태에서는, 드레인 구조가 초접합 구조로 구성되어 있다. 구체적으로는, 반도체 기판(SUB) 내이며 p- 기판 영역(SB)의 주표면 S1측에 접하도록, n형의 불순물을 포함하는 N칼럼(NC)과, p형의 불순물을 포함하는 P칼럼(PC)이 형성되어 있다. N칼럼(NC)과 P칼럼(PC)은 소스-드레인 방향에 직교하는 방향으로 교대로 배치되어 있다. N칼럼(NC) 및 P칼럼(PC)은 반도체 기판(SUB)에 다단 이온 주입을 행함으로써 형성된다. N칼럼(NC) 및 P칼럼(PC)은 주표면 S1로부터 3㎛ 정도의 깊이까지 균일한 불순물 농도로 형성되어 있다. N칼럼(NC) 및 P칼럼(PC)은 폭 및 불순물 농도가 초접합 조건을 만족하도록 형성되어 있다.
또한, 이 이외의 본 실시 형태 구성은, 실시 형태 1의 구성과 거의 동일하므로 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명은 반복하지 않는다(이것은 이하의 각 실시 형태에 있어서 동일함).
본 실시 형태의 반도체 장치는, 초접합 구조를 갖고 있으므로, N칼럼 농도가 높아짐으로써, 저온 저항이 된다. 이로 인해, 기생 바이폴라 동작에 의한 온 내압 저하가 발생하기 쉽지만, p+ 백 게이트 영역에 의해 기생 바이폴라 동작을 저감시켜 온 내압을 개선할 수 있다.
도 28을 참조하여, 실시 형태 1의 비교예 1과, 본 실시 형태와의 온 전류 파형을 비교했다. 본 실시 형태에서는, 실효의 소스 W 길이가 다르므로, 저드레인 전압 시의 포화 전류를 맞추기 위해, 게이트 전압을 높게 설정하고, 채널 저항을 정렬시켜 비교하고 있다. 이 결과, 본 실시 형태에서는, 비교예 1에 비해, 드레인 전압이 80V를 초과한 상태라도, 드레인 전류의 드레인 전압에 의존한 증가가 억제되어, 온 내압이 개선되어 있다.
(실시 형태 3)
본 실시 형태 3의 반도체 장치는, 실시 형태 1에 대해, 반도체 기판이 SOI(Silicon On Insulator)인 점에서 주로 다르다.
도 29 및 도 30을 참조하여, 본 실시 형태의 반도체 장치에서는, n- 드리프트 영역(드리프트 영역)(NDR)의 다른 쪽의 주표면 S2측에 접하도록, 절연층(OX)이 형성되어 있다. 절연층(OX)은 예를 들어 실리콘 산화막으로 이루어지고, 그 두께는 0.1㎛ 이상 2㎛ 이하인 것이 바람직하다. 또한, 반도체 기판(SUB)의 주표면 S1로부터 도면의 상하 방향으로 연장되는 트렌치 게이트 전극(TGE)[게이트 트렌치(CH)]은, 적어도 n- 드리프트 영역(NDR)에 도달하고 있고, 절연층(OX)에 도달하도록 형성되는 것이 바람직하다.
반도체 기판(SUB)에 SOI를 사용함으로써, LDMOS 트랜지스터부가 절연층(OX)에 의해 p- 기판 영역(SB)으로부터 분리된다. 이에 의해, LDMOS 트랜지스터부는 하이 사이드 트랜지스터로서도 사용 가능하고, 또한, 다른 영역과의 간섭을 방지할 수 있다.
(실시 형태 4)
본 실시 형태 4의 반도체 장치는, 실시 형태 1에 대해, 래터럴(가로형)의 IGBT(Insulated Gate Bipolar Transistor)인 점에서 다르다.
도 31 내지 도 33을 참조하여, 구체적으로는, 실시 형태 1의 n+ 소스 영역에 대응하는 영역이 n+ 이미터 영역(이미터로 되는 제1 불순물 영역)(ER)으로 구성되어 있고, n+ 드레인 영역에 대응하는 영역이 p+ 콜렉터 영역(콜렉터로 되는 제2 도전형의 제2 불순물 영역)(CR)으로 구성되어 있다. 또한, 실시 형태 1에 대해, 반도체 기판이 SOI인 점에서도 다르다.
실시 형태의 반도체 장치에서도, p+ 백 게이트 영역(PBG)이 주표면 S1에 있어서 n+ 이미터 영역(ER)의 제1 및 제2 부분(P1, P2) 사이에 배치되고, 또한 n+ 이미터 영역(ER)에 대해 p+ 콜렉터 영역(CR)측에 배치되어 있으므로, p+ 백 게이트 영역(PBG)에 의해 기생 바이폴라 동작을 저감시켜 온 내압을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초해서 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
AL : 금속 배선
CCV : 오목부
CH : 게이트 트렌치
CO1 : 제1 콘택트
CO2 : 제2 콘택트
CR : p+ 콜렉터 영역
DR : n+ 드레인 영역
ER : n+ 이미터 영역
GBL : p- 바디 영역
GE : 게이트 전극
GI : 게이트 절연막
II : 층간 절연막
MSK : 마스크 패턴
NC : N칼럼
NDR : n- 드리프트 영역
NWL : n형 웰 영역
OX : 절연층
PC : P칼럼
P1 : 제1 부분
P2 : 제2 부분
PBG : p+ 백 게이트 영역
RSF1 : 제1 리서프 영역
RSF2 : 제2 리서프 영역
SB : p- 기판 영역
SC : 실리사이드층
SPR : 분리 절연막
SR : n+ 소스 영역
SUB : 반도체 기판
TGE : 트렌치 게이트 전극
VA : 비아

Claims (7)

  1. 가로형의 절연 게이트형 전계 효과 트랜지스터부를 갖는 반도체 장치로서,
    주표면 및 상기 주표면에 형성된 홈을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 홈 내에 매립된 상기 절연 게이트형 전계 효과 트랜지스터부의 게이트 전극과,
    상기 주표면에 있어서 상기 홈을 따라서 서로 분리된 제1 및 제2 부분을 갖고, 소스 또는 이미터로 되는 제1 도전형의 제1 불순물 영역과,
    상기 주표면에 있어서 상기 제1 불순물 영역에 대해 상기 홈과 반대측에 배치되고, 제1 도전형의 드레인 또는 제2 도전형의 콜렉터로 되는 제2 불순물 영역과,
    상기 주표면에 있어서 상기 제1 및 제2 부분 사이에 배치되고, 또한 상기 제1 불순물 영역에 대해 상기 제2 불순물 영역측에 배치된 제2 도전형의 백 게이트 영역
    을 구비한 반도체 장치.
  2. 제1항에 있어서,
    상기 백 게이트 영역은, 상기 주표면에 있어서 상기 제1 불순물 영역이 상기 게이트 전극과 대향하는 영역 이외의 상기 제1 불순물 영역의 주위에 배치되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 주표면 상에 배치되고, 또한 상기 제1 불순물 영역 및 상기 백 게이트 영역에 전기적으로 접속된 도전층을 더 구비하고,
    상기 도전층은,
    상기 홈을 따라서, 상기 제1 및 제2 부분 상에 걸치도록 배치되고, 또한 상기 제1 및 제2 부분 및 상기 백 게이트 영역에 접속된 제1 콘택트와,
    상기 제1 콘택트에 대해 상기 홈과 반대측에, 상기 제1 콘택트를 따라서, 상기 백 게이트 영역 상에 배치되고, 또한 상기 백 게이트 영역에 접속된 제2 콘택트를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 주표면 상에 배치되고, 또한 상기 제1 불순물 영역 및 상기 백 게이트 영역에 전기적으로 접속된 도전층을 더 구비하고,
    상기 도전층은,
    상기 주표면에 있어서 상기 홈과 교차하는 방향으로 연장되고, 또한 상기 제1 불순물 영역 및 상기 제1 불순물 영역에 대해 상기 제2 불순물 영역측에 배치된 상기 백 게이트 영역 상에 걸치도록 배치되고, 또한 상기 제1 불순물 영역 및 상기 백 게이트 영역에 접속된 제3 콘택트를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 주표면에 있어서 상기 제1 불순물 영역 및 상기 백 게이트 영역 상에 걸쳐서 배치된 실리사이드층을 더 구비한 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 기판 내에 배치된 제1 도전형의 드리프트 영역과,
    상기 드리프트 영역의 상기 주표면측에 접하는 제2 도전형의 제1 리서프 영역을 더 구비한 반도체 장치.
  7. 제6항에 있어서,
    상기 드리프트 영역의 상기 제1 리서프 영역측과 반대측에 접하는 제2 도전형의 제2 리서프 영역을 더 구비한 반도체 장치.
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