JP5161439B2

JP5161439B2 - 半導体装置

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Publication number: JP5161439B2
Application number: JP2006208754A
Authority: JP
Inventors: 修一菊地; 清史中谷; 秀治田中
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Description

本発明は半導体装置に関し、特に、ＤＭＯＳ（ＤｉｆｆｕｓｅｄＭＯＳ）タイプのトランジスタに関するものである。

ＤＭＯＳタイプの高耐圧ＭＯＳトランジスタは、高いソース・ドレイン耐圧、あるいは高いゲート耐圧を有しており、ＬＣＤドライバー等の各種ドライバーや電源回路等にも広く用いられている。特に、近年では高いドレイン耐圧（ＢＶｄｓ）を有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタが求められている。

図５は従来のＮチャネル型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。Ｐ型の半導体基板１００の表面にはＮ型のエピタキシャル層１０１が形成され、当該エピタキシャル層１０１と半導体基板１００の底部との界面にはＮ＋型の埋め込み層１０２が形成されている。エピタキシャル層１０１上には、ゲート絶縁膜１０３を介してゲート電極１０４が形成されている。エピタキシャル層１０１の表面にはＰ型のボディ層１０５（ＳＰ＋Ｄ，Ｐ＋Ｄ）が形成され、ボディ層１０５の表面にはゲート電極１０４に隣接してＮ＋型のソース層１０６（ＮＳＤ）が形成されている。

エピタキシャル層１０１の表面にはＮ＋型のＮウェル層１０７（Ｎ＋Ｗ）が形成され、Ｎウェル層１０７の表面にはＮ＋型のドレイン層１０８（ＮＳＤ）が形成されている。ドレイン層１０８とボディ層１０５との間のエピタキシャル層１０１の表面領域がドリフト領域１０９である。このドリフト領域１０９には、空乏層を拡げてドレイン耐圧を向上させるために、Ｐ型不純物から成るＰ＋Ｌ層１１０が形成されている。ドリフト領域１０９とソース層１０６との間のボディ層１０５の表面領域がチャネル領域ＣＨである。

半導体基板１００の表面上には第１の層間絶縁膜１１１が形成され、当該第１の層間絶縁膜１１１上に、ゲート電極１０４の一部上からＰ＋Ｌ層１１０上に延びる第１のフィールドプレート１１２が形成されている。また、第１の層間絶縁膜１１１上には第２の層間絶縁膜１１３が形成され、当該第２の層間絶縁膜１１３上に、第１のフィールドプレート１１２の一部上からＰ＋Ｌ層１１０上に延びた第２のフィールドプレート１１４が形成されている。

第１及び第２のフィールドプレート１１２，１１４は、アルミニウムやポリシリコン等の導電材料から成り、ソース層１０６と同電位に設定されている。そして、ドリフト領域１０９での空乏層を拡げることでドレイン電界を緩和し、耐圧を向上させる働きをもつ。

また、ソース層１０６に隣接して、ボディ層１０５の電位固定用のＰ＋型の電位固定層１１５（ＰＳＤ，Ｐ＋）が形成されている。また、エピタキシャル層１０１上のうち、Ｐ＋Ｌ層１１０からドレイン層１０８に至る領域上にはＬＯＣＯＳ法等によるフィールド絶縁膜１１６が形成されている。なお、ソース層１０６，ドレイン層１０８及び電位固定層１１５上には、例えばアルミニウム等から成る配線層１１７が形成されている。

このような構成の高耐圧ＭＯＳトランジスタでは、高いソース・ドレイン耐圧ＢＶｄｓ（例えば２５０ボルト〜３００ボルト）を得る事ができる。なお、この従来の高耐圧ＭＯＳトランジスタを便宜上トランジスタDとする。

なお、本発明に関連する技術は、以下の特許文献に記載されている。
特開２００４−３９７７４号公報

上述した従来の高耐圧ＭＯＳトランジスタ(トランジスタD)では、高耐圧を得る事が出来るが、よりオン抵抗が小さく、電流駆動能力の高いＭＯＳトランジスタが望まれていた。

そこで本発明は、高いソース・ドレイン耐圧ＢＶｄｓを有するとともに、低いオン抵抗であって電流駆動能力の高いＭＯＳトランジスタを提供することを目的とする。

本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の半導体層の表面に形成されたチャネル領域を含む第２導電型のボディ層と、前記ボディ層の表面に形成された第１導電型のソース層と、前記ボディ層の一部上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層の表面に形成された第１導電型の第１のウェル層と、前記第１のウェル層の表面に形成された第１導電型のドレイン層と、前記ドレイン層から前記ボディ層に至るドリフト領域のエピタキシャル層の表面に形成された、耐圧向上のための第２導電型の第１の耐圧向上層と、前記ゲート電極の下方を含む領域の前記半導体層表面に形成された、オン抵抗低減用の第１導電型の第２のウェル層と、前記第２のウェル層と離間し、かつドリフト領域のうち前記ゲート電極の前記ドレイン層側の端部の近傍から離間した領域に形成された、オン抵抗低減用の第３のウェル層とを備えることを特徴とする。なお、ここでいう第２導電型とは、第１導電型の逆の導電型のことである。

また、本発明の半導体装置は、前記第３のウェル層が、前記第１のウェル層と離間して形成されていることを特徴とする。

また、本発明の半導体装置は、前記ゲート電極の前記ドレイン層側の端部と隣接するようにして、前記第１の耐圧向上層が形成されていることを特徴とする。

また、本発明の半導体装置は、前記第２のウェル層と前記第３のウェル層との間の前記半導体層上に、耐圧向上用であって、前記第１の耐圧向上層よりも高濃度の第２の耐圧向上層が形成されていることを特徴とする。

また、本発明の半導体装置は、前記第１の耐圧向上層上に、層間絶縁膜を介してフィールドプレートが形成され、前記フィールドプレートの前記ドレイン層側の端部が、第１の耐圧向上層の前記ドレイン層側の端部よりも前記ドレイン層側に配置されるように形成されていることを特徴とする。

本発明では、ドリフト領域の所定領域にオン抵抗を低減させるための層を形成した。また、ドリフト領域のうち耐圧に悪影響を及ぼすと考えられる領域には、当該オン抵抗低減用の層を形成しないよう、その配置が工夫されている。そのため、本発明によれば、高いソース・ドレイン耐圧も有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタを提供することができる。

次に、本発明の実施形態について説明する前に、図５の従来の高耐圧ＭＯＳトランジスタ(トランジスタD)のドリフト領域１０９の抵抗を下げることで電流駆動能力を上げた、参考例の高耐圧ＭＯＳトランジスタについて図６を用いて説明する。なお、上述した従来の高耐圧ＭＯＳトランジスタ(トランジスタD)と同様の構成については同一符号を用い、その説明を省略する。

参考例の高耐圧ＭＯＳトランジスタでは、ドリフト領域１０９の抵抗Ｒを下げるため、ゲート電極１０４の下方からドレイン層１０８側に対して、エピタキシャル層１０１よりも高濃度のＮウェル層１２０（Ｎ＋Ｗ）が一様に形成されている。

このＤＭＯＳ構造によれば、従来の高耐圧ＭＯＳトランジスタ(トランジスタD)に比して、ドリフト領域１０９のＮ型不純物濃度が高くなっているため、ドリフト領域１０９の抵抗Ｒが下がり、オン抵抗を下げることができる。しかしながら、この構造にすると高いドレイン耐圧を維持することができなかった。つまり、図６に示すようなゲート電極１０４のドレイン層１０８側の一端の下部領域Ｘ、及びＰ＋Ｌ層１１０のドレイン層１０８側の一端の周辺領域Ｙで電界集中による降伏現象が起きてしまい、所望の高耐圧（例えば、２５０〜３００ボルト）を得る事ができないことが判った。

（第１の実施形態）そこで、本発明の第１の実施形態では、オン抵抗を下げても高耐圧を得る事が可能な、信頼性の高い高耐圧ＭＯＳトランジスタを構成している。以下、図１を用いて詳細に説明する。

本実施形態の高耐圧ＭＯＳトランジスタは、Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２が形成され、当該エピタキシャル層２と半導体基板１の底部との界面にはＮ＋型の埋め込み層３が形成されている。エピタキシャル層２及び埋め込み層３は、半導体基板１の表面にＮ型不純物を高濃度に注入し、エピタキシャル成長させることで形成される。

エピタキシャル層２の所定領域上には、ゲート絶縁膜４を介してゲート電極５が形成されている。エピタキシャル層２の表面には、チャネル領域ＣＨを含むＰ型のボディ層６（ＳＰ＋Ｄ，Ｐ＋Ｄ）が形成されている。ボディ層６は、Ｐ型のＳＰ＋Ｄ層７と、ＳＰ＋Ｄ層７よりも低濃度であって、深く拡散したＰ型のＰ＋Ｄ層８との２重構造から成る。この２重構造によって、濃度の低いＰ＋Ｄ層８で耐圧をもたせ、濃度の高いＳＰ＋Ｄ層７でしきい値の調整をするとともに、パンチスルーを防止することができる。

Ｐ＋Ｄ層８は、例えばボロンイオンを加速電圧５０ＫｅＶ，注入量２×１０^１３／ｃｍ^２の条件でイオン注入を行い、その後熱処理することで形成される。また、ＳＰ＋Ｄ層７は、例えばボロンイオンを加速電圧５０ＫｅＶ，注入量２×１０^１４／ｃｍ^２の条件でイオン注入を行い、その後熱処理することで形成される。

ボディ層６の表面には、ゲート電極５に隣接してＮ＋型のソース層９（ＮＳＤ）が形成されている。また、エピタキシャル層２の表面には、エピタキシャル層２よりも濃度が高いＮ＋型のＮウェル層１０（Ｎ＋Ｗ）が形成されている。そして、Ｎウェル層１０の表面には、さらに高濃度のＮ＋型のドレイン層１１（ＮＳＤ）が形成されている。

ソース層９及びドレイン層１１は、例えばリンイオンを加速電圧１００ＫｅＶ，注入量５．２×１０^１５／ｃｍ^２の条件でイオン注入を行い、その後熱処理することで形成される。Ｎウェル層１０は、例えばリンイオンを加速電圧８０ＫｅＶ，注入量２×１０^１２／ｃｍ^２の条件でイオン注入を行い、その後熱処理することで形成される。

ドレイン層１１とボディ層６との間のエピタキシャル層２の表面領域がドリフト領域１２である。このドリフト領域１２には、空乏層を拡げてドレイン耐圧を向上させるために、Ｐ型不純物から成るＰ＋Ｌ層１３が第１の耐圧向上層として形成されている。Ｐ＋Ｌ層１３は、例えばボロンイオンを加速電圧５０ＫｅＶ，注入量２．５×１０^１２／ｃｍ^２の条件でイオン注入を行い、その後熱処理することで形成される。なお、ドリフト領域１２のエピタキシャル層２とソース層９との間のボディ層６の表面領域がチャネル領域ＣＨである。

半導体基板１の表面上には第１の層間絶縁膜１４が形成され、当該第１の層間絶縁膜１４上に、ゲート電極５の一部上からＰ＋Ｌ層１３上に延びる第１のフィールドプレート１５が形成されている。また、第１の層間絶縁膜１４上には第２の層間絶縁膜１６が形成されている。当該第２の層間絶縁膜１６上には、第１のフィールドプレート１５の一部上からＰ＋Ｌ層１３のドレイン層１１側の端部上に延びた第２のフィールドプレート１７が形成されている。

第１及び第２の層間絶縁膜１４，１６は、例えばＣＶＤ法で形成されたシリコン酸化膜やシリコン窒化膜であり、それぞれの膜厚は例えば１０００Å程度である。また、第１及び第２のフィールドプレート１５，１７は、アルミニウムやアルミニウム合金やポリシリコンのような導電材料で形成されている。また、第１及び第２のフィールドプレート１５，１７はソース層９と同電位に設定されており、ドリフト領域１２での空乏層を拡げることでドレイン電界を緩和し、耐圧を向上させる働きをもつ。

また、ボディ層６の表面には、ソース層９に隣接してＰ型の不純物から成る電位固定用の電位固定層１８（ＰＳＤ，Ｐ＋）が形成されている。ＰＳＤ層は、例えばボロンイオンを加速電圧５０ＫｅＶ，注入量１．３×１０^１５／ｃｍ^２の条件でイオン注入を行い、その後熱処理することで形成される。Ｐ＋層は、例えばボロンイオンを加速電圧５０ＫｅＶ，注入量２×１０^１４／ｃｍ^２の条件でイオン注入を行い、その後熱処理することで形成される。

また、エピタキシャル層２上のうち、Ｐ＋Ｌ層１３からドレイン層１１に至る領域上、及びＮウェル層１０の一部上には、フィールド絶縁膜１９ａ，１９ｂが形成されていることが耐圧を向上させる観点から好ましい。フィールド絶縁膜１９ａ，１９ｂは、例えば公知のＬＯＣＯＳ法で形成する。また、Ｐ＋Ｌ層１３は当該フィールド絶縁膜１９ａと一定距離だけ離間させた方が、Ｐ＋Ｌ層１３とフィールド絶縁膜１９ａを隣接させた場合に比して良好な動作特性を得ることができた。従って、Ｐ＋Ｌ層１３は当該フィールド絶縁膜１９ａと一定距離だけ離間させた方が好ましい。

ソース層９，電位固定層１８，及びドレイン層１１上には、例えばアルミニウム等から成る配線層２０が形成されている。そして、ゲート電極５の下方には、ドリフト領域１２の抵抗を下げ、ＭＯＳトランジスタのオン抵抗を下げるためのＮウェル層２５（Ｎ＋Ｗ）が形成されている。Ｎウェル層２５のソース層９側の端部はゲート電極５の下方でボディ層６と重なり合っており、そのドレイン層１１側の端部はゲート電極５のドレイン層１１側の端部の下方近傍に位置する。

また、同じくオン抵抗を下げるためのＮウェル層２６が、エピタキシャル層２の表面のうちＰ＋Ｌ層１３を含む領域に形成されている。Ｎウェル層２６のドレイン層１１側の端部は、Ｐ＋Ｌ層１３のドレイン層１１側の端部の近傍に位置する。

図１に示すように、Ｎウェル層２５とＮウェル層２６とは一定の距離（例えば１０μｍ）離間している。つまり、ゲート電極５のドレイン層１１側の端部の下方近傍のエピタキシャル層１２の領域（図６で示した参考例の構造において、電界集中による降伏現象が起きやすかった領域）には、Ｎウェル層２５，２６が形成されていない。このスペースによって、図６で示した参考例の構造に比して当該領域での電界集中が緩和されている。

さらに、Ｐ＋Ｌ層１３からドレイン層１１側に至る一定領域（参考例の構造において、電界集中による降伏現象が起きやすかった領域）にも、Ｎウェル層２６が形成されておらず、Ｐ＋Ｌ層１３（及びＮウェル層２６）と、Ｎウェル層１０とは例えば１０μｍ程度離間している。このスペースによって、空乏層がＰ＋Ｌ層１３側からドレイン層１１側に拡がりやすくなり、当該領域での電解集中が緩和されている。

このように、オン抵抗を低減させるための層を一様に形成するのではなく、所定領域にのみ形成しているのは、電界集中に伴う降伏現象による破壊を防止し、高い耐圧を得るためである。

なお、これらのオン抵抗低減用のＮウェル層２５，２６は、上述したＮウェル層１０と同一工程で形成することができ、例えばリンイオンを加速電圧８０ＫｅＶ，注入量２×１０^１２／ｃｍ^２の条件でイオン注入を行い、その後熱処理することで形成される。

以上の構成の高耐圧ＭＯＳトランジスタを便宜上トランジスタAとする。このような構成によれば、ドリフト領域にオン抵抗低減用のＮ型ウェル層２５，２６が形成されているため、ドリフト領域の抵抗が低くなる。また、ドリフト領域１２において、電界集中による破壊の起きやすい領域にはＮ型ウェル層２５，２６を形成していない。そのため、高いソース・ドレイン耐圧ＢＶｄｓを有するとともに、低いオン抵抗であって電流駆動能力の高いＭＯＳトランジスタを提供することができる。

また、上述した構成（トランジスタA）では、ゲート電極５の下方にＮウェル層２５を形成したため、Ｎウェル層２５がない場合に比して、ゲート電極５の下方における空乏層が拡がりにくくなっている。従って、トランジスタAよりもゲート電極５の下方近傍での空乏層を拡げやすくし、耐圧を高める場合には、図２に示すようにＰ＋Ｌ層１３のソース層９側の端部をゲート電極５のドレイン層１１側の端部に隣接するように配置することが好ましい。なお、この場合のオン抵抗はトランジスタAよりも若干上昇するため、図１で示したようにＰ＋Ｌ層１３のソース層９側の端部を、ゲート電極５から離間させる方が、オン抵抗を低減させる観点からは有利である。

また、耐圧をさらに高める観点からは、図２に示すようにゲート電極５のドレイン層１１側の端部から一定領域（図２では、Ｎウェル層２５とＮウェル層２６との間の領域）に、Ｐ＋Ｌ層１３よりも高濃度のＰ型不純物から成るＦＰ層２７を第２の耐圧向上層として形成することが好ましい。このようにＦＰ層２７を形成することで、所望の耐圧に調整することも可能である。ＦＰ層２７は、例えばボロンイオンを加速電圧５０ＫｅＶ，注入量１．５×１０^１３／ｃｍ^２の条件でイオン注入を行い、その後熱処理することで形成される。

なお、図２では、ＦＰ層２７のドレイン層１１側の端部と、Ｎウェル層２６のソース層９側の端部とが接するように形成されているが、設計に応じて変更することが可能である。つまり、ＦＰ層２７はＮウェル層２６と重畳する場合もあり、Ｎウェル層２６と重畳しない場合もある。

なお、ＦＰ層２７を形成する場合、第１のフィールドプレート１５のドレイン層１１側の端部を、図２に示すように点線Ｌ（ＦＰ層２７のドレイン層１１側の端部）よりもドレイン層１１側あるいはソース層９側に配置する。ＦＰ層２７の端部の延長線上に第１のフィールドプレート１５の端部が位置すると、電界集中が生じやすくなると考えられるからである。なお、ドレイン電界を緩和し、耐圧を向上させる観点からは、第１のフィールドプレート１５のドレイン層１１側の端部を点線Ｌよりもドレイン層１１側に配置することが好ましい。

Ｐ＋Ｌ層１３のソース層９側の端部をゲート電極５のドレイン層１１側の端部に隣接するように配置し、さらにＦＰ層２７を配置した構成を便宜上トランジスタBとする。

図５で示した従来の高耐圧ＭＯＳトランジスタ(トランジスタD)の動作特性と、図２で示した高耐圧ＭＯＳトランジスタ(トランジスタB)の特性を比較する。図４は、各ＭＯＳトランジスタのしきい値（Vt）、オン抵抗（Ron）、相互コンダクタンス（Gm）、飽和電流（Idsat）、ゲート電位，ソース電位，及び基板電位が０Ｖの場合のソース・ドレイン耐圧（BVds）、ソース電位及び基板電位が０Ｖ，ゲート電圧Vgが１０Ｖの場合のソース・ドレイン耐圧（BVdson）のシュミレーション結果を示している。

この図から明らかなように、オン抵抗(Ron)は従来構造(トランジスタD)に比して２分の１程度に小さくなり、相互コンダクタンス(Gm)は２倍程度大きくなり、飽和電流(Idsat)は２倍程度大きくなり、電流駆動能力が向上していることが判る。一方、オフ時の耐圧(BVds)は従来構造に比して小さくなっているが、十分な高耐圧を有している。また、オン時の耐圧(BVds)は従来構造（トランジスタD）よりも高くなっている。

（第２の実施形態）次に、本発明の第２の実施形態について図３を参照しながら説明する。なお、第１の実施形態と同様の構成については同一符号を用いており、その説明を省略するか簡略する。

第１の実施形態では、第２のフィールドプレート１７のドレイン層１１側の端部が、Ｐ＋Ｌ層１３上に配置されていた。これに対して第２の実施形態では、図３に示すように当該端部を点線Ｍ（Ｐ＋Ｌ層１３のドレイン層１１側の端部）よりもドレイン層１１側に延ばしている。これを第２のフィールドプレート３０とする。

かかる構成によれば、第２のフィールドプレート３０の端部が点線Ｍよりもソース層９側に位置する構成に比して、Ｐ＋Ｌ層１３の空乏層がドレイン層１１側に拡がりやすくなり、結果として耐圧を向上させることが出来る。

さらにいえば、第２のフィールドプレート３０の当該端部をフィールド絶縁膜１９ａの一部上に配置することが好ましい。Ｐ＋Ｌ層１３の端部上に第２のフィールドプレート３０の端部が位置してしまうと、そこで電界集中が生じやすくなると考えられるからである。

また、第１の実施形態では第１のフィールドプレート１５を形成していたが、第２の実施形態では形成していない。このように、第１のフィールドプレート１５を形成しない方が、第１のフィールドプレート１５を形成した場合に比してＭＯＳトランジスタの特性が向上した。

以上のように、第２のフィールドプレート３０を形成し、第１のフィールドプレートを有さない、第２の実施形態に係る高耐圧ＭＯＳトランジスタをトランジスタCとする。なお、第２の実施形態は、第１のフィールドプレート１５の配置を排除するものではない。従って、図３の点線で示したように、第１の実施形態（トランジスタB）と同様に第１のフィールドプレート１５を配置することもできる。

図４にトランジスタCの動作特性を示した。この図から明らかなように、オン抵抗(Ron)は従来構造(トランジスタD)に比して２分の１程度に小さくなり、相互コンダクタンス(Gm)は２倍程度大きくなり、飽和電流(Idsat)は２倍以上大きくなり、電流駆動能力が向上していることが判る。一方、オフ時の耐圧(BVds)は従来構造に比して小さくなっているが、十分な高耐圧を有している。また、オン時の耐圧(BVds)は従来構造（トランジスタＤ）よりも高くなっている。

このように、上述した第１及び第２の実施形態のいずれの構成であっても、ドリフト領域にオン抵抗低減用のＮウェル層２５，２６を形成している。また、電界集中が起きやすく耐圧に悪影響を及ぼす領域には当該Ｎウェル層２５，２６を形成せず、必要な領域にのみ形成し、全体としての耐圧の低下を抑えている。また、Ｐ＋Ｌ層をゲート電極に隣接したこと、Ｐ＋Ｌ層よりもＰ型不純物濃度の高いＦＰ層を形成したこと等によって、耐圧の低下を抑えることが可能である。そのため、高いソース・ドレイン耐圧ＢＶｄｓを有するとともに、低いオン抵抗を有した電流駆動能力の高い高耐圧ＭＯＳトランジスタを得る事ができる。

なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。例えば、上記実施形態ではフィールド絶縁膜１９ａを形成していたが、フィールド絶縁膜１９ａを形成せずに構成することもできる。なお、Ｐチャネル型のＤＭＯＳトランジスタに関する説明は省略するが、導電型が異なるだけで同様の構造であることは周知のとおりである。また、本発明のＤＭＯＳトランジスタと他の半導体装置とを混載した構造についても同様に適用することが可能である。

本発明の第１の実施形態に係る半導体装置を説明する断面図である。本発明の第１の実施形態に係る半導体装置を説明する断面図である。本発明の第２の実施形態に係る半導体装置を説明する断面図である。本発明の半導体装置の特性を説明する表である。従来の半導体装置を説明する断面図である。参考例の半導体装置を説明する断面図である。

符号の説明

１半導体基板２エピタキシャル層３埋め込み層４ゲート絶縁膜
５ゲート電極６ボディ層７ＳＰ＋Ｄ層８Ｐ＋Ｄ層
９ソース層１０Ｎウェル層１１ドレイン層１２ドリフト領域
１３Ｐ＋Ｌ層１４第１の層間絶縁膜１５第１のフィールドプレート
１６第２の層間絶縁膜１７第２のフィールドプレート１８電位固定層
１９ａ，１９ｂフィールド絶縁膜２０配線層２５Ｎウェル層
２６Ｎウェル層２７ＦＰ層３０第２のフィールドプレート
１００半導体基板１０１エピタキシャル層１０２埋め込み層
１０３ゲート絶縁膜１０４ゲート電極１０５ボディ層
１０６ソース層１０７Ｎウェル層１０８ドレイン層
１０９ドリフト領域１１０Ｐ＋Ｌ層１１１第１の層間絶縁膜
１１２第１のフィールドプレート１１３第２の層間絶縁膜
１１４第２のフィールドプレート１１５電位固定層
１１６フィールド絶縁膜１１７配線層１２０Ｎウェル層
ＣＨチャネル領域
トランジスタＡ第１の実施形態に係る高耐圧ＭＯＳトランジスタ
トランジスタＢ第１の実施形態に係る高耐圧ＭＯＳトランジスタ
トランジスタＣ第２の実施形態に係る高耐圧ＭＯＳトランジスタ
トランジスタＤ従来の高耐圧ＭＯＳトランジスタ

Claims

第１導電型の半導体層の表面に形成されたチャネル領域を含む第２導電型のボディ層と、
前記ボディ層の表面に形成された第１導電型のソース層と、
前記ボディ層の一部上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面に形成された第１導電型の第１のウェル層と、
前記第１のウェル層の表面に形成された第１導電型のドレイン層と、
前記ドレイン層から前記ボディ層に至るドリフト領域のエピタキシャル層の表面に形成された、耐圧向上のための第２導電型の第１の耐圧向上層と、
前記ゲート電極の下方を含む領域の前記半導体層表面に形成された、オン抵抗低減用の第１導電型の第２のウェル層と、
前記第２のウェル層と離間し、かつドリフト領域のうち前記ゲート電極の前記ドレイン層側の端部の近傍から離間した領域に形成された、オン抵抗低減用の第３のウェル層と
を備え、前記第２のウェル層と前記第３のウェル層との間の前記半導体層上に、耐圧向上用であって、前記第１の耐圧向上層よりも高濃度の第２の耐圧向上層が形成されていることを特徴とする半導体装置。
第１導電型の半導体層の表面に形成されたチャネル領域を含む第２導電型のボディ層と、
前記ボディ層の表面に形成された第１導電型のソース層と、
前記ボディ層の一部上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面に形成された第１導電型の第１のウェル層と、
前記第１のウェル層の表面に形成された第１導電型のドレイン層と、
前記ドレイン層から前記ボディ層に至るドリフト領域のエピタキシャル層の表面に形成された、耐圧向上のための第２導電型の第１の耐圧向上層と、
前記ゲート電極の下方を含む領域の前記半導体層表面に形成された、オン抵抗低減用の第１導電型の第２のウェル層と、
前記第２のウェル層と離間し、かつドリフト領域のうち前記ゲート電極の前記ドレイン層側の端部の近傍から離間した領域に形成された、オン抵抗低減用の第３のウェル層と
を備え、
前記第１の耐圧向上層上に、層間絶縁膜を介してフィールドプレートが形成され、前記フィールドプレートの前記ドレイン層側の端部が、第１の耐圧向上層の前記ドレイン層側の端部よりも前記ドレイン層側に配置されるように形成されていることを特徴とする半導体装置。
第１導電型の半導体層の表面に形成されたチャネル領域を含む第２導電型のボディ層と、
前記ボディ層の表面に形成された第１導電型のソース層と、
前記ボディ層の一部上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面に形成された第１導電型の第１のウェル層と、
前記第１のウェル層の表面に形成された第１導電型のドレイン層と、
前記ドレイン層から前記ボディ層に至るドリフト領域のエピタキシャル層の表面に形成された、耐圧向上のための第２導電型の第１の耐圧向上層と、
前記ゲート電極の下方を含む領域の前記半導体層表面に形成された、オン抵抗低減用の第１導電型の第２のウェル層と、
前記第２のウェル層と離間し、かつドリフト領域のうち前記ゲート電極の前記ドレイン層側の端部の近傍から離間した領域に形成された、オン抵抗低減用の第３のウェル層と
を備え、
前記ドレイン層から前記第３のウェル層に至る領域上にフィールド絶縁膜が形成され、前記第１の耐圧向上層及び前記第３のウェル層は、前記フィールド絶縁膜から前記ソース層側に離間して形成されていることを特徴とする半導体装置。
前記第１の耐圧向上層上に、層間絶縁膜を介してフィールドプレートが形成され、該フィールドプレートの一部が前記フィールド絶縁膜上に延びて形成されていることを特徴とする請求項３に記載の半導体装置。
第１導電型の半導体層の表面に形成されたチャネル領域を含む第２導電型のボディ層と、
前記ボディ層の表面に形成された第１導電型のソース層と、
前記ボディ層の一部上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面に形成された第１導電型の第１のウェル層と、
前記第１のウェル層の表面に形成された第１導電型のドレイン層と、
前記ドレイン層から前記ボディ層に至るドリフト領域のエピタキシャル層の表面に形成された、耐圧向上のための第２導電型の第１の耐圧向上層と、
前記ゲート電極の下方を含む領域の前記半導体層表面に形成された、オン抵抗低減用の第１導電型の第２のウェル層と、
前記第２のウェル層と離間し、かつドリフト領域のうち前記ゲート電極の前記ドレイン層側の端部の近傍から離間した領域に形成された、オン抵抗低減用の第３のウェル層と
を備え、
前記第３のウェル層は、前記第１の耐圧向上層と重畳し、前記第１の耐圧向上層より深く形成されていることを特徴とする半導体装置。
前記第３のウェル層は、前記第１のウェル層と離間して形成されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
前記ゲート電極の前記ドレイン層側の端部と隣接するようにして、前記第１の耐圧向上層が形成されていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。