DE10393627T5 - Lateraler Kurzkanal-dmos, Verfahren zur Herstellung desselben und Halbleiterbauelement - Google Patents

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Abstract

Lateraler Kurzkanal-DMOS, in dem ein Halbleiterbereich eines ersten Leitfähigkeitstyps ausgebildet ist, wobei eine Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps während Sperrvorspannung fast vollständig verarmt wird, wobei der laterale Kurzkanal-DMOS Folgendes umfasst:
den auf einer Oberfläche eines Halbleitersubstrats ausgebildeten Halbleiterbereich des ersten Leitfähigkeitstyps;
eine in einer Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildete Wanne eines zweiten Leitfähigkeitstyps, die einen kanalbildenden Bereich umfasst;
einen in der Oberfläche der Wanne des zweiten Leitfähigkeitstyps ausgebildeten Source-Bereich des ersten Leitfähigkeitstyps;
einen in der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildeten Drain-Bereich des ersten Leitfähigkeitstyps; und
eine Gate-Elektrode, die über einen Gate-isolierenden Film in einem oberen Teil zumindest des kanalbildenden Bereichs aus einem Bereich vom Source-Bereich des ersten Leitfähigkeitstyps zum Drain-Bereich des ersten Leitfähigkeitstyps ausgebildet ist,
wobei der laterale Kurzkanal-DMOS dadurch gekennzeichnet ist, dass er weiterhin Folgendes umfasst:
eine in der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildete Wanne...

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft einen lateralen Kurzkanal-DMOS (Double-diffused Metal Oxide Semiconductor, doppelt diffundierter Metalloxid-Halbleiter), der vorteilhafterweise in einem Leistungs-MOSFET (Metal Oxide Semiconductor Field Effect Transistor, Metalloxid-Halbleiter-Feldeffekttransistor) eingesetzt werden kann, und ein Verfahren zur Herstellung desselben. Die vorliegende Erfindung betrifft außerdem ein Halbleiterbauelement, das mit diesem lateralen Kurzkanal-DMOS ausgestattet ist.
  • STAND DER TECHNIK
  • 14 ist eine Querschnittsansicht eines in der US-Patentschrift 4,866,495 offenbarten herkömmlichen lateralen Kurzkanal-DMOS. 15 ist eine Draufsicht eines Halbleiterbauelements, das diesen lateralen Kurzkanal-DMOS enthält. In diesem lateralen Kurzkanal-DMOS 90 wird auf einer Oberfläche eines Halbleitersubstrats eines P–-Typs 940 eine Epitaxialschicht eines N–-Typs 948 ausgebildet. Anschließend wird eine Wanne eines P-Typs, die einen kanalbildenden Bereich enthält, in einer Oberfläche der Epitaxialschicht des N–-Typs 948 ausgebildet und Source-Bereiche eines N+-Typs 956, 957 werden in einer Oberfläche dieser Wanne des P-Typs ausgebildet. Außerdem wird auf einer Oberfläche der Epitaxialschicht des N–-Typs 948 ein Drain-Bereich des N+-Typs 970 ausgebildet. Danach werden Gate-Elektroden 963, 964 über Gate-Isoationsfilme 961, 962 in einem oberen Teil des kanalbildenden Bereichs ausgebildet.
  • Bei diesem lateralen Kurzkanal-DMOS 90 handelt es sich um einen lateralen Kurzkanal-DMOS, der den zwischen den Source-Bereichen des N+-Typs 956, 957 und dem Drain-Bereich des N+-Typs 970 fließenden Strom gemäß dem an die Gate-Elektroden 963, 964 angelegten Potentials steuert, sowie um einen lateralen Kurzkanal-DMOS des sogenannten RESURF-Typs (Reduced Surface Field, verringertes Oberflächenfeld), bei dem die Substratoberfläche in einem ausgeschalteten Zustand (d. h. während Sperrvorspannung) in dem Fall, in dem der DMOS 90 für High-Side-Schaltungen (hochliegende Schaltungen) eingesetzt wird, fast vollständig verarmt wird. Während Sperrvorspannung wird der Zustand, in dem die Substratoberfläche fast vollständig verarmt wird, umgesetzt, indem beispielsweise die Stärke und Konzentration an Dotiersubstanz der Epitaxialschicht des N–-Typs 948 entsprechend angepasst wird.
  • In diesem Kurzkanal-DMOS 90 wird außerdem ein diffundierter Bereich des P–-Typs 971 in einem Schwebezustand als ein feldverringernder diffundierter Bereich in einem Bereich zwischen der Wanne des P-Typs und dem Drain des N+-Typs 970 in der Oberfläche der Epitaxialschicht des N–-Typs 948 ausgebildet.
  • Das bedeutet, dass dieser laterale Kurzkanal-DMOS 90 so konstruiert ist, dass die Substratoberfläche während Sperrvorspannung fast vollständig verarmt wird und der DMOS 90, da außerdem der diffundierte Bereich des P–-Typs 971 in einem Schwebezustand als ein feldverringernder diffundierter Bereich in einem Bereich zwischen der Wanne des P-Typs und dem Drain des N+-Typs 970 in der Oberfläche der Epitaxialschicht des N–-Typs 948 ausgebildet wird, hohe Durchbruchskenndaten aufzeigt und es möglich wird, eine Niederspannungs-Steuerung, einen Hochspannungs-Pegelschieber und eine Gate-Steuerschaltung auf ein und demselben Substrat wie einen lateralen Kurzkanal-DMOS zu integrieren.
  • Bei diesem lateralen Kurzkanal-DMOS kann jedoch die Konzentration an Dotiersubstanz der Epitaxialschicht des N–-Typs 948 beim Umsetzen des fast vollständig verarmten Zustands der Substratoberfläche während Sperrvorspannung nicht sehr hoch eingestellt werden, so dass das Problem besteht, dass der Widerstand hoch ist, wenn der laterale Kurzkanal-DMOS auf EIN eingestellt ist.
  • Die vorliegende Erfindung wurde eausgedacht, um das obige Problem zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, den Widerstand bei Einstellung auf EIN bei gleichzeitiger Beibehaltung der hohen Durchbruchskenndaten zu verringern, um einen lateralen Kurzkanal-DMOS mit hohen Durchbruchskenndaten und verbesserten Stromsteuerkenndaten bereitzustellen. Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS bereitzustellen, mit dem diese Art von verbessertem lateralen Kurzkanal-DMOS hergestellt werden kann. Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement bereitzustellen, die diese Art von verbessertem lateralen Kurzkanal-DMOS enthält.
  • OFFENBARUNG DER ERFINDUNG
  • Ein lateraler Kurzkanal-DMOS gemäß der vorliegenden Erfindung ist ein lateraler Kurzkanal-DMOS, in dem ein Halbleiterbereich eines ersten Leitfähigkeitstyps ausgebildet ist, wobei eine Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps während Sperrvorspannung fast vollständig verarmt wird, wobei der laterale Kurzkanal-DMOS Folgendes enthält:
    den auf einer Oberfläche eines Halbleitersubstrats ausgebildeten Halbleiterbereich des ersten Leitfähigkeitstyps;
    eine in einer Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildete Wanne eines zweiten Leitfähigkeitstyps, die einen kanalbildenden Bereich enthält, wobei der zweite Leitfähigkeitstyp eine Inverse des ersten Leitfähigkeitstyps ist;
    einen in der Oberfläche der Wanne des zweiten Leitfähigkeitstyps ausgebildeten Source-Bereich des ersten Leitfähigkeitstyps;
    einen in der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildeten Drain-Bereich des ersten Leitfähigkeitstyps; und
    eine Gate-Elektrode, die über einen Gate-isolierenden Film in einem oberen Teil zumindest des kanalbildenden Bereichs aus einem Bereich vom Source-Bereich des ersten Leitfähigkeitstyps zum Drain-Bereich des ersten Leitfähigkeitstyps ausgebildet ist,
    wobei der laterale Kurzkanal-DMOS dadurch gekennzeichnet ist, dass er weiterhin Folgendes enthält:
    eine in der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildete Wanne des ersten Leitfähigkeitstyps, die eine höhere Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps als der Halbleiterbereich des ersten Leitfähigkeitstyps und eine niedrigere Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps als der Drain-Bereich des ersten Leitfähigkeitstyps enthält,
    wobei der Drain-Bereich des ersten Leitfähigkeitstyps in einer Oberfläche der Wanne des ersten Leitfähigkeitstyps ausgebildet ist.
  • Das bedeutet, dass gemäß dem lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung der Drain-Bereich des ersten Leitfähigkeitstyps in einer Oberfläche der Wanne des ersten Leitfähigkeitstyps ausgebildet ist, die eine höhere Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps als das Halbleitersubstrat des ersten Leitfähigkeitstyps enthält, so dass ein Teil des Halbleiterbereichs des ersten Leitfähigkeitstyps, der einen Strompfad zwischen dem Drain-Bereich des ersten Leitfähigkeitstyps und dem Source-Bereich des ersten Leitfähigkeitstyps bildet, wenn der laterale Kurzkanal-DMOS auf EIN eingestellt ist, durch die Wanne des ersten Leitfähigkeitstyps, die einen niedrigen Widerstand aufweist, ersetzt wird, so dass der Widerstand bei Einstellung auf EIN bei gleichzeitiger Beibehaltung des Zustands, in dem die Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps während Sperrvorspannung fast vollständig verarmt wird, verringert werden kann. Dementsprechend ist der laterale Kurzkanal-DMOS gemäß der vorliegenden Erfindung ein lateraler Kurzkanal-DMOS mit hohen Durchbruchskenndaten und verbesserten Stromsteuerkenndaten.
  • Außerdem ist gemäß dem lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung der Drain-Bereich des ersten Leitfähigkeitstyps in einer Oberfläche der Wanne des ersten Leitfähigkeitstyps, die eine höhere Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps als der Halbleiterbereich des ersten Leitfähigkeitstyps enthält, ausgebildet, so dass in einem Bereich vom Drain-Bereich des ersten Leitfähigkeitstyps zum Halbleiterbereich des ersten Leitfähigkeitstyps der Gradient der Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps schrittweise abnimmt, Das bedeutet, dass die Konzentration an elektrischem Feld an der Oberfläche (insbesondere einem Teil mit großer Krümmung) des Drain-Bereichs des ersten Leitfähigkeitstyps verringert ist und es daraus resultierend möglich ist, die Durchbruchskenndaten zu stabilisieren.
  • Außerdem wird in einem Bereich vom Drain-Bereich des ersten Leitfähigkeitstyps zum Halbleiterbereich des ersten Leitfähigkeitstyps, da der Gradient der Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps schrittweise abnimmt, wie auch durch die planare Struktur ersichtlich ist, die Konzentration an elektrischem Feld in einer Oberfläche (insbesondere einem Teil mit großer Krümmung) des Drain-Bereichs des ersten Leitfähigkeitstyps unterdrückt und daraus resultierend kann der Drain-Bereich selbst feiner gefertigt und ein Teil mit großer Krümmung im Drain-Bereich hergestellt werden, was die Freiheit, mit der die planare Struktur entworfen werden kann, erhöht. Dementsprechend ist es durch leichtes Biegen der Gate-Elektrode zur Erhöhung der Gesamtlänge möglich, die Gate-Elektrode breiter zu fertigen und den Widerstand bei Einstellung auf EIN zu verringern.
  • Außerdem kann gemäß dem lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung, da die Wanne des ersten Leitfähigkeitstyps, die eine höhere Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps als der Halbleiterbereich des ersten Leitfähigkeitstyps enthält, in der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildet ist, die Wanne des ersten Leitfähigkeitstyps während Sperrvorspannung die Verarmungsschicht, die sich von der Seite des Halbleitersubstrats erstreckt, absorbieren, so dass der Effekt auftritt, dass das elektrische Feld im Halbleiterbereich des ersten Leitfähigkeitstyps gleichmäßiger verteilt werden kann und die Durchbruchskenndaten weiter stabilisiert werden können.
  • Beim lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung sollte eine Konzentration an in der Wanne des ersten Leitfähigkeitstyps enthaltener Dotiersubstanz des ersten Leitfähigkeitstyps vorzugsweise in einem Bereich von 1 × 10+18 Ionen/cm3 bis 3 × 10+20 Ionen/cm3 liegen.
  • Hierbei sollte die Konzentration an Dotiersubstanz in der Wanne des ersten Leitfähigkeitstyps 1 × 10+18 Ionen/cm3 oder mehr betragen, da dies es möglich macht, den Widerstand bei Einstellung auf EIN bei gleichzeitiger Beibehaltung des Zustands, in dem die Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps während Sperrvorspannung fast vollständig verarmt wird, ausreichend zu ver ringern. Außerdem sollte die Konzentration an Dotiersubstanz in der Wanne des ersten Leiftähigkeitstyps 3 × 10+20 Ionen/cm3 oder weniger betragen, da dies es möglich macht, die Konzentration an elektrischem Feld in der Oberfläche (insbesondere einem Teil mit großer Krümmung) des Drain-Bereichs des ersten Leitfähigkeitstyps zu verringern und so die Durchbruchskenndaten zu verbessern, und dies ermöglicht außerdem, dass die Wanne des ersten Leitfähigkeitstyps die Verarmungsschicht, die sich von der Seite des Halbleitersubstrats erstreckt, während Sperrvorspannung absorbieren kann, um so das elektrische Feld im Halbleiterbereich des ersten Leitfähigkeitstyps gleichmäßiger zu verteilen und die Durchbruchskenndaten weiter zu stabilisieren.
  • Mit Sicht auf das oben gesagte sollte die Wanne des ersten Leitfähigkeitstyps vorzugsweise eine Konzentration im Bereich von 5 × 10+18 Ionen/cm3 bis 1 × 10+20 Ionen/cm3 und noch mehr bevorzugt eine Konzentration im Bereich von 1 × 10+19 Ionen/cm3 bis 5 × 10+19 Ionen/cm3 aufweisen.
  • Natürlich muss, da es erforderlich ist, die Konzentration an elektrischem Feld an der Oberfläche (insbesondere einem Teil mit großer Krümmung) des Drain-Bereichs des ersten Leitfähigkeitstyps zu verringern, um die Durchbruchskenndaten zu verbessern, die Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps in der Wanne des ersten Leitfähigkeitstyps niedriger als die Konzentration des Drain-Bereichs des ersten Leitfähigkeitstyps eingestellt werden.
  • Im lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung sollte die Wanne des ersten Leitfähigkeitstyps vorzugsweise mit einer Tiefe von mindestens 1,5 μm ausgebildet werden.
  • Durch Verwendung dieser Konstruktion ist es möglich, den Widerstand bei Einstellung auf EIN bei gleichzeitiger Beibehaltung des Zustands, in dem die Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps während Sperrvorspannung fast vollständig verarmt wird, ausreichend zu verringern. Es ist außerdem möglich, die Konzentration an elektrischem Feld an der Oberfläche (insbesondere einem Teil mit großer Krümmung) des Drain-Bereichs des ersten Leitfähigkeitstyps zu verringern und so die Durchbruchskenndaten zu verbessern. Des Weiteren absorbiert die Wanne des ersten Leitfähigkeitstyps während Sperrvorspannung die Verarmungsschicht, die sich von der Seite des Halbleitersubstrats erstreckt, so dass es möglich ist, dass das elektrische Feld im Halbleiterbereich des ersten Leitfähigkeitstyps gleichmäßiger verteilt wird und die Durchbruchskenndaten weiter stabilisiert werden.
  • Mit Sicht auf das oben gesagte sollte die Wanne des ersten Leitfähigkeitstyps vorzugsweise mit einer Tiefe von mindestens 2 μm und noch mehr bevorzugt mit einer Tiefe von mindestens 2,5 um ausgebildet werden.
  • Der laterale Kurzkanal-DMOS gemäß der vorliegenden Erfindung sollte vorzugsweise weiterhin einen diffundierten Bereich des zweiten Leitungsfähigkeitstyps enthalten, der in einem Bereich der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps zwischen der Wanne des ersten Leitfä higkeitstyps und der Wanne des zweiten Leitfähigkeitstyps in einem Schwebezustand ausgebildet ist, so dass er die Wanne des ersten Leitfähigkeitstyps und die Wanne des zweiten Leitfähigkeitstyps nicht berührt.
  • Durch Verwendung dieser Konstruktion ist es möglich, die Stärke des elektrischen Felds während Sperrvorspannung in einem Bereich von der Wanne des zweiten Leitfähigkeitstyps zum diffundierten Bereich des zweiten Leitfähigkeitstyps zu verringern, so dass die Durchbruchskenndaten weiter stabilisiert werden können. Es sollte angemerkt werden, dass der Strom zwischen dem Drain-Bereich des ersten Leitfähigkeitstyps und dem Source-Bereich des ersten Leitfähigkeitstyps, wenn der laterale Kurzkanal-DMOS auf EIN eingestellt ist, den diffundierten Bereich des zweiten Leitfähigkeitstyps vermeidet und in einem tieferen Teil (dem Halbleiterbereich des ersten Leitfähigkeitstyps) als dem diffundierten Bereich des zweiten Leitfähigkeitstyps fließt, so dass der Widerstand bei Einstellung auf EIN nicht ansteigt.
  • Im lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung ist es bevorzugt, dass die Gate-Elektrode gegenüber dem Halbleiterbereich des ersten Leitfähigkeitstyps in einem Bereich vom kanalbildenden Bereich zum diffundierten Bereich des zweiten Leitfähigkeitstyps, wobei der Gate-Isoationsfilm zwischen diesen angeordnet ist, bereitgestellt ist, die Gate-Elektrode gegenüber dem Halbleiterbereich des ersten Leitfähigkeitstyps in einem Teil eines Bereichs vom diffundierten Bereich des zweiten Leitfähigkeitstyps zum Drain-Bereich des ersten Leitfähigkeitstyps, wobei ein Feldoxidfilm zwischen diesen angeordnet ist, bereitgestellt ist und ein abgestufter Teil der Gate-Elektrode über dem diffundierten Bereich des zweiten Leitfähigkeitstyps ausgebildet ist.
  • Durch Verwendung dieser Konstruktion ist die Gate-Elektrode in einem Teil eines Bereichs vom diffundierten Bereich des zweiten Leitfähigkeitstyps zum Drain-Bereich des ersten Leitfähigkeitstyps gegenüber dem Halbleiterbereich des ersten Leitfähigkeitstyps über einen Feldoxidfilm mit relativ großer Stärke bereitgestellt, so dass die Leitfähigkeit zwischen dem Gate und der Source und zwischen dem Gate und dem Drain verringert werden kann und die Kenndaten der High-Side-Schaltungen verbessert werden können.
  • Dabei wird außerdem über dem diffundierten Bereich des zweiten Leitfähigkeitstyps der abgestufte Teil der Gate-Elektrode ausgebildet, so dass ein lokalisierter Anstieg der Stärke des elektrischen Felds aufgrund des abgestuften Teils der Gate-Elektrode durch den diffundierten Bereich des zweiten Leitfähigkeitstyps verringert und eine Verschlechterung der Durchbruchskenndaten unterdrückt werden kann.
  • Im lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung sollte ein diffundierter Bereich des ersten Leitfähigkeitstyps mit einer höheren Konzentration an Dotiersubstanz des ersten Leit fähigkeitstyps als der Halbleiterbereich des ersten Leitfähigkeitstyps vorzugsweise auf einer Oberflächenseite des Halbleiterbereichs des ersten Leitfähigkeitstyps des diffundierten Bereichs des zweiten Leitfähigkeitstyps ausgebildet werden.
  • Durch Verwendung dieser Konstruktion fließt der Strom vom Drain-Bereich des ersten Leitfähigkeitstyps zum Source-Bereich des ersten Leitfähigkeitstyps, wenn der laterale Kurzkanal-DMOS auf EIN eingestellt ist, in einem tieferen Teil (dem Halbleiterbereich des ersten Leitfähigkeitstyps) als dem diffundierte Bereich des zweiten Leitfähigkeitstyps und fließt außerdem in einem Teil des diffundierten Bereichs des ersten Leitfähigkeitstyps, der einen relativ niedrigen Widerstand aufweist, so dass der Widerstand bei Einstellung auf EIN weiter verringert werden kann.
  • Des Weiteren kann sich die Verarmungsschicht während Sperrvorspannung leicht von der durch den diffundierten Bereich des ersten Leitfähigkeitstyps und den diffundierten Bereich des zweiten Leitfähigkeitstyps gebildeten PN-Grenzschicht erstrecken, so dass außerdem der Effekt auftritt, dass das elektrische Feld weiter verteilt wird und die Durchbruchskenndaten sogar noch weiter stabilisiert werden können.
  • Im lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung sollte der diffundierte Bereich des ersten Leitfähigkeitstyps vorzugsweise die Wanne des ersten Leitfähigkeitstyps berühren.
  • Durch Verwendung dieser Konstruktion kann der Widerstand bei Einstellung auf EIN eines Strompfads von der Wanne des ersten Leitfähigkeitstyps zum diffundierten Bereich des ersten Leitfähigkeitstyps weiter verringert werden.
  • Der laterale Kurzkanal-DMOS gemäß der vorliegenden Erfindung sollte vorzugsweise weiterhin einen zweiten diffundierten Bereich des zweiten Leitfähigkeitstyps in einem Bereich in der Wanne des zweiten Leitfähigkeitstyps in einer planaren Richtung des Halbleiterbereichs des ersten Leitfähigkeitstyps enthalten, wobei der zweite diffundierte Bereich des zweiten Leitfähigkeitstyps eine höhere Konzentration an Dotiersubstanz des zweiten Leitfähigkeitstyps als die Wanne des zweiten Leitfähigkeitstyps enthält und eine größere Diffusionstiefe als die Wanne des zweiten Leitfähigkeitstyps aufweist.
  • Durch Verwendung dieser Konstruktion kann die Endstärke des elektrischen Felds, wenn ein Durchbruch auftritt, verringert werden, so dass die obere Grenze des zulässigen Stroms während des Durchbruchs erhöht werden kann.
  • Der laterale Kurzkanal-DMOS gemäß der vorliegenden Erfindung sollte vorzugsweise weiterhin einen dritten diffundierten Bereich des zweiten Leitfähigkeitstyps in einem Bereich in der Wanne des zweiten Leitfähigkeitstyps in einer planaren Richtung des Halbleiterbereichs des ersten Leitfähigkeitstyps enthalten, wobei der dritte diffundierte Bereich des zweiten Leitfähigkeitstyps eine höhere Konzentration an Dotiersubstanz des zweiten Leitfähigkeitstyps als die Wanne des zweiten Leitfähigkeits typs enthält und eine Diffusionstiefe aufweist, die an das Halbleitersubstrat heranreicht.
  • Durch Verwendung dieser Konstruktion kann die Endstärke des elektrischen Felds, wenn ein Durchbruch auftritt, verringert werden, so dass die obere Grenze des zulässigen Stroms während des Durchbruchs erhöht werden kann. Außerdem kann eine Vorspannung der Source-Elektrode, die mit dem Source-Bereich des ersten Leitfähigkeitstyps und dem Halbleitersubstrat verbunden ist, gleichzeitig geändert werden, so dass die Stärke des elektrischen Felds im Halbleiterbereich des ersten Leitfähigkeitstyps weiter verringert werden kann.
  • Ein lateraler Kurzkanal-DMOS gemäß der vorliegenden Erfindung sollte vorzugsweise weiterhin eine mit dem Source-Bereich des ersten Leitfähigkeitstyps verbundene Source-Elektrode und eine mit dem Drain-Bereich des ersten Leitfähigkeitstyps verbundene Drain-Elektrode umfassen, wobei der laterale Kurzkanal-DMOS eine Planare Struktur aufweist, in der die Drain-Elektrode von der Gate-Elektrode und die Gate-Elektrode von der Source-Elektrode umschlossen ist.
  • Durch Verwendung dieser Konstruktion ist der Drain-Bereich des ersten Leitfähigkeitstyps, der gegenüber Durchbruch anfälliger ist, von der Gate-Elektrode und die Gate-Elektrode von der Source-Elektrode des ersten Leitfähigkeitstyps umschlossen, so dass die Durchbruchskenndaten in einer Peripherie des Drain-Bereichs des ersten Leitfähigkeitstyps stabilisiert werden können.
  • Im lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung sollte es sich bei dem Halbleiterbereich des ersten Leitfähigkeitstyps vorzugsweise um eine in einer Oberfläche einer Epitaxialschicht, die auf dem Halbleitersubstrat ausgebildet ist, ausgebildete Wanne des ersten Leitfähigkeitstyps handeln.
  • Durch Verwendung dieser Konstruktion ist es in einem Halbleiterbauelement, in dem der laterale Kurzkanal-DMOS mit anderen Elementen (wie logischen Schaltkreisen) integriert wurde, möglich, die Durchbruchskenndaten des lateralen Kurzkanal-DMOS über die Konzentration an Dotiersubstanz des Halbleiterbereichs des ersten Leitfähigkeitstyps zu steuern, so dass es möglich ist, die Konzentration an Dotiersubstanz der Epitaxialschicht auf eine Konzentration (beispielsweise eine geringere Konzentration als die des Halbleiterbereichs des ersten Leitfähigkeitstyps) und einen Leitfähigkeitstyp (beispielsweise den ersten Leitfähigkeitstyp oder den zweiten Leitfähigkeitstyp) einzustellen, die auf die anderen Elemente (wie logische Schaltkreise) angepasst sind, was es ermöglicht, ein Halbleiterbauelement mit sogar noch besseren Kenndaten herzustellen.
  • Es sollte angemerkt werden, dass, wenn der laterale Kurzkanal-DMOS gemäß der vorliegenden Erfindung als ein lateraler Kurzkanal-DMOS eines N-Kanal-Typs verwendet wird, ein Halbleiterbereich des N–-Typs als Halbleiterbereich des ersten Leitfähigkeitstyps ausgewählt wird und in diesem Fall ein lateraler Kurzkanal-DMOS des RESURF-Typs unabhängig davon, ob eine Epitaxialschicht des N–-Typs oder des P–-Typs als Epitaxialschicht verwendet wird, hergestellt werden kann.
  • Außerdem wird, wenn der laterale Kurzkanal-DMOS gemäß der vorliegenden Erfindung als ein lateraler Kurzkanal-DMOS eines P-Kanal-Typs verwendet wird, ein Halbleiterbereich des P–-Typs als Halbleiterbereich des ersten Leitfähigkeitstyps ausgewählt und in diesem Fall kann ein lateraler Kurzkanal-DMOS des RESURF-Typs hergestellt werden, wenn eine Epitaxialschicht des N–-Typs als Epitaxialschicht verwendet wird.
  • Im lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung ist es außerdem bevorzugt, dass es sich bei dem Halbleiterbereich des ersten Leitfähigkeitstyps um eine auf dem Halbleitersubstrat ausgebildete Epitaxialschicht des ersten Leitfähigkeitstyps handelt.
  • Durch Verwendung dieser Konstruktion kann ein lateraler Kurzkanal-DMOS zu niedrigeren Kosten als der oben beschriebene laterale Kurzkanal-DMOS bereitgestellt werden.
  • Bei einem „Verfahren zur Herstellung eines Kurzkanal-DMOS" gemäß der vorliegenden Erfindung handelt es sich um ein Verfahren zur Herstellung eines „lateralen Kurzkanal-DMOS" gemäß der vorliegenden Erfindung, das die folgenden Schritte in der angegebenen Reihenfolge umfasst: einen ersten Schritt des Vorbereitens eines Halbleitersubstrats, auf dessen Oberfläche der Halbleiterbereich des ersten Leitfähigkeitstyps ausgebildet wurde;
    • (a) einen zweiten Schritt des Ausbildens einer ersten ionenimplantierenden Maske mit einer vorbestimmten Öffnung auf einer Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps und des Implantierens einer Dotiersubstanz des ersten Leitfähigkeitstyps mit der ersten ionenimplantierenden Maske als Maske, um die Wanne des ersten Leitfähigkeitstyps auszubilden;
    • (b) einen dritten Schritt des Ausbildens, nachdem die erste ionenimplantierende Maske entfernt wurde, eines Feldoxidfilms mit einer vorbestimmten Öffnung auf der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps und des Ausbildens des Gate-isolierenden Films durch thermische Oxidation an der Öffnung des Feldoxidfilms;
    • (c) einen vierten Schritt des Ausbildens der Gate-Elektrode in einem vorbestimmten Bereich auf dem Gate-isolierenden Film und dem Feldoxidfilm;
    • (d) einen fünften Schritt des Ausbildens einer zweiten ionenimplantierenden Maske mit einer vorbestimmten Öffnung auf der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps und des Implantierens einer Dotiersubstanz des zweiten Leitfähigkeitstyps mit der zweiten ionenimplantierenden Maske und der Gate-Elektrode als Maske, um die Wanne des zweiten Leitfähigkeitstyps auszubilden;
    • (e) einen sechsten Schritt des Ausbildens, nachdem die zweite ionenimplantierende Maske entfernt wurde, einer dritten ionenimplantierenden Maske mit einer vorbestimmten Öffnung auf der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps und des Implantierens der Dotiersubstanz des ersten Leitfähigkeitstyps mit mindestens der dritten ionenimplantierenden Maske und der Gate-Elektrode als Maske, um den Source-Bereich des ersten Leitfähigkeitstyps und den Drain-Bereich des ersten Leitfähigkeitstyps auszubilden; und
    • (f) einen siebten Schritt des Ausbildens, nachdem die dritte ionenimplantierende Maske entfernt wurde, eines Zwischenschicht-Dielektrikums, des Öffnens eines vorbestimmten Kontaktlochs im Zwischenschicht-Dielektrikum und des anschließenden Ausbildens von Elektroden aus einer Metallschicht auf dem Zwischenschicht-Dielektrikum.
  • Das bedeutet, dass es gemäß dem Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung möglich ist, den lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung, der hohe Durchbruchskenndaten und verbesserte Stromsteuerkenndaten aufweist, zu erhalten.
  • Das Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung kann weiterhin zwischen dem ersten und dem zweiten Schritt einen Schritt des Ausbildens einer vierten ionenimplantierenden Maske mit einer vorbestimmten Öffnung auf der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps und des Implantierens einer Dotiersubstanz des zweiten Leitfähigkeitstyps mit der vierten ionenimplantierenden Maske als Maske, um einen diffundierten Bereich des zweiten Leitfähigkeitstyps auszubilden, umfassen.
  • Durch Verwendung dieses Verfahrens ist es möglich, einen diffundierten Bereich des zweiten Leitfähigkeitstyps in einem Schwebezustand in den oben beschriebenen lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung einzuführen, so dass die Stärke des elektrischen Felds in einem Bereich von der Wanne des zweiten Leitfähigkeitstyps zum diffundierten Bereich des zweiten Leitfähigkeitstyps während Sperrvorspannung verringert werden kann und die Durchbruchskenndaten weiter stabilisiert werden können.
  • Ein Halbleiterbauelement gemäß der vorliegenden Erfindung enthält den lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung.
  • Das bedeutet, dass das Halbleiterbauelement gemäß der vorliegenden Erfindung einen lateralen Kurzkanal-DMOS mit hohen Durchbruchskenndaten und verbesserten Stromsteuerkenndaten enthält und somit ein Halbleiterbauelement mit verbesserter Leistungssteuerung ist.
  • Das Halbleiterbauelement gemäß der vorliegenden Erfindung kann außerdem logische Schaltkreise enthalten. Bei Ausführung dieser Möglichkeit enthält das Halbleiterbauelement gemäß der vorliegenden Erfindung einen lateralen Kurzkanal-DMOS mit hohen Durchbruchskenndaten und verbesserten Stromsteuerkenndaten und logische Schaltkreise zum Steuern des lateralen Kurzkanal-DMOS und ist somit ein Halbleiterbauelement mit verbesserter Leistungssteuerung.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 1.
  • 2 ist ein beim Erläutern der Funktionseffekte des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 1 nützliches Schaubild.
  • 3 ist ein beim Erläutern der Funktionseffekte des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 1 nützliches Schaubild.
  • 4 ist eine Draufsicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 1.
  • 5 ist eine Querschnittsansicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 2.
  • 6 ist eine Querschnittsansicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 3.
  • 7 ist eine Querschnittsansicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 4.
  • 8 ist eine Querschnittsansicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 5.
  • 9 ist eine Querschnittsansicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 6.
  • 10 ist eine Querschnittsansicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 7.
  • 11 ist eine Querschnittsansicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform B.
  • 12 ist eine Querschnittsansicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 9.
  • 13a-1 bis 13g ist eine Reihe von Schaubildern, welche die Herstellungsschritte in einem Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 10 zeigen.
  • 14 ist eine Querschnittsansicht eines herkömmlichen lateralen Kurzkanal-DMOS.
  • 15 ist eine Draufsicht eines herkömmlichen lateralen Kurzkanal-DMOS.
  • BESTE VORGEHENSWEISE ZUM AUSFÜHREN DER VORLIEGENDEN ERFINDUNG
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung detailliert mit Bezug auf die angefügten Zeichnungen beschrieben.
  • Ausführungsform 1
  • 1 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 1. Die 2 und 3 sind beim Erläutern der Funktionseffekte des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 1 nützliche Schaubilder. 4 ist eine Draufsicht des lateralen Kurzkanal-DMOS gemäß der Ausführungsform 1.
  • Wie in 1 gezeigt, weist ein lateraler Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 eine auf einer Oberfläche des Halbleitersubstrats des P–-Typs (Halbleitersubstrat) 108 ausgebildete Epitaxialschicht des N–-Typs (Halbleiterbereich des ersten Leitfähigkeitstyps) 110 auf, und, wie in 2 gezeigt, handelt es sich bei dem lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 um einen lateralen Kurzkanal-DMOS des sogenannten RESURF-Typs, in dem die Oberfläche der Epitaxialschicht des N–-Typs 110 während Sperrvorspannung fast vollständig verarmt wird.
  • In diesem lateralen Kurzkanal-DMOS 10A ist eine einen kanalbildenden Bereich C enthaltende Wanne des P-Typs (Wanne des zweiten Leitfähigkeitstyps) 114 in der Oberfläche der Epitaxialschicht des N–-Typs 110 und ein N+-Source-Bereich (Source-Bereich des ersten Leitfähigkeitstyps) 116 in der Oberfläche dieser Wanne des P-Typs 114 ausgebildet. Außerdem ist eine Wanne des N+-Typs (eine Wanne des ersten Leitfähigkeitstyps) 140 in der Oberfläche der Epitaxialschicht des N–-Typs 110 und ein Drain-Bereich des N+-Typs (Drain-Bereich des ersten Leitfähigkeitstyps) 118 in der Oberfläche dieser Wanne des N+-Typs 140 ausgebildet. Des Weiteren ist eine Gate-Elektrode 122 über einen Gate-isolierenden Film 120 in einem oberen Teil des kanalbildenden Bereichs C aus einem Bereich vom Source-Bereich des N+-Typs 116 zum Drain-Bereich des N+-Typs 118 ausgebildet.
  • Die Wanne des N+-Typs 140 enthält eine höhere Konzentration an Dotiersubstanz des N-Typs als die Epitaxialschicht des N–-Typs 110 und eine niedrigere Konzentration an Dotiersubstanz des N-Typs als der Drain-Bereich des N+-Typs 118.
  • Das bedeutet, dass gemäß diesem lateralen Kurzkanal-DMOS 10A der Drain-Bereich des N+-Typs 118 in einer Oberfläche der Wanne des N+-Typs 140, die eine höhere Konzentration an Dotiersubstanz des N-Typs als die Epitaxialschicht des N–-Typs 110 enthält, wenn der DMOS 10A auf EIN eingestellt ist, ausgebildet ist und ein Teil der Epitaxialschicht des N–-Typs 110, der einen Strompfad vom Drain-Bereich des N+-Typs 118 zum Source-Bereich des N+-Typs 116 bildet, durch die Wanne des N+-Typs 140 ersetzt wird, so dass der Widerstand bei Einstellung auf EIN bei gleichzeitiger Beibehaltung des Zustands, in dem die Oberfläche der Epitaxialschicht des N–-Typs 110 während Sperrvorspannung fast vollständig verarmt wird, verringert werden kann. Dementsprechend weist der laterale Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 hohe Durchbruchskenndaten und verbesserte Stromsteuerkenndaten auf.
  • Zusätzlich wird gemäß dem lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 der Drain-Bereich des N+-Typs 118 in der Oberfläche der Wanne des N+-Typs 140, die eine höhere Konzentration an Dotiersubstanz des N-Typs als die Epitaxialschicht des N–-Typs 110 enthält, ausgebildet, so dass in einem Bereich vom Drain-Bereich des N+-Typs 118 zur Epitaxialschicht des N–-Typs 110 der Gradient der Konzentration an Dotiersubstanz des N-Typs schrittweise verringert wird. Das bedeutet, dass die Konzentration an elektrischem Feld in der Oberfläche des Drain-Bereichs des N+-Typs 118 (dem Teil mit der großen, in 3 mit „A" bezeichneten Krümmung) abgemildert wird, so dass die Durchbruchskenndaten dieses Teils verbessert werden können.
  • Außerdem wird, da der Gradient der Konzentration an Dotiersubstanz des N-Typs in einem Bereich vom Drain-Bereich des N+-Typs 118 zur Epitaxialschicht des N–-Typs 110 schrittweise verringert wird, wie auch durch die planare Struktur ersichtlich ist, die Konzentration an elektrischem Feld in der Oberfläche des Drain-Bereichs des N+-Typs 118 (wie beispielsweise dem in 3 mit „A" bezeichneten Teil) unterdrückt und daraus resultierend kann der Drain-Bereich selbst feiner gefertigt und ein Teil mit großer Krümmung im Drain-Bereich hergestellt werden, was die Freiheit, mit der die planare Struktur entworfen werden kann, erhöht. Dementsprechend ist es, wie in 4 gezeigt, durch leichtes Biegen der Gate-Elektrode 122 zur Erhöhung der Gesamtlänge der Gate-Elektrode 122 einfach, die Gate-Elektrode breiter zu fertigen und den Widerstand bei Einstellung auf EIN zu verringern.
  • Außerdem kann die Wanne des N+-Typs 140 gemäß dem lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1, da die Wanne des N+-Typs 140, die eine höhere Konzentration an Dotiersubstanz des N-Typs als die Epitaxialschicht des N–-Typs 110 enthält, in der Oberfläche der Epitaxialschicht des N–-Typs 110 ausgebildet ist, während Sperrvorspannung die Verarmungsschicht, die sich von der Seite des Halbleitersubstrats des P–-Typs 108 erstreckt, absorbieren, so dass der Effekt auftritt, dass das elektrische Feld in der Epitaxialschicht des N–-Typs 110 gleichmäßiger verteilt werden kann und die Durchbruchskenndaten weiter stabilisiert werden können.
  • Im lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 enthält die Wanne des N+-Typs 140 beispielsweise 2 × 10+19 Ionen/cm3 der Dotiersubstanz des ersten Leitfähigkeitstyps. Das bedeutet, dass der Widerstand bei Einstellung auf EIN bei gleichzeitiger Beibehaltung des Zustands, in dem die Oberfläche der Epitaxialschicht des N–-Typs 110 während Sperrvorspannung fast vollständig verarmt wird, ausreichend verringert werden kann, die Konzentration an elektrischem Feld in der Oberfläche des Drain-Bereichs des N+-Typs 118 (wie beispielsweise dem in 3 mit „A" bezeichneten Teil) verringert wird, so dass die Durchbruchskenndaten verbessert werden, und die Wanne des N+-Typs 140 während Sperrvorspannung die Verarmungsschicht, die sich von der Seite des Halbleitersubstrats des P–-Typs 108 erstreckt, absorbieren kann, so dass der Effekt auftritt, dass das elektrische Feld gleichmäßiger in der Epitaxialschicht des N+-Typs 110 verteilt und die Durchbruchskenndaten weiter stabilisiert werden können.
  • Im lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 wird die Wanne des N+-Typs 140 mit einer Tiefe von 4 μm ausgebildet. Das bedeutet, dass der Widerstand bei Einstellung auf EIN bei gleichzeitiger Beibehaltung des Zustands, in dem die Oberfläche der Epitaxialschicht des N–-Typs 110 während Sperrvorspannung fast vollständig verarmt wird, ausreichend verringert werden kann.
  • Außerdem wird die Konzentration an elektrischem Feld in der Oberfläche des Drain-Bereichs des N+-Typs 118 (wie beispielsweise dem in 3 mit „A" bezeichneten Teil) verringert, so dass die Durchbruchskenndaten verbessert werden können. Des Weiteren kann die Wanne des N+-Typs 140 während Sperrvorspannung die Verarmungsschicht, die sich von der Seite des Halbleitersubstrats des P–-Typs 108 erstreckt, absorbieren, so dass das elektrische Feld in der Epitaxialschicht des N–-Typs 110 gleichmäßiger verteilt werden kann und der Effekt auftritt, dass die Durchbruchskenndaten sogar noch weiter stabilisiert werden können.
  • Im lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 wird außerdem ein diffundierter Bereich des P–-Typs (diffundierter Bereich des zweiten Leitfähigkeitstyps) 134 in einem Schwebezustand in der Oberfläche der Epitaxialschicht des N–-Typs 110 in einem Bereich zwischen der Wanne des N+-Typs 140 und der Wanne des P-Typs 114 ausgebildet, so dass dieser die Wanne des N+-Typs 140 und die Wanne des P-Typs 114 nicht berührt.
  • Das bedeutet, dass die Stärke des elektrischen Felds während Sperrvorspannung in einem Bereich von der Wanne des P-Typs 114 zum diffundierten Bereich des P–-Typs 134 verringert wird, so dass die Durchbruchskenndaten weiter stabilisiert werden können. Es sollte angemerkt werden, dass der Strom, der vom Drain-Bereich des N+-Typs 118 zum Source-Bereich des N+-Typs 116 fließt, wenn der laterale Kurzkanal-DMOS 10A auf EIN eingestellt ist, den diffundierten Bereich des P–-Typs 134 vermeidet und in einen tieferen Teil (die Epitaxialschicht des N–-Typs 110) als den diffundierten Bereich des P–-Typs 134 fließt, so dass der Widerstand bei Einstellung auf EIN nicht ansteigt.
  • Im lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 ist die Gate-Elektrode 122 gegenüber der Epitaxialschicht des N–-Typs 110 in einem Bereich vom kanalbildenden Bereich C zum diffundierten Bereich des P–-Typs 134, wobei der Gate-Isoationsfilm 120 zwischen diesen angeordnet ist, und gegenüber der Epitaxialschicht des N–-Typs 110 in einem Teil eines Bereichs vom diffundierten Bereich des P–-Typs 134 zum Drain-Bereich des N+-Typs 118, wobei ein Feldoxidfilm 130 zwischen diesen angeordnet ist, bereitgestellt. Ein abgestufter Teil der Gate-Elektrode 122 ist über dem diffundierten Bereich des P–-Typs 134 ausgebildet.
  • Das bedeutet, dass die Gate-Elektrode 122 in einem Teil eines Bereichs vom diffundierten Bereich des P–-Typs 134 zum Drain-Bereich des N+-Typs 118 gegenüber der Epitaxialschicht des N–-Typs 110 mit dem Feldoxidfilm 130, der in relativ großer Stärke zwischen diesen angeordnet ist, bereitgestellt ist, so dass die Leitfähigkeit zwischen dem Gate und der Source und zwischen dem Gate und dem Drain verringert werden kann und die Kenndaten der High-Side-Schaltungen verbessert werden können.
  • Dabei wird der abgestufte Teil der Gate-Elektrode 122 über dem diffundierten Bereich des P–-Typs 134 ausgebildet, so dass ein lokalisierter Anstieg der Stärke des elektrischen Felds aufgrund des abgestuften Teils der Gate-Elektrode 122 durch den diffundierten Bereich des P–-Typs 134 verringert und eine Verschlechterung der Durchbruchskenndaten unterdrückt werden kann.
  • Wie in 1 gezeigt, enthält der laterale Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 weiterhin eine Source-Elektrode 126, die mit dem Source-Bereich des N+-Typs 116 verbunden ist, und eine Drain-Elektrode 128, die mit dem Drain-Bereich des N+-Typs 118 verbunden ist. Wie in 4 gezeigt, weist der laterale Kurzkanal-DMOS 10A eine planare Struktur auf, in der die Drain-Elektrode 128 von der Gate-Elektrode 122 und die Gate-Elektrode 122 von der Source-Elektrode 126 umschlossen ist. Durch Verwendung dieser Konstruktion ist der Drain-Bereich des N+-Typs 118, der gegenüber Durchbruch anfälliger ist, von der Gate-Elektrode 122 und die Gate-Elektrode 122 von der Source-Elektrode des N+-Typs 116 umschlossen, so dass die Durchbruchskenndaten in einer Peripherie des Drain-Bereichs des N+-Typs 118 stabilisiert werden können.
  • Ausführungsform 2
  • 5 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 2. Ein lateraler Kurzkanal-DMOS 10B gemäß der Ausführungsform 2 weist eine der Struktur des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 ähnliche Struktur auf, unterscheidet sich jedoch, wie in 5 gezeigt, dadurch, dass außerdem ein diffundierter Bereich des N–-Typs 136, der eine höhere Konzentration an Dotiersubstanz des N-Typs als die Epitaxialschicht des N–-Typs 110 enthält, in einer Oberflächenseite der Epitaxialschicht des N–-Typs 110 des diffundierten Bereichs des P–-Typs 134 ausgebildet wird.
  • Das bedeutet, dass gemäß dem lateralen Kurzkanal-DMOS 10B gemäß der Ausführungsform 2 zusätzlich zu den Effekten des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 der folgende Effekt erzielt wird. Dieser liegt darin, dass der Strom vom Drain-Bereich des N+-Typs 118 zum Source-Bereich des N+-Typs 116, wenn der DMOS 10B auf EIN eingestellt ist, in einen tieferen Teil (die Epitaxialschicht des N–-Typs 110) als den diffundierten Bereich des P–-Typs 134 und außerdem in einen Teil des diffundierten Bereichs des N–-Typs 136, der einen relativ niedrigen Widerstand aufweist, fließt, so dass der Widerstand bei Einstellung auf EIN weiter verringert werden kann.
  • Des Weiteren kann sich die Verarmungsschicht während Sperrvorspannung leicht von der durch den diffundierten Bereich des N–-Typs 136 und den diffundierten Bereich des P–-Typs 134 gebildeten PN-Grenzschicht erstrecken, so dass außerdem der Effekt auftritt, dass das elektrische Feld weiter verteilt wird und die Durchbruchskenndaten sogar noch weiter stabilisiert werden können.
  • Ausführungsform 3
  • 6 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 3. Ein lateraler Kurzkanal-DMOS 10C gemäß der Ausführungsform 3 weist eine der Struktur des lateralen Kurzkanal-DMOS 10B gemäß der Ausführungsform 2 ähnliche Struktur auf, unterscheidet sich jedoch, wie in 6 gezeigt, dadurch, dass der diffundierte Bereich des N–-Typs 136 die Wanne des N+-Typs 140 berührt.
  • Gemäß dem lateralen Kurzkanal-DMOS 10C gemäß der Ausführungsform 3 wird zusätzlich zu den Effekten des lateralen Kurzkanal-DMOS 10B gemäß der Ausführungsform 2 der folgende Effekt erzielt. Dieser liegt darin, dass der Widerstand bei Einstellung auf EIN eines Strompfads von der Wanne des N+-Typs 140 zum diffundierten Bereich des N–-Typs 136 weiter verringert werden kann.
  • Ausführungsform 4
  • 7 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 4. Ein lateraler Kurzkanal-DMOS 10D gemäß der Ausführungsform 4 weist eine der Struktur des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 ähnliche Struktur auf, unterscheidet sich jedoch, wie in 7 gezeigt, dadurch, dass ein zweiter diffundierter Bereich des P+-Typs 142, der eine höhere Konzentration an Dotiersubstanz des P-Typs als die Wanne des P-Typs 114 enthält und eine größere Diffusionstiefe als die Wanne des P-Typs 114 aufweist, in einem Bereich in der Wanne des P-Typs 114 in einer planaren Richtung der Epitaxialschicht des N–-Typs 110 ausgebildet wird.
  • Das bedeutet, dass gemäß dem lateralen Kurzkanal-DMOS 10D gemäß der Ausführungsform 4 zusätzlich zu den Effekten des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 der folgende Effekt erzielt wird. Dieser liegt darin, dass die Endstärke des elektrischen Felds, wenn ein Durchbruch auftritt, verringert werden kann, so dass die obere Grenze des zulässigen Stroms während des Durchbruchs erhöht werden kann.
  • Ausführungsform 5
  • 8 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 5. Ein lateraler Kurzkanal-DMOS 10E gemäß der Ausführungsform 5 weist eine der Struktur des lateralen Kurzkanal-DMOS 10D gemäß der Ausführungsform 4 ähnliche Struktur auf, unterscheidet sich jedoch, wie in 8 gezeigt, dadurch, dass ein dritter diffundierter Bereich des P+-Typs, der eine höhere Konzentration an Dotiersubstanz des P-Typs als die Wanne des P-Typs 114 enthält und eine Diffusionstiefe aufweist, die an das Halbleitersubstrat des P–-Typs 108 heranreicht, in einem Bereich in der Wanne des P-Typs 114 in einer planaren Richtung der Epitaxialschicht des N–-Typs 110 ausgebildet wird.
  • Das bedeutet, dass gemäß dem lateralen Kurzkanal-DMOS 10E gemäß der Ausführungsform 5 zusätzlich zu den Effekten des lateralen Kurzkanal-DMOS 10D gemäß der Ausführungsform 4 der folgende Effekt erzielt wird. Eine Vorspannung der Source-Elektrode, die mit dem Source-Bereich des N+-Typs 116 verbunden ist, und eine Vorspannung des Halbleitersubstrats des P–-Typs 108 können gleichzeitig geändert werden, so dass die Stärke des elektrischen Felds in der Epitaxialschicht des N–-Typs 110 weiter verringert werden kann.
  • Ausführungsform 6
  • 9 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 6. Ein lateraler Kurzkanal-DMOS 10F gemäß der Ausführungsform 6 weist eine der Struktur des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 ähnliche Struktur auf, unterscheidet sich jedoch, wie in 9 gezeigt, dadurch, dass die Epitaxialschicht des N–-Typs 110 auf dem Halbleitersubstrat des P–-Typs 108 und anschließend eine Wanne des N–-Typs 112 in der Oberfläche der Epitaxialschicht des N–-Typs 110 ausgebildet wird.
  • Das bedeutet, dass gemäß dem lateralen Kurzkanal-DMOS 10F gemäß der Ausführungsform 6 zusätzlich zu den Effekten des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 der folgende Effekt erzielt wird. Dieser liegt darin, dass es in einem Halbleiterbauelement, in dem der laterale Kurzkanal-DMOS 10F mit anderen Elementen (wie logischen Schaltkreisen) integriert wurde, möglich ist, die Durchbruchskenndaten des lateralen Kurzkanal-DMOS 10F über die Konzentration an Dotiersubstanz der Wanne des N–-Typs 112 gesteuert werden können, so dass es möglich ist, die Konzentration an Dotiersubstanz der Epitaxialschicht des N–-Typs 110 auf eine Konzentration (beispielsweise eine geringere Konzentration als die der Wanne des N–-Typs 112) einzustellen, die auf die anderen Elemente (wie logische Schaltkreise) angepasst ist, was es ermöglicht, ein Halbleiterbauelement mit sogar noch besseren Kenndaten herzustellen.
  • Ausführungsform 7
  • 10 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausfüh rungsform 7. Ein lateraler Kurzkanal-DMOS 10G gemäß der Ausführungsform 7 weist eine der Struktur des lateralen Kurzkanal-DMOS 10F gemäß der Ausführungsform 6 ähnliche Struktur auf, unterscheidet sich jedoch, wie in 10 gezeigt, dadurch, dass ein diffundierter Bereich des N–-Typs 136 mit einer höheren Konzentration an Dotiersubstanz des N-Typs als die Wanne des N–-Typs 112 auf einer Oberflächenseite der Wanne des N–-Typs 112 des diffundierten Bereichs des P–-Typs 134 ausgebildet wird.
  • Das bedeutet, dass gemäß dem lateralen Kurzkanal-DMOS 10G gemäß der Ausführungsform 7 zusätzlich zu den Effekten des lateralen Kurzkanal-DMOS 10F gemäß der Ausführungsform 6 der folgende Effekt erzielt wird. Dieser liegt darin, dass der Strom vom Drain-Bereich des N+-Typs 118 zum Source-Bereich des N+-Typs 116, wenn der DMOS 10F auf EIN eingestellt ist, in einen tieferen Teil (die Wanne des N–-Typs 112) als den diffundierten Bereich des P–-Typs 134 und außerdem in einen Teil des diffundierten Bereich des N–-Typs 136, der einen relativ niedrigen Widerstand aufweist, fließt, so dass der Widerstand bei Einstellung auf EIN weiter verringert werden kann.
  • Des Weiteren kann sich die Verarmungsschicht während Sperrvorspannung leicht von der durch den diffundierten Bereich des N–-Typs 136 und den diffundierten Bereich des P–-Typs 134 gebildeten PN-Grenzschicht erstrecken, so dass das elektrische Feld weiter verteilt wird und außerdem der Effekt auftritt, dass die Durchbruchskenndaten sogar noch weiter stabilisiert werden können.
  • Ausführungsform 8
  • 11 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform B. Ein lateraler Kurzkanal-DMOS 10H gemäß der Ausführungsform 8 weist eine der Struktur des lateralen Kurzkanal-DMOS 10F gemäß der Ausführungsform 6 ähnliche Struktur auf, unterscheidet sich jedoch, wie in 11 gezeigt, dadurch, dass die Wanne des N–-Typs 112 nicht in einer auf der Oberfläche des Halbleitersubstrats des P–-Typs 108 ausgebildeten Epitaxialschicht des N–-Typs 110, stattdessen jedoch in einer auf der Oberfläche des Halbleitersubstrats des P–-Typs 108 ausgebildeten Epitaxialschicht des P–-Typs 111 ausgebildet wird.
  • Auf diese Weise wird im lateralen Kurzkanal-DMOS 10H gemäß der Ausführungsform 8 die Epitaxialschicht des P–-Typs 111 auf der Oberfläche des Halbleitersubstrats des P–-Typs 108, die Wanne des N–-Typs 112 jedoch in der Oberfläche dieser Epitaxialschicht des P–-Typs 111, die den kanalbildenden Bereich C enthaltende Wanne des P-Typs 114 in der Oberfläche der Wanne des N–-Typs 112 und der Source-Bereich des N+-Typs 116 in der Oberfläche dieser Wanne des P-Typs 114 ausgebildet. Andererseits wird die Wanne des N+-Typs 140 in der Oberfläche der Epitaxialschicht des P–-Typs 111 und der Drain-Bereich des N+-Typs 118 in der Oberfläche der Wanne des N+-Typs 140 ausgebildet.
  • Das bedeutet, dass der laterale Kurzkanal-DMOS 10H gemäß der Ausführungsform 8 dieselben Effekte wie der laterale Kurzkanal-DMOS 10F gemäß der Ausführungsform 6 hat.
  • Es sollte angemerkt werden, dass es sich bei dem lateralen Kurzkanal-DMOS 10H gemäß der Ausführungsform 8 um einen lateralen N-Kanal-Kurzkanal-DMOS handelt und der DMOS 10H genauso wie der laterale Kurzkanal-DMOS 10A gemäß der Ausführungsform 1, wenn er für High-Side-Schaltungen verwendet wird, wie ein lateraler Kurzkanal-DMOS des sogenannten RESURF-Typs, in dem die Substratoberfläche fast vollständig verarmt wird, wenn der DMOS 10H ausgeschaltet ist (d. h. während Sperrvorspannung), funktioniert.
  • Ausführungsform 9
  • 12 ist eine Querschnittsansicht eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 9 der vorliegenden Erfindung. Bei dem lateralen Kurzkanal-DMOS 20H gemäß der Ausführungsform 9 handelt es sich um einen lateralen Kurzkanal-DMOS 10H gemäß der Ausführungsform 8 mit umgekehrten Leitfähigkeitstypen (außer dem des Halbleitersubstrats). Der laterale Kurzkanal-DMOS 20H gemäß der Ausführungsform 9 unterscheidet sich vom lateralen Kurzkanal-DMOS 10H gemäß der Ausführungsform 8 dadurch, dass er ein lateraler Kurzkanal-DMOS des P-Kanal-Typs ist, wenn der DMOS 20H jedoch für High-Side-Schaltungen verwendet wird, funktioniert er wie ein lateraler Kurzkanal-DMOS des sogenannten RESURF-Typs, in dem die Substratoberfläche fast vollständig verarmt wird, wenn der DMOS 20H ausgeschaltet ist (d. h. während Sperrvorspannung).
  • Das bedeutet, dass der laterale Kurzkanal-DMOS 20H gemäß der Ausführungsform 9 dieselben Effekte wie der laterale Kurzkanal-DMOS 10H erzielen kann.
  • Ausführungsform 10
  • Die 13a-1 bis 13g sind die Herstellungsprozesse während eines „Verfahrens zur Herstellung eines lateralen Kurzkanal-DMOS" gemäß der Ausführungsform 10 zeigende Schaubilder. Beim „Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS" gemäß der Ausführungsform 10 handelt es sich um ein Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS 10F gemäß der Ausführungsform 6. Das „Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS" gemäß der Ausführungsform 10 wird nun mit Bezug auf die 13a-1 bis 13g beschrieben.
  • Wie in den 13a-1 bis 13g gezeigt, umfasst das Verfahren zur Herstellung eines latera len Kurzkanal-DMOS gemäß der Ausführungsform 10 einen (a-1) ersten Prozess (Teil eins) bis zu einem (g) siebten Prozess, die im Folgenden beschrieben sind.
  • (a-1) Erster Prozess (Teil 1)
  • Es wird ein Siliziumsubstrat des P–-Typs 108, das auf einer Oberfläche eine Epitaxialschicht des N–-Typs 110 aufweist, vorbereitet. Anschließend werden beispielsweise Arsenionen als Dotiersubstanz des N-Typs in die Oberfläche der Epitaxialschicht des N–-Typs 110 implantiert, um die Wanne des N–-Typs 112 auszubilden (siehe 13a-1). Die Konzentration an Dotiersubstanz des Siliziumsubstrats des P–-Typs beträgt beispielsweise 3 × 10+16 cm3, es wird ein Substrat mit einer Stärke von beispielsweise 600 μm verwendet, die Konzentration an Dotiersubstanz der Epitaxialschicht des N–-Typs 110 beträgt beispielsweise 5 × 10+14 cm3 und es wird eine Stärke von beispielsweise 10 μm verwendet. Die Wanne des N–-Typs 112 wird mit einer Konzentration an Dotiersubstanz auf der Oberfläche von beispielsweise 3 × 10+16 cm3 und einer Tiefe von beispielsweise 6 μm ausgebildet.
  • (a-2) Erster Prozess (Teil 2)
  • Es wird eine vierte ionenimplantierende Maske 152 mit einer vorbestimmten Öffnung in der Oberfläche der Wanne des N–-Typs 112 ausgebildet und es werden beispielsweise Borionen als Dotiersubstanz des P-Typs mit der vierten ionenimplantierenden Maske 152 als Maske implantiert, um einen diffundierten Bereich des P–-Typs auszubilden (13a-2). Dabei wird der diffundierte Bereich des P–-Typs 134 mit einer Konzentration an Dotiersubstanz auf der Oberfläche von beispielsweise 3 × 10+16 cm3 und einer Tiefe von beispielsweise 2,5 μm ausgebildet.
  • (b) Zweiter Prozess
  • Als nächstes wird, nachdem die vierte ionenimplantierende Maske 152 entfernt wurde, eine erste ionenimplantierende Maske 154 mit einer vorbestimmten Öffnung auf der Oberfläche der Wanne des N–-Typs 112 ausgebildet und es werden beispielsweise Phosphorionen als Dotiersubstanz des N-Typs mit der ersten ionenimplantierenden Maske 154 als Maske implantiert, um die Wanne des N+-Typs 140 auszubilden (siehe 13b). Hierbei wird die Wanne des N+-Typs 140 mit einer Konzentration an Dotiersubstanz auf der Oberfläche von beispielsweise 2 × 10+19 cm3 und einer Tiefe von beispielsweise 4 μm ausgebildet.
  • (c) Dritter Prozess
  • Als nächstes wird, nachdem die erste ionenimplantierende Maske 154 entfernt wurde, der Feldoxidfilm 130 mit einer vorbestimmten Öffnung auf der Oberfläche der Wanne des N–-Typs 112 und der Gate-Isoationsfilm 120 durch thermische Oxidation der Öffnung im Feldoxidfilm 130 ausgebildet (siehe 13c). Dabei wird der Feldoxidfilm 130 mit einer Stärke von 1000 nm oder weniger und der Gate-Isoationsfilm 120 mit einer Stärke von 100 nm oder weniger ausgebildet.
  • (d) Vierter Prozess
  • Die Gate-Elektrode 122 wird in einem vorbestimmten Bereich auf dem Gate-isolierenden Film 120 und dem Feldoxidfilm 130 ausgebildet (siehe 13d). Als Material für die Gate-Elektrode kann beispielsweise Polysilizium verwendet werden.
  • (e) Fünfter Prozess
  • Eine zweite ionenimplantierende Maske 156 mit einer vorbestimmten Öffnung wird auf der Oberfläche der Wanne des N–-Typs 112 ausgebildet und es werden beispielsweise Borionen als Dotiersubstanz des P-Typs mit der zweiten ionenimplantierenden Maske 156 und der Gate-Elektrode 122 als Maske implantiert, um die Wanne des P-Typs 114 auszubilden (13e). Dabei wird die Wanne des P-Typs 114 mit einer Konzentration an Dotiersubstanz auf der Oberfläche von beispielsweise 5 × 10+17 cm3 und einer Tiefe von beispielsweise 1 μm ausgebildet.
  • (f) Sechster Prozess
  • Als nächstes wird, nachdem die zweite ionenimplantierende Maske 156 entfernt wurde, eine dritte ionenimplantierende Maske 158 mit einer vorbestimmten Öffnung auf der Oberfläche der Wanne des N–-Typs 112 ausgebildet und es werden beispielsweise Arsenionen als Dotiersubstanz des N-Typs mit der dritten ionenimplantierenden Maske 158, der Gate-Elektrode 122 und dem Feldoxidfilm 130 als Maske implantiert, um den Source-Bereich des N+-Typs 116 und den Drain-Bereich des N+-Typs 118 auszubilden (siehe 13f). Dabei werden der Source-Bereich des N+-Typs 116 und der Drain-Bereich des N+-Typs 118 mit einer Konzentration an Dotiersubstanz auf der Oberfläche von bei spielsweise 1 × 10+20 cm3 und einer Tiefe von beispielsweise 0,3 μm ausgebildet.
  • (g) Siebter Prozess
  • Nachdem die dritte ionenimplantierende Maske 158 entfernt wurde, wird ein Zwischenschicht-Dielektrikum 124 ausgebildet, in diesem Zwischenschicht-Dielektrikum 124 ein vorbestimmtes Kontaktloch geöffnet und anschließend werden aus Metallschichten auf dem Zwischenschicht-Dielektrikum 124 Elektroden 126, 128 ausgebildet (siehe 12g). Dabei wird das Zwischenschicht-Dielektrikum 124 mit einer Stärke von mindestens 1000 nm gefertigt.
  • Wie oben beschrieben, ist es gemäß dem Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 9 möglich, den lateralen Kurzkanal-DMOS 10F gemäß der Ausführungsform 6, der hohe Durchbruchskenndaten und verbesserte Stromsteuerkenndaten aufweist, unter Anwendung eines relativ einfachen Verfahrens herzustellen.
  • Es sollte angemerkt werden, dass beim Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 10 im (e) fünften Prozess bis zum (f) sechsten Prozess die Wanne des P-Typs 114 und der Source-Bereich des N+-Typs 116 mit einer Selbstausrichtungstechnologie unter Verwendung der Gate-Elektrode 122 ausgebildet werden, der laterale Kurzkanal-DMOS gemäß der vorliegenden Erfindung jedoch auch ausgebildet werden kann, ohne die Wanne des P-Typs 114 und den Source-Bereich des N+-Typs 116 mit einer Selbstausrichtungstechnologie auszubilden, d. h. die Wanne des P-Typs kann durch Implantieren von Ionen mit einer separat ausgebildeten ionenimplantierenden Maske als Maske und der Source-Bereich des N+-Typs 116 durch Implantieren von Ionen unter Verwendung der Gate-Elektrode 122 ausgebildet werden.
  • Es sollte angemerkt werden, dass in der Ausführungsform 10 ein Verfahren zur Herstellung des lateralen Kurzkanal-DMOS 10F gemäß der Ausführungsform 6 beschrieben wurde, jedoch, wenn der laterale Kurzkanal-DMOS 10G gemäß der Ausführungsform 7 hergestellt wird, zwischen dem (a-2) ersten Prozess (Teil zwei) und dem (b) zweiten Prozess des Verfahrens zur Herstellung eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 10, nachdem die vierte ionenimplantierende Maske 152 entfernt wurde, eine fünfte ionenimplantierende Maske mit einer vorbestimmten Öffnung in der Oberfläche der Wanne des N–-Typs 112 ausgebildet wird und beispielsweise Phosphorionen als Dotiersubstanz des N-Typs mit der fünften ionenimplantierenden Maske als Maske implantiert werden, um die Wanne des N–-Typs 136 auszubilden. Dabei wird der diffundierte Bereich des N–-Typs 136 mit einer Konzentration an Dotiersubstanz auf der Oberfläche von beispielsweise 6 × 10+16 cm3 und einer Tiefe von beispielsweise 0,5 μm ausgebildet.
  • Beim Herstellen des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 wird außerdem im (a-1) ersten Prozess (Teil eins) des Verfahrens zur Herstellung eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 10 das Siliziumsubstrat des P–-Typs 108, das auf einer Oberfläche die Epitaxialschicht des N–-Typs 110 aufweist, vorbereitet und ein lateraler Kurzkanal-DMOS ausgebildet, wobei die Epitaxialschicht des N–-Typs 110 in ihrem Originalzustand verwendet wird (d. h. es wird keine Wanne des N–-Typs 112 ausgebildet). Die Konzentration an Dotiersubstanz des Siliziumsubstrats des P–-Typs 108 beträgt dabei beispielsweise 3 × 10+16 cm3, es wird ein Substrat mit einer Stärke von beispielsweise 600 μm verwendet, die Konzentration an Dotiersubstanz der Epitaxialschicht des N–-Typs 110 beträgt beispielsweise 1 × 10+16 cm3 und es wird eine Stärke von beispielsweise 10 μm verwendet.
  • Beim Herstellen des lateralen Kurzkanal-DMOS 10B gemäß der Ausführungsform 2 wird außerdem zwischen dem (a-2) ersten Prozess (Teil zwei) und dem (b) zweiten Prozess der beim Herstellen des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 angewendeten Prozesse, nachdem die vierte ionenimplantierende Maske 152 entfernt wurde, eine fünfte ionenimplantierende Maske mit einer vorbestimmten Öffnung auf der Oberfläche der Wanne des N–-Typs 112 ausgebildet und anschließend wird ein erster Prozess (Teil drei) ausgeführt, um die Wanne des N–-Typs 136 durch Implantieren von beispielsweise Phosphorionen als Dotiersubstanz des N-Typs mit der fünften ionenimplantierenden Maske als Maske auszubilden. Dabei beträgt die Konzentration an Dotiersubstanz auf der Oberfläche des diffundierten Bereichs des N–-Typs 136 beispielsweise 6 × 10+16 cm3 und die Dotiersubstanz ist auf eine Tiefe von beispielsweise 0,5 μm diffundiert.
  • Beim Herstellen des lateralen Kurzkanal-DMOS 10C gemäß der Ausführungsform 3 wird außerdem bei den beim Herstellen des lateralen Kurzkanal-DMOS 10B gemäß der Ausführungsform 2 angewendeten Prozessen im ersten Prozess (Teil drei) eine Maske, dessen Öffnung an die Wanne des N+-Typs 140 heranreicht, als fünfte ionenimplantierende Maske verwendet.
  • Beim Herstellen des lateralen Kurzkanal-DMOS 10D gemäß der Ausführungsform 4 wird außerdem ein Prozess, bei dem der zweite diffundierte Bereich des P+-Typs 142 ausgebildet wird, zu den beim Herstellen des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 angewendeten Prozessen hinzugefügt.
  • Beim Herstellen des lateralen Kurzkanal-DMOS 10E gemäß der Ausführungsform 5 wird außerdem ein Prozess, bei dem der dritte diffundierte Bereich des P+-Typs 144 ausgebildet wird, zu den beim Herstellen des lateralen Kurzkanal-DMOS 10A gemäß der Ausführungsform 1 angewendeten Prozessen hinzugefügt.
  • Beim Herstellen des lateralen Kurzkanal-DMOS 10H gemäß der Ausführungsform 8 wird au ßerdem der (a-1) erste Prozess (Teil eins) des Verfahrens zur Herstellung eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 10 durch den unten beschriebenen Prozess ersetzt und nach diesem Prozess werden dieselben Prozesse wie bei der Ausführungsform 10 ausgeführt.
  • (a-1) Erster Prozess (Teil 1)
  • Es wird ein Siliziumsubstrat des P–-Typs 108, das auf einer Oberfläche eine Epitaxialschicht des P–-Typs 111 aufweist, vorbereitet. Anschließend werden beispielsweise Arsenionen als Dotiersubstanz des N-Typs in die Oberfläche der Epitaxialschicht des P–-Typs 111 implantiert, um die Wanne des N–-Typs 112 auszubilden. Die Konzentration an Dotiersubstanz des Siliziumsubstrats des P–-Typs 108 beträgt beispielsweise 3 × 10+16 cm3 und es wird ein Substrat mit einer Stärke von beispielsweise 600 μm verwendet, die Konzentration an Dotiersubstanz der Epitaxialschicht des P–-Typs 111 beträgt beispielsweise 5 × 10+14 cm3 und es wird eine Stärke von beispielsweise 10 μm verwendet. Die Wanne des N–-Typs 112 wird mit einer Konzentration an Dotiersubstanz auf der Oberfläche von beispielsweise 1 × 10+16 cm3 und einer Tiefe von beispielsweise 6 μm ausgebildet.
  • Beim Herstellen des lateralen Kurzkanal-DMOS 20H gemäß der Ausführungsform 9 wird außerdem der (a-1) erste Prozess (Teil eins) des Verfahrens zur Herstellung eines lateralen Kurzkanal-DMOS gemäß der Ausführungsform 10 durch den unten beschriebenen Prozess ersetzt und nach diesem Prozess werden dieselben Prozesse wie bei der Ausführungsform 10, jedoch mit umgekehrten Leitfähigkeitstypen ausgeführt.
  • (a-1) Erster Prozess (Teil eins)
  • Es wird ein Siliziumsubstrat des P–-Typs 208, das auf einer Oberfläche eine Epitaxialschicht des N–-Typs 211 aufweist, vorbereitet. Anschließend werden beispielsweise Borionen als Dotiersubstanz des P-Typs in die Oberfläche der Epitaxialschicht des N–-Typs 211 implantiert, um die Wanne des P–-Typs 212 auszubilden. Die Konzentration an Dotiersubstanz des Siliziumsubstrats des P–-Typs 208 beträgt beispielsweise 3 × 10+16 cm3, es wird ein Substrat mit einer Stärke von beispielsweise 600 μm verwendet, die Konzentration an Dotiersubstanz der Epitaxialschicht des N–-Typs 211 beträgt beispielsweise 5 × 10+14 cm3 und es wird eine Stärke von beispielsweise 10 μm verwendet. Die Wanne des P–-Typs 212 wird mit einer Konzentration an Dotiersubstanz auf der Oberfläche von beispielsweise 1 × 10+16 cm3 und einer Tiefe von beispielsweise 6 μm ausgebildet.
  • Wie oben beschrieben, ist es gemäß der vorliegenden Erfindung möglich, den Widerstand bei Einstellung auf EIN bei gleichzeitiger Erzielung hoher Durchbruchskenndaten zu verringern, so dass ein lateraler Kurzkanal-DMOS mit hohen Durchbruchskenndaten und verbesserten Stromsteuerkenndaten bereitgestellt werden kann. Außerdem ist es gemäß der vorliegenden Erfindung möglich, diese Art eines verbesserten lateralen Kurzkanal-DMOS relativ einfach herzustellen.
  • ZUSAMMENFASSUNG
  • Bei einem lateralen Kurzkanal-DMOS gemäß der vorliegenden Erfindung handelt es sich um einen lateralen Kurzkanal-DMOS, in dem ein Halbleiterbereich eines N–-Typs 110 ausgebildet ist, wobei die Oberfläche des Halbleiterbereichs des N–-Typs 110 während Sperrvorspannung fast vollständig verarmt wird. Der laterale Kurzkanal-DMOS 10A gemäß der vorliegenden Erfindung enthält eine Epitaxialschicht des N–-Typs 110, die in einer Oberfläche eines Halbleitersubstrats eines P–-Typs 108 ausgebildet ist, eine Wanne eines P-Typs 114, die in der Oberfläche der Epitaxialschicht des N–-Typs 110 ausgebildet ist und einen kanalbildenden Bereich C enthält, einen Source-Bereich eines N+-Typs 116, der in einer Oberfläche der Wanne des P-Typs 114 ausgebildet ist, einen in einer Oberfläche der Epitaxialschicht des N–-Typs 110 ausgebildeten Drain-Bereich des N+-Typs 118 und eine über einen Gate-isolierenden Film 120 in mindestens einem oberen Teil des kanalbildenden Bereichs C aus einem Bereich vom Source-Bereich des N+-Typs 116 zum Drain-Bereich des N+-Typs 118 ausgebildete Gate-Elektrode 122. Der laterale Kurzkanal-DMOS 10A gemäß der vorliegenden Erfindung enthält außerdem eine Wanne des N+-Typs 140, die in einer Oberfläche der Epitaxialschicht des N–-Typs 110 ausgebildet ist und eine höhere Konzentration an Dotiersubstanz eines N-Typs als der Drain-Bereich des N+-Typs 118 aufweist, wobei der Drain-Bereich des N+-Typs 118 in einer Oberfläche dieser Wanne des N+-Typs 140 ausgebildet ist.
  • Wie oben beschrieben, wird gemäß der vorliegenden Erfindung der Widerstand bei Einstellung auf EIN bei gleichzeitiger Beibehaltung der hohen Durchbruchskenndaten verringert, so dass es möglich ist, einen lateralen Kurzkanal-DMOS mit hohen Durchbruchskenndaten und verbesserten Stromsteuerkenndaten bereitzustellen.

Claims (15)

  1. Lateraler Kurzkanal-DMOS, in dem ein Halbleiterbereich eines ersten Leitfähigkeitstyps ausgebildet ist, wobei eine Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps während Sperrvorspannung fast vollständig verarmt wird, wobei der laterale Kurzkanal-DMOS Folgendes umfasst: den auf einer Oberfläche eines Halbleitersubstrats ausgebildeten Halbleiterbereich des ersten Leitfähigkeitstyps; eine in einer Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildete Wanne eines zweiten Leitfähigkeitstyps, die einen kanalbildenden Bereich umfasst; einen in der Oberfläche der Wanne des zweiten Leitfähigkeitstyps ausgebildeten Source-Bereich des ersten Leitfähigkeitstyps; einen in der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildeten Drain-Bereich des ersten Leitfähigkeitstyps; und eine Gate-Elektrode, die über einen Gate-isolierenden Film in einem oberen Teil zumindest des kanalbildenden Bereichs aus einem Bereich vom Source-Bereich des ersten Leitfähigkeitstyps zum Drain-Bereich des ersten Leitfähigkeitstyps ausgebildet ist, wobei der laterale Kurzkanal-DMOS dadurch gekennzeichnet ist, dass er weiterhin Folgendes umfasst: eine in der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps ausgebildete Wanne des ersten Leitfähigkeitstyps, die eine höhere Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps als der Halbleiterbereich des ersten Leitfähigkeitstyps und eine niedrigere Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps als der Drain-Bereich des ersten Leitfähigkeitstyps enthält, wobei der Drain-Bereich des ersten Leitfähigkeitstyps in einer Oberfläche der Wanne des ersten Leitfähigkeitstyps ausgebildet ist.
  2. Lateraler Kurzkanal-DMOS nach Anspruch 1, wobei eine in der Wanne des ersten Leitfähigkeitstyps enthaltene Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps in einem Bereich von 1 × 10+18Ionen/cm3 bis 3 × 10+20 Ionen/cm3 liegt.
  3. Lateraler Kurzkanal-DMOS nach Anspruch 1 oder 2, wobei die Wanne des ersten Leitfähigkeitstyps mit einer Tiefe von mindestens 2 μm ausgebildet ist.
  4. Lateraler Kurzkanal-DMOS nach einem der Ansprüche 1 bis 3, der weiterhin Folgendes umfasst: einen diffundierten Bereich des zweiten Leitfähigkeitstyps, der in einem Bereich der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps zwischen der Wanne des ersten Leitfähigkeitstyps und der Wanne des zweiten Leitfähigkeitstyps in einem Schwebezustand ausgebildet ist, so dass er die Wanne des ersten Leitfähigkeitstyps und die Wanne des zweiten Leitfähigkeitstyps nicht berührt.
  5. Lateraler Kurzkanal-DMOS nach Anspruch 3, wobei die Gate-Elektrode gegenüber dem Halbleiterbereich des ersten Leitfähigkeitstyps in einem Bereich vom kanalbildenden Bereich zum diffundierten Bereich des zweiten Leitfähigkeitstyps, wobei der Gate-Isoationsfilm zwischen diesen angeordnet ist, und die Gate-Elektrode gegenüber dem Halbleiterbereich des ersten Leitfähigkeitstyps in einem Teil eines Bereichs vom diffundierten Bereich des zweiten Leitfähigkeitstyps zum Drain-Bereich des ersten Leitfähigkeitstyps, wobei ein Feldoxidfilm zwischen diesen angeordnet ist, bereitgestellt ist und ein abgestufter Teil der Gate-Elektrode über dem diffundierten Bereich des zweiten Leitfähigkeitstyps ausgebildet ist.
  6. Lateraler Kurzkanal-DMOS nach Anspruch 4 oder 5, wobei ein diffundierter Bereich des ersten Leitfähigkeitstyps mit einer höheren Konzentration an Dotiersubstanz des ersten Leitfähigkeitstyps als der Halbleiterbereich des ersten Leitfähigkeitstyps auf einer Oberflächenseite des Halbleiterbereichs des ersten Leitfähigkeitstyps des diffundierten Bereichs des zweiten Leitfähigkeitstyps ausgebildet ist.
  7. Lateraler Kurzkanal-DMOS nach Anspruch 6, wobei der diffundierte Bereich des ersten Leitfähigkeitstyps die Wanne des ersten Leitfähigkeitstyps berührt.
  8. Lateraler Kurzkanal-DMOS nach einem der Ansprüche 1 bis 7, der weiterhin Folgendes umfasst: einen zweiten diffundierten Bereich des zweiten Leitfähigkeitstyps in einem Bereich in der Wanne des zweiten Leitfähigkeitstyps in einer Planaren Richtung des Halbleiterbereichs des ersten Leitfähigkeitstyps, wobei der zweite diffundierte Bereich des zweiten Leitfähigkeitstyps eine höhere Konzentration an Dotiersubstanz des zweiten Leitfähigkeitstyps als die Wanne des zweiten Leitfähigkeitstyps enthält und eine größere Diffusionstiefe als die Wanne des zweiten Leitfähigkeitstyps aufweist.
  9. Lateraler Kurzkanal-DMOS nach einem der Ansprüche 1 bis 7, der weiterhin Folgendes umfasst: einen dritten diffundierten Bereich des zweiten Leitfähigkeitstyps in einem Bereich in der Wanne des zweiten Leitfähigkeitstyps in einer planaren Richtung des Halbleiterbereichs des ersten Leitfähigkeitstyps, wobei der dritte diffundierte Bereich des zweiten Leitfähigkeitstyps eine höhere Konzentration an Dotiersubstanz des zweiten Leitfähigkeitstyps als die Wanne des zweiten Leitfähigkeitstyps enthält und eine Diffusionstiefe aufweist, die an das Halbleitersubstrat des zweiten Leitfähigkeitstyps heranreicht.
  10. Lateraler Kurzkanal-DMOS nach einem der Ansprüche 1 bis 9, der weiterhin Folgendes umfasst: eine mit dem Source-Bereich des ersten Leitfähigkeitstyps verbundene Source-Elektrode; und eine mit dem Drain-Bereich des ersten Leitfähigkeitstyps verbundene Drain-Elektrode, wobei der laterale Kurzkanal-DMOS eine Planare Struktur aufweist, in der die Drain-Elektrode von der Gate-Elektrode und die Gate-Elektrode von der Source-Elektrode umschlossen ist.
  11. Lateraler Kurzkanal-DMOS nach einem der Ansprüche 1 bis 10, wobei es sich bei dem Halbleiterbereich des ersten Leitfähigkeitstyps um eine in einer Oberfläche einer Epitaxialschicht, die auf dem Halbleitersubstrat ausgebildet ist, ausgebildete Wanne des ersten Leitfähigkeitstyps handelt.
  12. Lateraler Kurzkanal-DMOS nach einem der Ansprüche 1 bis 10, wobei es sich bei dem Halbleiterbereich des ersten Leitfähigkeitstyps um eine auf dem Halbleitersubstrat ausgebildete Epitaxialschicht des ersten Leitfähigkeitstyps handelt.
  13. Verfahren zur Herstellung des lateralen Kurzkanal-DMOS nach Anspruch 1, das die folgenden Schritte in der angegebenen Reihenfolge umfasst: (a) einen ersten Schritt des Vorbereitens des Halbleitersubstrats, auf dessen Oberfläche der Halbleiterbereich des ersten Leitfähigkeitstyps ausgebildet wurde; (b) einen zweiten Schritt des Ausbildens einer ersten ionenimplantierenden Maske mit einer vorbestimmten Öffnung auf einer Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps und des Implantierens einer Dotiersubstanz des ersten Leitfähigkeitstyps mit der ersten ionenimplantierenden Maske als Maske, um die Wanne des ersten Leitfähigkeitstyps auszubilden; (c) einen dritten Schritt des Ausbildens, nachdem die erste ionenimplantierende Maske entfernt wurde, eines Feldoxidfilms mit einer vorbestimmten Öffnung auf der Oberfläche des Halbleiterbereichs des ersten Leiftähigkeitstyps und des Ausbildens des Gate-isolierenden Films durch thermische Oxidation an der Öffnung des Feldoxidfilms; (d) einen vierten Schritt des Ausbildens der Gate-Elektrode in einem vorbestimmten Bereich auf dem Gate-isolierenden Film und dem Feldoxidfilm; (e) einen fünften Schritt des Ausbildens einer zweiten ionenimplantierenden Maske mit einer vorbestimmten Öffnung auf der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps und des Implantierens einer Dotiersubstanz des zweiten Leitfähigkeitstyps mit der zweiten ionenimplantierenden Maske und der Gate-Elektrode als Maske, um die Wanne des zweiten Leitfähigkeitstyps auszubilden; (f) einen sechsten Schritt des Ausbildens, nachdem die zweite ionenimplantierende Maske entfernt wurde, einer dritten ionenimplantierenden Maske mit einer vorbestimmten Öffnung auf der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps und des Implantierens der Dotiersubstanz des ersten Leitfähigkeitstyps mit mindestens der dritten ionenimplantierenden Maske und der Gate-Elektrode als Maske, um den Source-Bereich des ersten Leitfähigkeitstyps und den Drain-Bereich des ersten Leitfähigkeitstyps auszubilden; und (g) einen siebten Schritt des Ausbildens, nachdem die dritte ionenimplantierende Maske entfernt wurde, eines Zwischenschicht-Dielektrikums, des Öffnens eines vorbestimmten Kontaktlochs im Zwischenschicht-Dielektrikum und des anschließenden Ausbildens von Elektroden aus einer Metallschicht auf dem Zwischenschicht-Dielektrikum.
  14. Verfahren zur Herstellung eines lateralen Kurzkanal-DMOS nach Anspruch 13, das weiterhin Folgendes umfasst: zwischen dem ersten Schritt und dem zweiten Schritt, einen Schritt des Ausbildens einer vierten ionenimplantierenden Maske mit einer vorbestimmten Öffnung auf der Oberfläche des Halbleiterbereichs des ersten Leitfähigkeitstyps und des Implantierens einer Dotiersubstanz des zweiten Leitfähigkeitstyps mit der vierten ionenimplantierenden Maske als Maske, um einen diffundierten Bereich des zweiten Leitfähigkeitstyps auszubilden.
  15. Halbleiterbauelement, das einen lateralen Kurzkanal-DMOS nach einem der Ansprüche 1 bis 12 enthält.
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