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Die
vorliegende Erfindung bezieht sich auf Transistorstrukturen für elektrostatischen
Entladungsschutz, und insbesondere auf Transistorstrukturen für elektrostatischen
Entladungsschutz unter Verwendung einer Flach-Trench-Isolation.
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Elektrisch
tritt eine ESD (ESD = Elektrostatische Entladung), bei Kontakt von
einem oder mehreren der Anschlüsse
einer integrierten Schaltung mit einem Körper oder einem Material auf,
das statisch auf eine hohe Spannung aufgeladen ist. Dieses Niveau
der statischen Ladung wird leicht durch den triboelektrischen Effekt
und andere Mechanismen, die auf Menschen oder Ausrüstung einwirken,
oder durch die Schaltungen selbst erzeugt. Bei Kontakt wird die
Schaltung durch seine aktiven Vorrichtungen und Gleichstrom-Pfade
entladen. Wenn die Ladungsmenge jedoch exzessiv ist, kann die Entladungsstromdichte
die integrierte Schaltung permanent beschädigen, so dass sie nicht mehr
funktioniert oder so dass es wahrscheinlicher ist, dass sie später in ihrem
Betrieb versagt. Die ESD-Beschädigung
ist somit ein Grund für
einen Ausbeutungsverlust bei der Herstellung und auch für eine geringe
Zuverlässigkeit bei
jedem Einsatz.
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Gegenwärtig ist
es übliche
Praxis im Stand der Technik, ESD-Schutzvorrichtungen vorzusehen, die
mit den externen Anschlüssen
der Schaltung verbunden sind. ESD-Schutzvorrichtungen sind so ausgelegt,
dass sie einem Strompfad genügender
Kapazität
liefern, um den von dem geladenen Körper in der ESD zu entladen,
jedoch nicht die Funktionalität
der integrierten Schaltung im Normalbetrieb behindern. Das Hinzufügen der
ESD-Schutzvorrichtungen trägt notwendigerweise
zu parasitären
Effekten bei, die den Betrieb der Schaltung verschlechtern. In einigen Fällen, beispielsweise
bei in Reihe geschalteten Widerständen, fügen die ESD-Schutzvorrichtungen
direkt eine Verzögerung
zu der elektrischen Betriebsweise hinzu.
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Entsprechend
ist es ein erwünschtes
Ziel bei ESD-Schutzvorrichtungen, einen Strompfad hoher Kapazität bereit
zu stellen, der während
einer ESD leicht eingeschaltet werden kann, der jedoch während des
Normalbetriebs niemals eingeschaltet wird und der eine minimale
Auswirkung auf die Arbeitsweise der Schaltung bietet.
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In
der Vergangenheit wurden N-Typ-Metalloxidhalbleiter (NMOS)-Transistoren
in großem
Umfang als ESD-Schutzvorrichtungen in integrierten Halbleiter-Schaltungsvorrichtungen
verwendet. Bei diesen Transistoren ist es jedoch den Fachleuten wohl
bekannt, dass die Salizidierung (selbst-ausgerichtete-Silifizierung = Self
aligned siliciding) der Drain- und Source-Übergänge die ESD-Performance signifikant
reduziert. Vom Standpunkt der ESD ist der primäre Effekt der Salizidierung,
einen Transistor-Drain – oder Source-Kontakt
näher an
seine Diffusionskante nahe ihrer entsprechenden Gate-Kante zu bringen.
Die Konsequenz ist, dass unter Hoch-Strom-Bedingungen der Ballastwiderstand
zwischen dem Drain- oder dem Source-Kontakt und ihrer respektiven
Gate-Kante reduziert wird, und dass der Stromweg eine „Heißpunkt"-Bildung gewöhnlich an
der Gate-Kante verursacht. Sobald ein Heißpunkt gebildet worden ist,
gibt es nur einen geringen Widerstand, um eine Stromführung durch
den Heißpunkt zu
verhindern, und somit fließt
der größte Teil
des Stroms durch das Silicid zu der Gate-Kante. Dies führt zu einer
höheren
Verlustleistung und einer Beschädigung
in diesem Bereich. Auch kann die hohe Verlustleistung durch das
Drain- oder Sourche-Silicid eine Beschädigung an dem Drain- oder Source-Kontakt verursachen,
wenn die eutektische Temperatur überschritten
wird.
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Die
meisten herkömmlichen
Lösungen
für das
Salizidationsproblem besteht darin, einen zusätzlichen, fotolithographischen
Verfahrensschritt hinzuzufügen,
der „Salizid-Block" genannt wird. Die meisten
Salizidations-Herstellungstechnologieverfahren haben eine Salizid-Block-Option,
die die Ausbildung des Silizids in Bereichen nahe bei einer Transistor-Gate-Kante
blockiert. Ohne das Gate-Kanten-Silizid ist eine ESD-Implantierung
erforderlich, die den Drain-Übergang
tiefer macht, und ferner, den leicht dotierten Bereich des LDD zum
Zwecke einer besseren ESD-Performance über zu dotieren. Da die ESD-Implantation
in der zu schützenden
Schaltung unerwünscht
ist, wäre
ein ESD-Implantationsblock über
der Nicht-ESD-Schaltung erforderlich. Somit trägt dieser Ansatz zu der Verfahrenskomplexität bei, weil
er wenigstens zwei zusätzliche,
fotolithographische Verfahrensschritte, d. h. den Silizidblock und den
ESD-Implantationsblock, erfordert.
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Eine
andere Art, um einen ESD-Schutz vorzusehen, ist es, einen N-Typ-MOS-(GGNMOS)-Transistor,
mit dünnem
Oxid und geerdetem Gate zu verwenden. In dem GGNMOS-Transistor wird
die Spannung, die zum Einschalten des Transistors erforderlich (Einschaltspannung)
ist, erreicht, bevor ein Lawinendurchbruch aufgrund der Spannung über dem Gate-Oxid
des Transistors auftritt. Wenn die Transistoren in ihrer Größe immer
kleiner werden bis herunter zu dem Niveau der Tief-Viertel-Mikron-Geometrie, wird
leider das Gate-Oxid so dünn,
dass die Gate-Oxid-Durchbruchsspannung in die Nähe der Einschaltspannung kommt.
Somit besteht die Neigung, dass das Schutzfenster auf Null geht,
und dass eine Geometrie, die klein genug ist, überhaupt keinen Schutz bietet.
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US-A-5
491 099 zeigt ein Verfahren zur Herstellung von MOSFET-Vorrichtungen
mit einem hinterschnittenen, leicht dotierten Drain (LDD). Dieses Verfahren
umfasst herkömmliche
Techniken zur Ausbildung einer Silizid-Polisilicium-Gate-Struktur,
die von den silicidierten Sours- und Drain-Bereichen durch einen
Abstandshalter-Insulator an der Seitenwand isoliert ist. Der hauptsächliche
Aspekt dieses Verfahrens besteht darin, dass der Abstandshalter-Isolator
entfernt wird, und dass ein Trench in dem Bereich zwischen der metall-silizidierten
Source/Drain und der Polizid-Gate-Struktur geätzt wird. Eine winkelmäßige Ionen-Implantation
wird dann durchgeführt,
um leicht dotierte Drain-Bereiche in dem Trench-Bereich zu bilden,
die sich auch unter das Polizid-Gate erstrecken. Dies resultiert
in einer Verengung der Kanallänge
und verbessert somit die Vorrichtungs-Performance.
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In
US-A-5 898 206 wird ein MOSLSI, in dem eine Oberfläche einer
diffundierten Schicht von Silizid gebildet wird, in der elektrostatischen
Durchbruchsspannung verbessert, um seine Zuverlässigkeit anzuheben. Jeder der
MOS-Transistoren umfasst einen Feldoxidfilm, der zwischen einer
Drain-Diffunsions-Schicht
und einer Gate-Elektrode ausgebildet ist, so dass die Gate-Elektrode
sich teilweise zu einer Stelle in dem Feldoxidfilm erstreckt. Eine
Quelle mit einem Leitfähigkeitstyp
gleich dem der Drain-Diffunsions-Schicht wird unter einem Bereich
ausgebildet, der den Feldoxidfilm und die Draindiffundierte Schicht
umfasst. Da ein unterer Abschnitt des Feldoxidfilms einen hohen
Widerstand zeigt, selbst wenn eine Silizidschicht mit einem geringen
Widerstand auf der Oberfläche
der diffundierten Schicht ausgebildet wird, wird die Durchbruchsspannung
des Transistors hoch gehalten. Folglich wird eine lokale Wärmeerzeugung
durch eine Stromspitze verhindert, und eine hohe elektrostatische
Durchbruchsspannung wird erreicht.
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Der
Stand der Technik der EP-A-0 451 904 zeigt eine ESD-Vorrichtung,
in der die Drain- und Source-Bereiche
des lateralen NMOS-Transistors jeweils einen niedrig dotierten,
subsidiären
Bereich 21a(N–)
und 22a(N–),
relativ hoch dotierte, subsidiäre
Bereiche 21b(N+) und 22b(N+), eine Metall-Silizidschicht 21c und 22c und
N-Typ-Quellenbereiche 21d(N-Quelle) und 22d(N-Quelle)(4) aufweisen.
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In
PATENT ABSTRACTS OF JAPAN, Band 1998, Nr. 05, 30. April 1998, funktionieren
ein LOCOS-Oxid,
das in einer N-Quelle ausgebildet ist, und eine N-Quelle, die als
N-Quellen-Ballast-Widerstand ausgebildet ist, zwischen einem Kontaktabschnitt
einer Metallverdrahtungsschicht (Silizid) und dem Gate, um einen
Strom, der sich in dem schwachen Bereich (Silizid zur Gatekante)
anhäuft, ähnlich wie bei
dem Stand der Technik der
EP
0 451 904 zu begrenzen, um die ESD-Schutztransistor-Charakteristiken
in dem Stand der Technik zu verbessern.
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Es
ist daher eine Aufgabe der Erfindung, eine elektrostatische Entladungsschutzvorrichtung für kleinere
Geometrien integrierter Schaltungen bereit zu stellen, die mit der
Silicidierungs-Technologie kompatibel ist, ohne zu der Prozesskomplexität oder zu
den Kosten beizutragen. Diese Aufgabe wird durch die Vorrichtung
nach Anspruch 1 gelöst,
während
vorteilhafte Ausführungsbeispiele
der Erfindung in den Unteransprüchen
charakterisiert sind.
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Die
vorliegende Erfindung stellt eine Transistorstruktur für ESD-Schutz
in einer integrierten Schaltungsvorrichtung bereit. Ein Trench kontrolliert
die Silizidabscheidung, um eine Heißpunkt-Bildung zu verhindern,
und gestattet die Steuerung der Einschaltspannung. Die Struktur
umfasst Source- und Drain-Diffusionsbereiche,
die in dem Siliziumsubstrat ausgebildet sind, ein Gate und N-Quellen,
die unter den Source- und Drain-Diffusionsbereichen auf jeder Seite
des Gates ausgebildet sind. Der Drain-Trench ist so angeordnet,
dass er das Silizid zwischen dem Drain-Kontakt und der Gatekante
trennt, und durch Steuerung der Größe und der Lage des Drain-Trench kann
die Einschaltspannung kontrolliert werden, d. h. die Einschaltspannung
aufgrund des Lawinendurchbruchs von dem Drain-Diffusionsbereich
zum Substrat und die Einschaltspannung aufgrund der Punch-Through-Spannung
zwischen der Drain-Quelle
und der Source-Quelle. So können
sehr niedrige Einschaltspannungen für den ESD-Schutz erreicht werden.
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Die
vorliegende Erfindung stellt ferner eine Transistor-Struktur für eine ESD-Schutzschaltung
in einer integrierten Schaltungsvorrichtung bereit, die einen gleichförmigen Stromfluß durch
die Struktur hat und der Heißpunkt-Ausbildung
nicht unterworfen ist.
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Die
vorliegende Erfindung stellt ferner eine Transistor-Struktur für eine ESD-Schutzschaltung
in einer integrierten Schaltungsvorrichtung bereit, die kompatibel
mit der selbstausrichtenden Silizid-Herstellungstechnologie kompatibel ist,
ohne jegliche Verfahrenskomplexität oder Kosten hinzuzufügen.
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Die
vorliegende Erfindung stellt ferner eine Transistor-Struktur für eine ESD-Schutzschaltung
in einer integrierten Schaltungsvorrichtung bereit, die eine niedrige
Einschaltspannung bei Sub-Tief-Viertelmikron-Verfahrensanwendungen
hat.
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Die
obigen und zusätzliche
Vorteile der vorliegenden Erfindung werden für den Fachmann beim Lesen der
folgenden detaillierten Beschreibung ersichtlich, wenn sie im Zusammenhang
mit den beigefügten
Zeichnungen genommen wird, in denen:
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1 eine
schematische Querschnittsdarstellung einer Halbleiter-Struktur der
vorliegenden Erfindung ist; und
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2 eine
schematische Querschnittsdarstellung eines alternativen Ausführungsbeispiels
einer Halbleiter-Struktur der vorliegenden Erfindung ist.
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Struktur:
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Bezugnehmend
nun auf 1 ist dort eine Halbleiter-Vorrichtung,
beispielsweise eine Trench-Doppelgate-Metall-Oxid-Halbleiter-(TDMOS)-Transistor-Vorrichtung 10,
gezeigt, um einen elektrostatischen Entladungs-(ESD)-Schutz für integrierte
Schaltungen zu liefern, und insbesondere für integrierte Schaltungen mit
Geometrien unterhalb von 0,25 Mikron.
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Die
TDMOS-Transistor-Vorrichtung 10 ist in und auf einem Halbleiter-Substrat,
beispielsweise einem Siliziumsubstrat 12, ausgebildet,
das in der vorliegenden Erfindung ein P-Substrat ist. Das Siliziumsubstrat 12 hat
einen implantierten, leicht dotierten Source-Ausdehnungsübergang 14 und
einen implantierten, leicht dotierten Drain-Ausdehnungsübergang 16.
Ein Gate 18, das aus einem Gate-Dielektrikum, beispielsweise einem Gate-Oxid 20,
besteht, und ein Halbleiter-Gate, beispielsweise ein Polysilizium-Gate 22,
sind über
dem Siliziumsubstrat 12 etwas oberhalb und zwischen dem
Source-Ausdehnungsübergang 14 und
dem Drain-Ausdehnungsübergang 16 ausgebildet.
Ein Source-Diffusionsbereich,
beispielsweise ein n+ Source-Diffusionsbereich 24, und
ein Drain-Diffusionsbereich, beispielsweise ein n+ Drain-Diffusionsbereich 26,
sind respektive in dem Source-Ausdehnungsübergang 14 und
dem Drain-Ausdehnungsübergang 16 implantiert.
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Als
Teil der vorliegenden Erfindung sind die Fusionsquellen, beispielsweise
eine Source-n-Quelle 28 und eine Drain-n-Quelle unter dem
Source-Diffusionsbereich 24 bzw. dem Drain-Diffusionsbereich 26 ausgebildet,
um den Source-Ausdehnungsübergang 14 bzw.
den Drain-Ausdehnungsübergang 16 über zu dotieren.
Ein Salizidations- (selbstausgerichtete Silizidierung)-Verfahren
wird verwendet, um ein Source-Salizid 32 und ein Drain-Salizid 34 eines
Metallsilizids, beispielsweise Titansilizid, über dem Source-Diffusionsbereich 24 bzw.
dem Drain-Diffusionsbereich 26 auszubilden. Das Source-Salizid 32 und
das Drain-Salizid 34 haben einen Source-Kontakt 36 bzw.
einen Drain-Kontakt 38, die mit ihnen verbunden sind. Der
Source-Kontakt 36 und der Drain-Kontakt 38 sind
allgemein aus einem leitfähigen
Material, beispielsweise Wolfram.
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Das
Siliziumsubstrat 12 hat ferner einen Drain-Trench 40,
der in ihm von der Oberfläche
des Siliziumsubstrates 12 durch den Drain-Diffusionsbereich 36 und
in die Drain-n-Quelle 30 hinein ausgebildet ist. Der Drain-Trench 40 ist
ein Isolator, beispielsweise eine Trench-Oxid, und ist zwischen
dem Drain-Kontakt 38 und
der Kante des Gate 18 angeordnet. Der Drain-Trench 40 hat
eine Breite 41, eine Tiefe 43 und ist unter einem
Abstand 44 von der Kante der Drain-n-Quelle 30 angeordnet,
die am nächsten
an der Kante des Gate 18 liegt. Das Volumen der Drain-n-Quelle 30 um
den Boden des Drain-Trench 40 herum definiert einen Drain-n-Quellen-Widerstandsbereich 46,
der thematisch durch den Ballastwiderstand dargestellt und mit derselben
Bezugszahl in 1 bezeichnet ist, und er bildet
einen Drain-Verarmungsbereich 48,
der schematisch durch den Pfeil angedeutet ist, der mit derselben
Zahl wie in 1 bezeichnet ist.
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Bezugnehmend
nun auf 2 ist darin eine Halbleitervorrichtung,
beispielsweise eine TDMOS-Transistorvorrichtung 50 gezeigt,
um einen CDM- und HBM-ESD-Schutz für integrierte Schaltungen,
und insbesondere für
integrierte Schaltungen, die Geometrien unterhalb von 0,25 Mikron
haben, zu liefern.
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Die
TDMOS-Transistorvorrichtung 50 ist in und auf einem Halbleiter-Substrat,
beispielsweise einem Siliziumsubstrat 52, ausgebildet.
Das Siliziumsubstrat 52 hat einen implantierten, leicht
dotierten Source-Ausdehnungsübergang 54 und
einen implantierten, leicht dotierten Drain-Ausdehnungsübergang 56.
Ein Gate 58, das aus einem Gate-Dielektrikum, beispielsweise
einem Gate-Oxid 60, besteht, und ein Halbleiter-Gate, beispielsweise
ein Polisilizium-Gate 62, sind über dem Siliziumsubstrat 52 etwas
oberhalb und zwischen dem Source-Ausdehnungsübergang 54 und dem
Drain-Ausdehnungsübergang 56 ausgebildet.
Ein Source-Diffusionsbereich, beispielsweise ein n+ Source-Diffusionsbereich 64,
und ein Drain-Diffusionsbereich, beispielsweise ein n+ Drain-Diffusionsbereich 66 sind
respektive in dem Source-Ausdehnungsübergang 54 und dem Drain-Ausdehnungsübergang 56 implantiert.
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Wiederum
sind als Teil der vorliegenden Erfindung Diffusionsquellen, beispielsweise
eine Source-n-Quelle 68 und
eine Drain-n-Quelle 70 unter dem Source-Diffusionsbereich 64 bzw.
dem Drain-Diffusionsbereich 66 ausgebildet.
Ein Salizidierungsverfahren wird verwendet, um ein Source-Salizid 72 und
ein Drain-Salizid 74 aus einem Metall-Silizid, beispielsweise
Titan-Silizid, über
dem Source-Diffusionsbereich 64 bzw.
dem Drain-Diffusionsbereich 66 auszubilden. Das Source-Salizid 72 und
das Drain-Salizid 74 haben einen Source-Kontakt 76 bzw.
einen Drain-Kontakt 78, die mit ihnen verbunden sind. Der Source-Kontakt 76 und
der Drain-Kontakt 78 sind allgemein aus einem leitfähigen Material,
beispielsweise Wolfram.
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Das
Siliciumsubstrat 52 hat ferner einen Drain-Trench 80,
der in ihm von der Oberfläche
des Siliciumsubstrats 52 durch den Drain-Diffusionsbereich 66 in
die Drain-n-Quelle 70 hinein ausgebildet ist. Der Drain-Trench 80 ist
ein Isolator, beispielsweise ein Trench-Oxid, und er ist zwischen
dem Drain-Kontakt 78 und der Kante des Gate 58 angeordnet.
Der Drain-Trench 80 hat eine Breite 81, eine Tiefe 83 und
ist unter einem Abstand 84 von der Kante der Drain-n-Quelle 70 angeordnet,
die der Kante des Gate 58 am nächsten liegt. Das Volumen der n-Drain-Quelle 70 um
den Boden des Drain-Trench 80 herum definiert einen Drain-n-Quellen-Widerstandsbereich 86,
der schematisch durch den Widerstand dargestellt ist, der durch
dieselbe Zahl in 2 bezeichnet ist, und er bildet
einen Drain-Verarmungsbereich 88, der schematisch durch
den Pfeil angedeutet ist, der mit derselben Zahl in 2 bezeichnet ist.
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Das
Siliziumsubstrat 52 hat ferner einen Source-Trench 90,
der in ihm von der Oberfläche
des Siliziumsubstrats 52 durch den Source-Diffusionsbereich 64 und
in die Source-n-Quelle 78 hinein ausgebildet ist. Der Source-Trench 90 ist
ein Isolator, beispielsweise ein Trench-Oxid, und er ist zwischen dem
Source-Kontakt 76 und der Kante des Gate 58 angeordnet.
Der Source-Trench 90 hat eine Breite 91, eine
Tiefe 93 und ist unter einem Abstand 94 von der
Kante der Source-n-Quelle 68 angeordnet, die am nächsten bei
der Kante des Gate 58 liegt.
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Betriebsweise:
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In
Betrieb der TDMOS-Transistorvorrichtung 10 von 1 blockiert
der Drain-Trench 40, dass das Drain-Salizid 34 von
dem Drain-Kontakt 38 zu dem Gate 18 durchgängig ist.
Dies zwingt den Strom, von dem Drain-Kontakt 38 in das
Drain-Salizid 34 und in den Drain-Diffusionsbereich 36 zu
fließen.
Die Tiefe des Drain-Trench blockiert den Stromfluß durch
den Drain-Diffusionsbereich 36 direkt zu dem Drain-Ausdehnungsübergang 16 und
zwingt den Fluß in
die Drain-n-Quelle 30. Dies vergrößert den Diffusionswiderstand
des gesamten Drain-Bereiches durch Bildung des Drain-n-Quellen-Widerstandsbereichs 46. Von
dem Drain-n-Quellen-Widerstandsbereich 46 fließt der Strom
zu dem Drain-Ausdehnungsübergang 16.
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Die
obige Anordnung eliminiert die Notwendigkeit für den herkömmlichen Silizidblock des Drain-Salizids 34,
während
dennoch der Vorteil aufrecht erhalten wird, dass eine Heißpunkt-Bildung
an dem Drain-Ausdehnungsübergang 16 aufgrund
von Stromlokalisierung verhindert wird. Ferner wird der Diffusionswiderstand
des Drain-n-Quellen-Widerstandsbereiches 46, der dem ESD-Schutz
zugeordnet ist, um etwa 3–4 μm Länge des
Drain-Diffusionswiderstandes bei einem 0,25 μm Verfahren erhöht, und
er wird proportional zu den kleineren Geometrien (zwischen 8 und
12 mal, vorzugsweise etwa 10 mal die Größe der Geometrie der Vorrichtung),
was ebenfalls dazu beiträgt,
eine Stromlokalisierung zu verhindern. Zur gleichen Zeit eliminiert
die Drain-n-Quelle 30 die Notwendigkeit für eine ESD-Implantations-Maske
und ein ESD-Implantat, gewöhnlich
ein PMOS in dem n-Quellen-Bereich und ein NMOS in dem p-Quellen-Bereich.
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Es
gibt zwei Einschaltmechanismen für
die TDMOS Transistorvorrichtung 10. Eine ist durch Lawinendurchbruch
der Drain-n-Quelle 30 zu dem Siliziumsubstrat 12.
Die andere ist durch Punch-Through-Durchbruch der Source-n-Quelle 28 zu
der Drain-n-Quelle 30. Die Spannung, an der der Einschaltvorgang
auftritt, wird verschiedentlich bezeichnet als Lawinendurchbruchsspannung,
Punch-Through-Spannung,
Einschaltspannung, Vorrichtungs-Rückschaltspannung oder Vorrichtungs-Trigger-Spannung.
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Der
Lawinendurchbruchsmechanismus und die damit verknüpfte Vorrichtungs-Einschaltspannung
tritt auf, wenn die Drain-Spannung von 0 Volt an vergrößert wird.
Der Übergang
von der in Rückwärtsrichtung
vorgespannten Drain-n-Quelle 30 zu dem Siliziumsubstrat 12 hat
eine hohe Impedanz. Schließlich
wird das elektromagnetische Feld (EMF oder E-Feld) über dem
Drain-Verarmungsbereich 48, der den Übergang von der Drain-n-Quelle 30 zu
dem Siliziumsubstrat 12 überspannt, hoch genug, so dass eine
Lawinenmultiplikation beginnt, und der Übergang geht in den Lawinendurchbruch
mit der Erzeugung von Elektronen-Loch-Paaren. Die erzeugten Elektronen
werden über
die Drain-n-Quelle 30 zu dem Drain-Kontakt 38 geschwemmt,
was einen Substratstrom veranlaßt, ähnlich zu
dem Basisstrom eines parasitären
npn-bipolar-Transistors, der eine n-Source, ein p-Substrat und ein
n-Drain hat. Wenn der Substratstrom ansteigt (als eine Funktion
des effektiven Substratwiderstands, des n-Quellen-Widerstands und der
Drain-Spannung), steigt das Potenzial an dem Übergang von der Source-n-Quelle 28 zu dem
Siliziumsubstrat 12 an, so dass dieser Übergang in Vorwärtsrichtung
vorgespannt wird und Elektronen in das Siliziumsubstrat 12 emittiert.
Wenn die Elektronenstromdichte von der Source-n-Quelle 28 beginnt, zu dem Drain-Strom
beizutragen, kann davon ausgegangen werden, dass der parasitäre npn-bipolar-Transistor
eingeschaltet wird.
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In
der vorliegenden Erfindung kann die Lawinendurchbruchsspannung durch
Steuerung des E-Feldprofils über dem
Drain-Verarmungsbereich 48 gesteuert werden. Dies wird
dadurch erreicht, dass der Abstand 44 von dem Drain-Trench 40 zu
der Kante der Drain-n-Quelle 30, die am nächsten bei
der Kante des Gates 18 liegt, eingestellt wird. Die Lawinendurchbruchsspannung
nimmt ab, wenn der Drain-Trench 40 näher zu der Kante der Drain-n-Quelle 30 positioniert
wird.
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Auch
der Widerstand der Drain-n-Quelle 30 wird hauptsächlich durch
die Trench-Breite 41 und auch durch den Abstand 44 und
sekundär
durch die Trench-Tiefe 43 bestimmt. Der n-Quellen-Widerstand beeinflußt auch
den Substratstrom. Dies bedeutet, dass der n-Quellen-Widerstand
eine Auswirkung auf die Lawinendurchbruchsgeschwindigkeit hat, die
die Lawinendurchbruchsspannung beeinflußt. Somit müssen der n-Quellen-Widerstand
(gesteuert durch Einstellen der Dotierungskonzentration), der Abstand 44 und
die Trench-Breite 41 alle betrachtet werden, wenn die Einschaltspannung
reduziert wird. Diese drei Faktoren können jedoch nur bis zu einem
gewissen Grad reduziert werden, da der Ballastwiderstand des Drain-n-Quellen-Widerstandsbereichs 46 auf
einem gewissen Niveau gehalten werden muss, um eine Heißpunkt-Bildung
zu vermeiden. Daher gibt es einen Kompromiss zwischen diesen, um
die niedrigste Lawinendurchbruchsspannung zu erhalten.
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Der
Punch-Through-Mechanismus und die zugehörige Vorrichtungs-Einschaltspannung
treten auf, wenn die Drain-Spannung größer wird, wobei der Drain-Verarmungsbereich 48 größer wird
und den Source-Verarmungsbereich (nicht gezeigt) erreicht (oder
einen Punch-Through dorthin durchführt), bevor der Lawinendurchbruch
auftritt. In diesem Fall kann der ESD-Entladestrom von dem Drain-Kontakt 38 zu
dem Source-Kontakt 32 durch den Punch-Through -Verarmungsbereich
mit einem sehr niedrigen Entladungswiderstand fließen.
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Wenn
jedoch die Source-n-Quellen 28 und die Drain-n-Quelle 30 bei
einer Drain-Spannung unter Normalbedingungen zu dicht beieinander
liegen, gibt es eine große
Leckage in die TDMOS-Transistorvorrichtung 10.
Wenn die Source-n-Quelle 28 und die Drain-n-Quelle 30 zu
weit voneinander weg angeordnet sind, ist die Punch-Through-Spannung
zu hoch, das bedeutet, dass die Einschaltspannung der Vorrichtung
zu hoch ist. Daher gibt es ebenfalls einen Kompromiss zwischen diesen,
um die niedrigste Punch-Through-Spannung zu erhalten.
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Ein
zusätzlicher
Vorteil der vorliegenden Erfindung ist es, dass der Punch-Through
tiefer in dem Siliziumsubstrat 12 stattfindet. Da die Einschaltaktion tiefer
in dem Siliziumsubstrat 12 stattfindet und da die Spitzenaufheizung
von der Siliziumoberfläche
weiter weg angeordnet ist im Vergleich zu dem traditionellen n-Typ-MOS-Transistor,
was den Beginn der Stromlokalisierung beeinflußt. Die TDMOS-Transistorvorrichtung 10 erhöht den Diffusionswiderstand
des Drain-Diffusionsbereiches 26 auf ein Niveau, das für den ESD-Stromschutz
geeignet ist. Ferner kann in einer Kurz-Kanal-Vorrichtung die maximale
Länge des Drain-Verarmungsbereichs 48 (der
die Durchbruchsspannung bestimmt) größer sein als die Kanallänge (der
Abstand zwischen dem Source-Ausdehnungsübergang 14 und dem
Drain-Ausdehnungsübergang 16).
In diesem Fall wird nach dem Source-Drain-Punch-Through der Drain-Verarmungsbereich 48 durch
die Kanallänge
eingegrenzt, wenn die Drain-Spannung weiterhin ansteigt. Das E-Feld
in der Kanallänge
erhöht
sich viel mehr nach dem Source-Drain-Punch-Through, was in einer
geringeren Spannung für
den Drain-Durchbruch resultiert, die geringer ist als der Drain-Substrat-Lawinendurchbruch.
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In
dem Betrieb der TDMOS-Transistorvorrichtung 50 von 2 blockiert
der Drain-Trench 80 das Drain-Salizid 74 dagegen,
von dem Drain-Kontakt 78 zu dem Gate 58 kontinuierlich
zu sein. Dies zwingt den Strom, von dem Drain-Kontakt 78 in
das Drain-Salizid 74 und in den Drain-Diffusionsbereich 66 zu
fließen.
Die Tiefe des Drain-Trench 80 blockiert den Stromfluß durch
den Drain-Diffusionsbereich 66 direkt in den Drain-Ausdehnungsübergang 56 und zwingt
den Strom in die Drain-n-Quelle 70. Dies erhöht den Diffusionswiderstand
des gesamten Drain-Bereichs durch Ausbildung des Drain-n-Quellen-Widerstandsbereichs 86.
Von dem Drain-n-Quellen-Widerstandsbereichs 86 fließt der Strom
zu dem Drain-Ausdehnungsübergang 56.
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Die
obige Anordnung für
die TDMOS-Transistorvorrichtung 50 arbeitet in derselben
Weise wie dieselbe Anordnung für
die TDMOS-Transistorvorrichtung 10 und hat dieselben Vorteile
und Design-Überlegungen.
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Zusätzlich ist
die TDMOS-Transistorvorrichtung 50 mit dem Source-Trench 90 versehen,
um die Heißpunkt-Ausbildung
in dem Source-Salizid 72 von einer ESD-Source nach dem
Ladungs-Vorrichtungs-Modell
(CDM) zu reduzieren. Bei einer CDM-ESD fließt der Entladungsstrom von
dem Substrat zu dem Source-Kontakt 76.
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Gelegentlich
wird der Substrat-Flodierungseffekt verwendet, um eine positive
ESD-Puls-Trigger-Einschaltspannung
von einer ESD-Quelle nach dem menschlichen Körpermodell (HBM) zu reduzieren.
Dieser Entladungsweg findet von dem Source-Kontakt 76 zu
dem Drain-Kontakt 78 statt, so dass die Größenbemessung
der Breite 91 und des Abstands 94 des Source-Trench 90 dieselben
Parameter hat, um die Einschaltspannungen aufzubauen, wie oben für den Drain-Trench 40 beschrieben
wurde.
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Die
TDMOS-Transistorvorrichtungen 10 und 50 können in
einem auf Salizid-Technologie beruhenden Herstellungsverfahren hergestellt
werden, das vollständig
kompatibel mit der Salizidtechnologie ist, die zur Herstellung integrierter
Stromschaltungsvorrichtungen verwendet wird.