DE69533869T2 - BiCDMOS-Herstellungstechnologie. - Google Patents

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Description

  • GEBIET DER TECHNIK
  • Die vorliegende Erfindung betrifft ein Verfahren, das zur Herstellung von komplementären bipolaren CMOS-Transistoren (Komplementär-Metalloxid-Halbleiter-Transistoren), DMOS-Leistungstransistoren (Doppelt diffundierte Metalloxid-Halbleiter-Transistoren), Leistungstransistoren, eingebetteten Zener-Dioden und zugeordneten Strukturen gleichzeitig auf einer einzigen Halbleiterscheibe verwendet werden kann. Im Besonderen betrifft die vorliegende Erfindung Transistorstrukturen und zugeordnete Isolationsstrukturen, die unter Verwendung des Prozesses hergestellt werden können.
  • STAND DER TECHNIK
  • In zahlreichen Branchen bzw. Industrien, darunter die Telekommunikationsindustrie, die Automobilindustrie und Computerindustrie, existieren Anwendungen, die Schaltkreisanordnungen für digitale Schaltvorgänge mit hoher Leistung, für analoge Verstärkungen und digitale Logiken erfordern. In zahlreichen Anwendungen würde die Platzierung der kompletten erforderlichen Schaltkreisanordnung auf einem einzigen integrierten Schaltkreischip zu einer verbesserten Leistung und Miniaturisierung führen, wenn ein entsprechend zuverlässiger und entsprechend kostengünstiger Chip erzeugt werden könnte.
  • In der Plattenlaufwerksbranche werden heute zum Beispiel Plattenlaufwerks-Steuereinheiten häufig in mehreren Chipimplementierungen umgesetzt. Mit der Integration der Leistungstransistoren und der digitalen Logiktransistoren der Plattenlaufwerks-Steuereinheit verbundene Probleme führen dazu, dass die DMOS-Leistungsschaltkreisanordnung auf einem Chip platziert wird, während die digitale CMOS-Logikschaltkreisanordnung auf einem anderen Chip platziert wird. In ähnlicher Weise kann die analoge Verstärkungsschaltkreisanordnung der Plattenlaufwerks-Steuereinheit auf einem dritten Chip platziert werden, da es schwierig ist, einen einzigen Schaltungshalbleiterchip zu erzeugen, der sowohl hochwertige bipolare analoge Verstärker als auch digitale Hochleistungs-CMOS-Logiktransistoren und/oder DMOS-Leistungstransistoren aufweist. Folglich wird ein Verfahren benötigt, das die Realisierung einer DMOS-Leistungsschaltkreisanordnung, einer digitalen CMOS-Logikschaltkreisanordnung und einer komplementären bipolaren analogen Schaltkreisanordnung auf einem einzigen integrierten Schaltkreischip ermöglicht. Die BiCDMOS-Verfahrenstechnologie ist bereits aus EP-A-0589675 bekannt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Vorgesehen ist ein Verfahren gemäß den Ausführungen in den anhängigen Ansprüchen. Das Verfahren verwendet eine geringe Anzahl von Maskierungsschritten, gestaltet Hochleistungs-Transistorstrukturen und resultiert in einer hohen Ergiebigkeit funktionsfähiger Chips bzw. Halbleiterscheiben. Isolationsstrukturen, bipolare Transistorstrukturen, CMOS-Transistorstrukturen, DMOS-Transistorstrukturen, Zener-Diodenstrukturen und Dünnfilm-Widerstandsstrukturen werden ebenfalls offenbart.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die 1A bis 16A und 1B bis 16B zeigen Querschnittsansichten eines Abschnitts eines verarbeiteten Wafers bzw. einer Halbleiterscheibe gemäß einem Ausführungsbeispiel des BiCDMOS-Verfahrens gemäß der vorliegenden Erfindung. Die Abbildungen der 1A und 1B umfassen eine Querschnittsansicht des Wafers in einer ersten veranschaulichenden Phase des Verfahrens, wobei die Abbildungen der 2A und 2B eine Querschnittsansicht des Wafers in einer zweiten veranschaulichenden Phase des Verfahrens zeigen, wobei die Abbildungen der 3A und 3B umfassen eine Querschnittsansicht des Wafers in einer dritten veranschaulichenden Phase des Verfahrens und so weiter.
  • 17 ist eine Querschnittsansicht eines Ausführungsbeispiels einer Dünnfilm-Widerstandsstruktur gemäß der vorliegenden Erfindung;
  • 18 ist eine Querschnittsansicht eines Ausführungsbeispiels einer Isolationsstruktur gemäß der vorliegenden Erfindung;
  • 19 ist eine Querschnittsansicht eines Ausführungsbeispiels einer ersten vertikalen bipolaren Transistorstruktur gemäß der vorliegenden Erfindung;
  • 20 ist eine Querschnittsansicht eines Ausführungsbeispiels einer zweiten vertikalen bipolaren Transistorstruktur gemäß der vorliegenden Erfindung;
  • 21 ist eine Querschnittsansicht eines Ausführungsbeispiels einer dritten vertikalen bipolaren Transistorstruktur gemäß der vorliegenden Erfindung;
  • 22 ist eine Querschnittsansicht eines Ausführungsbeispiels einer ersten lateralen DMOS-Struktur gemäß der vorliegenden Erfindung;
  • 23 ist eine Querschnittsansicht eines Ausführungsbeispiels einer zweiten lateralen DMOS-Struktur gemäß der vorliegenden Erfindung;
  • 24 ist eine Querschnittsansicht eines Ausführungsbeispiels einer dritten lateralen DMOS-Struktur gemäß der vorliegenden Erfindung;
  • 25 ist eine Querschnittsansicht eines Ausführungsbeispiels einer vierten lateralen DMOS-Struktur gemäß der vorliegenden Erfindung;
  • 26 ist eine Querschnittsansicht eines Ausführungsbeispiels einer fünften lateralen DMOS-Struktur gemäß der vorliegenden Erfindung;
  • 27 ist eine Querschnittsansicht eines Wafers, welche die Gestaltung eines Body für einen DMOS-TRansistor und einer Basis bzw. Base für einen bipolaren Transistor veranschaulicht, wobei der Body und die Basis unabhängig voneinander gebildet werden;
  • 28 ist eine Querschnittsansicht eines Wafers, welche eine verbesserte Isolationsstruktur veranschaulicht, um die parasitäre bipolare Transistorwirkung erheblich zu reduzieren;
  • die 29A, 29B und 29C sind Querschnittsansichten eines Wafers, welche eine Struktur und ein Verfahren zur Anpassung einer Schwellenspannung eines MOSFET veranschaulichen, die verhältnismäßig spät in dem Fertigungsprozess des Wafers vorgenommen werden kann;
  • die 30A ist eine Querschnittsansicht eines MOSFET, wobei die mögliche Anpassung der Gate-Länge zur Realisierung einer gewünschten Durchbruchspannung des MOSFET veranschaulicht ist;
  • die 30B ist ein Graph, der die Kanallänge im Vergleich zu der Durchbruchspannung veranschaulicht, wobei von einer typischen Dotierstoffkonzentration für die epitaxiale Schicht ausgegangen wird;
  • die 31 ist eine Querschnittsansicht einer Zener-Diode und eines Kondensators unter Verwendung eines Zenerbereichs als untere Platte des Kondensators;
  • die 32 und 33 sind Querschnittsansichten von NPN-Transistoren, welche die Abstandsanordnung des Basiskontaktbereichs im Verhältnis zu dem Kollektor veranschaulichen, um die Durchbruchspannung zu erhöhen;
  • die 34 und 35 sind Querschnittsansichten von PNP-Transistoren, welche die Separation des Basiskontaktbereichs von dem Kollektor veranschaulichen, um die Durchbruchspannung zu erhöhen.
  • GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • BiCDMOS-VERFAHREN
  • Mehrere Verfahrensschritte eines BiCDMOS-Verfahrens sind nachstehend in Tabelle 1 aufgeführt.
  • TABELLE 1
    • 1. P-Substrat
    • 2. Erste Oxidation
    • 3. N+ eingebettete Schichtmaskierung
    • 4. N+ eingebettete Schichtimplantierung
    • 5. N+ eingebettete Schichtdiffusion
    • 6. P+ eingebettete Schichtmaskierung
    • 7. P+ eingebettete Schichtimplantierung
    • 8. Resistabzug
    • 9. Oxidabzug
    • 10. Aufwachsen
    • 11. Epitaxial-Reoxidation
    • 12. P– Senkenmaskierung
    • 13. P– Senkenimplantierung
    • 14. P– Senkendiffusion
    • 15. P+ ISO-Maskierung
    • 16. P+ ISO-Implantierung
    • 17. P+ ISO-Diffusion
    • 18. N+ Sinker-Maskierung
    • 19. N+ Sinker POCl3-Vorabscheidung
    • 20. N+ Sinker-Diffusion
    • 21. P+ eingebettete Zener-Maskierung
    • 22. P+ eingebettete Zener-Implantierung
    • 23. P+ eingebettete Zener-Diffusion
    • 24. Oxidabzug
    • 25. Basisoxidation
    • 26. Nitridabscheidung
    • 27. LTO-Abscheidung
    • 28. Aktive Flächenmaskierung
    • 29. N– Feldimplantierung
    • 30. P– Feldmaskierung
    • 31. P– Feldimplantierung
    • 32. Resistabzug
    • 33. LTO-Ätzen
    • 34. Feldoxidation
    • 35. Dünnfilmätzen/Nitridabzug
    • 36. N– Basismaskierung
    • 37. N– Basisimplantierung
    • 38. Resistabzug
    • 39. Basisoxidätzen
    • 40. Opferoxidation
    • 41. Opferoxidationsätzen
    • 42. Gate-Oxidation
    • 43. Polyabscheidung
    • 44. Fotoresistbeschichtung/-brennen
    • 45. Poly-Rückseitenätzen
    • 46. Rückseitenoxidätzen
    • 47. Resistabzug
    • 48. Poly-POCl3-Vorabscheidung
    • 49. Poly-Maskierung
    • 50. DMOS P-Body-Maskierung
    • 51. DMOS P-Body-Implantierung
    • 52. Resistabzug
    • 53. DMOS P-Body-Diffusion
    • 54. N– LDD-Implantierung
    • 55. P– Basismaskierung
    • 56. P– Basisimplantierung
    • 57. Resistabzug
    • 58. N+ S/D & NPN-Emittermaskierung
    • 59. N+ S/D & NPN-Emitterimplantierung
    • 60. Resistabzug
    • 61. Poly-Reoxidation
    • 62. P + S/D & PNP-Emittermaskierung
    • 63. P + S/D & PNP-Emitterimplantierung
    • 64. BPSG-Abscheidung
    • 65. BPSG-Fluss
    • 66. Abscheidung und Ätzen
    • 67. Kontaktmaskierung
    • 68. Metall-1-Abscheidung
    • 69. Metall-1-Maskierung
    • 70. TEOS-Oxidabscheidung
    • 71. Planarisierung (Resist-Rückätzen)
    • 72. TEOS-Oxidabdeckung
    • 73. Durchkontaktierungsmaskierung
    • 74. Metall-2-Abscheidung
    • 75. Metall-2-Maskierung
    • 76. Passivierungsnitridabscheidung
    • 77. Passivierungsmaskierung
    • 78. Legierung
  • In der vorstehenden Tabelle 1 sind verschiedenen Verfahrensschritte zur Erleichterung für den Leser nummeriert, wobei hiermit jedoch festgestellt wird, dass verschiedene dieser Verfahrens- bzw. Verarbeitungsschritte in bestimmten Ausführungsbeispielen weggelassen werden können, dass die Reihenfolge verschiedener der Verfahrens- oder Verarbeitungsschritte in bestimmten Ausführungsbeispielen umgekehrt werden können, und dass verschiedene der Verfahrens- oder Verarbeitungsschritte in bestimmten anderen Ausführungsbeispielen in einem Schritt kombiniert werden können. Demgemäß dient die vorgesehene Nummerierung der Verfahrensschritte aus Tabelle 1 nur zur Unterstützung des Verständnisses der Ausführungsbeispiele des BiCDMOS-Verfahrens für den Leser, die in den Abbildungen veranschaulicht sind und nachstehend im Text beschrieben werden. Einzelne der in der Tabelle 1 ausgeführten Verfahrensschritte sind nachstehend im Text durch die Schrittnummer in Klammern dargestellt.
  • Die Abbildungen der 1A und 1B zeigen eine erste veranschaulichende Phase bzw. Stufe des BiCDMOS-Verarbeitungsverfahrens. Ein Substrat (Schritt 1) 10 ist mit einer oberen Oberfläche 11 abgebildet. Bei diesem Substrat kann es sich zum Beispiel um ein P– dotiertes, Polysiliziumrückseitenbeschichtetes Substrat mit einem spezifischen Widerstand von 1 bis 5 Ohm/cm handeln. Das Substrat 11 kann eine Reihe lateral angeordneter Gebiete aufweisen: ein eingebettetes Zenergebiet 10F, ein DMOS-Gebiet 10A, ein NMOS-Gebiet 10E mit verhältnismäßig hoher Spannung, ein PMOS-Gebiet 10G mit verhältnismäßig hoher Spannung, ein PMOS-Gebiet 10H mit verhältnismäßig niedriger Spannung, ein NMOS-Gebiet 10D mit verhältnismäßig niedriger Spannung, ein vertikales bipolares PNP-Gebiet 10B und ein vertikales bipolares NPN-Gebiet 10C.
  • Danach wird ein erster Oxidationsschritt (Schritt 2) ausgeführt, um eine erste Oxidschicht 12 auf der oberen Oberfläche des Substrats auszubilden. Das erste bzw. Ausgangsoxid kann zum Beispiel thermisch auf eine Dicke von ungefähr 30 nm (300 Angström) aufgewachsen werden.
  • Danach wird aus Fotoresist ein Schritt der N+ eingebetteten Schichtmaskierung (Schritt 3) ausgeführt. Diese Maskierung dient zur Gestaltung von Löchern bzw. Öffnungen 12A, 12B und 12C durch die erste Oxidschicht bis herunter auf die obere Oberfläche 11 des Substrats 10. Das erste Oxid 12 kann zum Beispiel unter Verwendung von Trocken- oder Nassätzen geätzt werden. Nach der Gestaltung der Öffnungen 12A, 12B und 12C wird die Fotoresistmaskierung abgezogen.
  • Die Abbildungen der 2A und 2B zeigen eine folgende veranschaulichende Phase des BiCDMOS-Bearbeitungsverfahrens.
  • Ein Ionenimplantierungsschritt einer N+ eingebettete Schicht (Schritt 4) wird unter Verwendung einer Oxidschicht 12 als eine Implantierungsmaske zur Gestaltung eingebetteter Schichtbereiche bzw. Schichtgebiete 21A, 21B und 21C an den entsprechenden Öffnungen 12A, 12B und 12C ausgeführt. Zum Beispiel können Antimonionen bei 80 KeV mit einer Dosierung von 1-2E15-Ionen je cm2 in die obere Oberfläche 11 des Substrats implantiert werden.
  • Danach wird ein Schritt der Einsteuerdiffusion der N+ eingebetteten Schicht ausgeführt (Schritt 5). Während dem Diffusionsschritt wächst eine dünne Oxidschicht 22A in der Öffnung 12A, eine dünne Oxidschicht 22B wächst in der Öffnung 12B und eine dünne Oxidschicht 22C wächst in der Öffnung 12C. Die Dicke dieser dünnen Oxide 22A bis 22C kann zum Beispiel ungefähr 4000 Angström entsprechen. Zum Beispiel können sich die Gebiete der N+ eingebetteten Schicht 21A, 21B und 21C vertikal in das Substrat bis auf eine Tiefe von 3,5 bis 4,0 μm erstrecken.
  • Die Abbildungen der 3A und 3B zeigen eine folgende veranschaulichende Phase in dem BiCDOMS-Bearbeitungsverfahren. Eine Schicht aus Fotoresist 30 wird in einer P+ eingebetteten Schichtmaskierung ausgebildet (Schritt 6), so dass die Öffnungen 30D und 30B bis herunter auf die obere Oberfläche 11 des Substrats ausgebildet werden. Die Öffnung 30B wird kleiner als die Öffnung 12B gestaltet, so dass die periphere Begrenzung der Öffnung 30B innerhalb der peripheren Begrenzung der Öffnung 12B liegt. Ein Oxidätzvorgang wird danach ausgeführt, um den Abschnitt des Oxids 22B zu entfernen, der durch die Öffnung 30B offen gelegt wird. Das Oxidätzen entfernt ferner den Abschnitt der ersten Oxidschicht 12, der an der Öffnung 30D ausgesetzt worden ist. Nachdem das gesamte Oxid in den Öffnungen 30B und 30D entfernt worden ist, wird die Fotoresist-Maskierungsschicht abgezogen. Eine Implantierungsoxidationsschicht (in den Abbildungen der 3A und 3B nicht abgebildet) wird danach in den Öffnungen 30B und 30B aufgewachsen, so dass zum Beispiel eine Dicke von ungefähr 1000 nm (10.000 Angström) bereitgestellt wird.
  • Danach wird ein Ionenimplantierungsschritt einer P+ eingebetteten Schicht (Schritt 7) ausgeführt, so dass ein Abschnitt des N+ eingebetteten Schichtgebiets 21B eine Konzentration von P+ Ionen durch die P+ Ionenimplantierung empfängt. In ähnlicher Weise werden P+ Ionen an der Öffnung 30D in die obere Oberfläche des Substrats 10 implantiert. Bei dieser P+ Ionenimplantierung kann es sich zum Beispiel um eine Borimplantierung mit 140 KeV bei einer Dosierung von 1E14-Ionen je cm2 handeln.
  • Nachdem die Fotoresistmaskierung abgezogen worden ist (Schritt 8), wird ein Einsteuerungsdiffusionsschritt ausgeführt, um die P+ implantierten Borionen vertikal und lateral in das Substrat 10 einzusteuern. Dieser Einsteuerungsschritt kann ausgeführt werden, bis sich ein Oxid mit einer Dicke von 6500 Angström über der frei liegenden Siliziumsubstratoberfläche in den Öffnungen 30D und 30B bilden. Danach wird ein Oxidabzug ausgeführt (Schritt 9), um das gesamte Oxid von der oberen Oberfläche 11 des Substrats 10 zu entfernen, einschließlich der ersten Oxidschicht 12 und dem in den Öffnungen 30D und 30B gewachsenen Oxid.
  • Die Abbildungen der 4A und 4B zeigen eine folgende veranschaulichende Phase des BiCDMOS-Bearbeitungsverfahrens. Eine epitaxiale Schicht 42 aus Silizium wird über der oberen Oberfläche 11 des Substrats 10 aufgewachsen (Schritt 10). In einem Ausführungsbeispiel der vorliegenden Erfindung mit 60 Volt kann es sich bei der epitaxialen Schicht zum Beispiel um N– dotiertes Silizium mit einer Dicke von ungefähr 10,2 μm handeln, plus oder minus 0,9 μm mit einer Dotierstoffkonzentration, die ungefähr im Bereich zwischen 5E15 bis 1E16 Ionen je cm3 liegt. In einem Ausführungsbeispiel der vorliegenden Erfindung mit 20 Volt kann es sich bei der epitaxialen Schicht zum Beispiel um N– dotiertes Silizium mit einer Dicke von ungefähr 8,0 μm handeln, plus oder minus 0,7 μm mit einer Dotierstoffkonzentration in einem ungefähren Bereich von 5E15 bis 2E16 Ionen je cm3.
  • Danach wird ein Schritt der epitaxialen Reoxidation ausgeführt (Schritt 11), um eine epitaxiale Reoxidationsschicht 40 über einer oberen Oberfläche 41 der epitaxialen Schicht 42 auszubilden. Drei N+ eingebettete Schichtgebiete 21A, 21B und 21C sind somit in der Struktur vorhanden. Diese N+ eingebetteten Schichten erstrecken sich nach unten von der Substrat-/Epitaxialschichtbegrenzung 11 nach unten in die Substratschicht 10, und sie erstrecken sich ferner von der Substrat-/Epitaxialschichtbegrenzung nach oben in die Epitaxialschicht 42. Die Gebiete der N+ eingebetteten Schicht diffundieren aufwärts während dem Wachstum der epitaxialen Schicht. In ähnlicher Weise ist ein Gebiet einer P+ eingebetteten Schicht 43D in der Struktur vorhanden. Das Gebiet der P+ eingebetteten Schicht 43D erstreckt sich von der Substrat-/Epitaxialschichtbegrenzung abwärts in die Substratschicht, und ferner erstreckt es sich von der Substrat-/Epitaxialschichtbegrenzung aufwärts in die Epitaxialschicht.
  • Es gibt jedoch zwei P+ Gebiete 43B und 44B, welche eine einzelne P+ Ionenimplantierung bilden, die in der oberen Oberfläche des Gebiets der N+ eingebetteten Schicht 21B vorgenommen wird. Da die P-Typ-Ionen schneller diffundieren als die N-Typ-Ionen, diffundieren die P+ Dotierstoffe des P+ Ionenimplantierungsschrittes schneller aufwärts und abwärts als die N+ Dotierstoffe des Bereichs der eingebetteten Schicht 21B. Wenn P+ Ionen über die Begrenzungen des stärker dotierten N+ Gebiets 21B diffundieren, so bilden die P+ Ionen P+ Gebiete. Da die für die P+ Implantierung verwendete Öffnung 30B entsprechend kleiner ist als die Öffnung 12B und sich entsprechend in dieser befindet, die für die N+ Implantierung des N+ Gebiets 21B verwendet wird, diffundieren die implantierten P+ Ionen lateral nicht weit genug, um das laterale Ausmaß des N+ Gebiets 21B zu überschreiten. Diese implantierten P+ Ionen diffundieren vertikal jedoch ausreichend weit, um das vertikale Ausmaß des N+ Gebiets 21B zu überschreiten. Als Folge dessen werden zwei P+ Gebiete 43B und 44B gebildet, die durch das N+ Gebiet 21B voneinander getrennt sind.
  • Die Abbildungen der 5A und 5B zeigen eine folgende veranschaulichende Phase in dem BiCDMOS-Verarbeitungsverfahren. Eine Fotoresistschicht (nicht abgebildet) wird über der epitaxialen Reoxidationsschicht 40 ausgebildet, so dass eine P– Senkenmaskierungsschicht bzw. P– Well-Maskierungsschicht (nicht abgebildet) mit drei Öffnungen gebildet wird (Schritt 12). Eine dieser Öffnungen befindet sich oberhalb des Hochspannungs-NMOS-Gebiets 10E. Eine zweite dieser Öffnungen befindet sich oberhalb des Niederspannungs-NMOS-Gebiets 10D. Eine dritte dieser Öffnungen befindet sich oberhalb des Bereichs der P+ eingebetteten Schicht 44B in dem vertikalen PNP-Gebiet 10B. Danach wird ein Oxidätzvorgang ausgeführt, um die darunter liegende epitaxiale Reoxidationsschicht 40 selektiv zu ätzen, so dass drei Öffnungen 52E, 52D und 52B in der epitaxialen Reoxidationsschicht 40 bis hinunter auf die obere Oberfläche der epitaxialen Schicht 42 gebildet werden. Das Fotoresist wird danach abgezoen und eine dünne Implantierungsoxidschicht (nicht abgebildet) wächst in den frei liegenden drei Öffnungen 52E, 52D und 52B. Dieses dünne Implantierungsoxid kann zum Beispiel eine Dicke von 30 nm (300 Angström) aufweisen.
  • Danach wird ein Schritt der P– Senkenionenimplantierung (Schritt 13) durch die dünne Implantatoxidschicht in den Öffnungen 52E, 52D und 52B ausgeführt, um die P– Senkengebiete 51E, 51D und 51B zu bilden. Die verbleibenden ungeätzten Abschnitte der epitaxialen Reoxidationsschicht 40 dienen als Implantierungsmaske. Für den Schritt der Ionenimplantierung kann zum Beispiel ein Borimplantat mit 100 KeV und einer Dosierung von 1–2E13 Ionen je cm2 verwendet werden.
  • Danach wird ein Schritt (Schritt 14) der P– Senkeneinsteuerungsdiffusion ausgeführt, um das P– Senkengebiet 51D von der oberen Oberfläche der epitaxialen Schicht nach unten zu diffundieren, so dass ein Kontakt mit dem Gebiet der P+ eingebetteten Schicht 43D vorgesehen wird. In ähnlicher Weise diffundiert der P– Senkendiffusionsschritt die P– Senke 51B nach unten in die epitaxiale Schicht, bis sie die Oberseite des Gebiets der P+ eingebetteten Schicht 44B berührt. Dieser Schritt der P– Senkeneinsteuerungsdiffusion kann ausgeführt werden, bis sich ein Oxid mit einer Dicke von ungefähr 400 nm (4000 Angström) in den Öffnungen 52E, 52D und 52B gebildet hat, durch welche die Ionen implantiert werden.
  • Danach können eine P+ Isolationsmaskierung (Schritt 15), eine Implantierung (Schritt 16) und eine Einsteuerungsdiffusion (Schritt 17) ausgeführt werden, um P+ Isolationsgebiete (nicht abgebildet) nach unten in die epitaxiale Schicht lateral um ausgewählte Transistorgebiete der epitaxialen Schicht auszubilden. Diese Isolationsstrukturen wurden zur Vereinfachung der Darstellung in den Abbildungen der 1A bis 16A und 1B bis 16B weggelassen.
  • Die Abbildungen der 6A und 6B zeigen eine folgende veranschaulichende Phase in dem BiCDMOS Verarbeitungsverfahren. Eine Fotoresistschicht (nicht abgebildet) wird über der epitaxialen Reoxidationsschicht 40 ausgebildet, so dass eine N+ Sinkermaskierungsschicht (Schritt 18) (nicht abgebildet) mit zwei Öffnungen gebildet wird. Eine dieser Öffnungen ist oberhalb des DMOS-Gebiets 10A angeordnet, und die andere Öffnung ist oberhalb des vertikalen NPN-Gebiets 10C angeordnet. Danach wird ein Oxidätzvorgang ausgeführt, um ausgewählte Bereiche der epitaxialen Reoxidationsschicht 40 zu entfernen, die durch die N+ Sinkermaskierungsschicht frei gelegt wird. Somit werden in der epitaxialen Reoxidationsschicht 40 zwei Öffnungen 60A und 60B ausgebildet. Das die P– Senken 51E, 51D und 51B abdeckende Fotoresist wird nicht entfernt, so dass die dünnere Oxidschicht, welche die P– Senken 51E, 51D und 51B abdeckt, geschützt bleibt und nicht geätzt wird. Nach Vollendung des Ätzschrittes wird die Fotoresistmaskierung abgezogen, wobei die Oxidationsschicht 40 mit zwei Öffnungen verbleibt.
  • Die N+ Sinkergebiete 61A und 61C werden danach entsprechend an den Öffnungen 60A und 60C ausgebildet. Die N+ Sinkergebiete können zum Beispiel durch Wiederabscheidung von POCl3 (Schritt 19) in die Öffnungen 60A und 60C unter Verwendung einer Hochfrequenzeinsenkung gebildet werden. Phosphor des POCl3 kann danach bei ungefähr 950°C von der POCl3-Schicht nach unten in die obere Oberfläche der epitaxialen Schicht diffundiert werden, bis die obere Oberfläche der epitaxialen Schicht an den Öffnungen 60A und 60C eine Leitfähigkeit von ungefähr 2,1 Ohm/Quadrat aufweist.
  • Ein Schritt der N+ Sinkereinsteuerungsdiffusion (Schritt 20) kann danach ausgeführt werden, um den Phosphor-Dotierstoff nach unten von der oberen Oberfläche der epitaxialen Schicht zu diffundieren. Das N+ Sinkergebiet 61A wird über dem Gebiet der N+ eingebetteten Schicht 21A. ausgebildet, so dass die Unterseite des N+ Sinkergebiets 61A das Gebiet der N+ eingebetteten Schicht 21A berührt, wie dies in der Querschnittsansicht der Abbildungen der 6A und 6B dargestellt ist. In ähnlicher Weise wird das N+ Sinkergebiet 61C über dem Gebiet der N+ eingebetteten Schicht 21C ausgebildet, so dass die Unterseite des N+ Sinkergebiets 61C das Gebiet der N+ eingebetteten Schicht 21C berührt. Während dieser N+ Sinkergebietseinsteuerungsdiffusion wächst eine Oxidschicht auf der frei liegenden oberen Oberfläche der epitaxialen Schicht in den Öffnungen 60A und 60C. Dieses Oxid kann zum Beispiel eine Dicke von ungefähr 500 nm (5000 Angström) erreichen.
  • Die Abbildungen der 7A und 7B zeigen eine veranschaulichende folgende Phase in dem BiCDMOS-Verarbeitungs- bzw. Bearbeitungsverfahren. Eine Fotoresistschicht (nicht abgebildet) wird über der epitaxialen Reoxidationsschicht 40 ausgebildet, so dass eine P+ eingebettete Zenermaskierungsschicht (nicht abgebildet) mit zwei Öffnungen gebildet wird (Schritt 21). Eine der Öffnungen befindet sich über dem eingebetteten Zenergebiet 70F, während sich die zweite Öffnung über dem vertikalen PNP-Gebiet 70B befindet. Danach wird ein Oxidätzvorgang ausgeführt, um diese Abschnitte der Reoxidationsschicht 40 zu entfernen, die durch die P+ eingebettete Zenermaskierungsschicht frei geblieben sind. Somit werden die beiden Öffnungen 70F und 70B in der Reoxidationsschicht 40 ausgebildet. Das Fotoresist, das den Sinker 61A, die P– Senke 51E, die P– Senke 51D und das Sinkergebiet 61C abdeckt, wird nicht entfernt, so dass die diese Gebiete abdeckende Oxidschicht geschützt bleibt und nicht geätzt wird.
  • Nach Beendigung des Ätzschrittes wird die Fotoresistmaskierung jedoch nicht abgezogen. Ferner muss kein dünnes Implantierungsoxid über den frei liegenden Abschnitten der oberen Oberfläche der epitaxialen Schicht ausgebildet werden. Danach wird ein Schritt der P+ eingebetteten Zenerionenimplantierung ausgeführt (Schritt 22). Dieser Schritt kann zum Beispiel bei 80 KeV mit Bor und einer Dosierung von 1-3E15 Ionen je cm2 ausgeführt werden. Nach dem Schritt der eingebetteten Zenerimplantierung wird die eingebettete Zenerfotoresistmaskierung entfernt.
  • Danach wird ein Schritt der P+ eingebetteten Zenereinsteuerungsdiffusion (Schritt 23) ausgeführt, um die in dem P+ eingebettete Zenerimplantierungsschritt implantierten p+ Ionen nach unten in die epitaxiale Schicht zu diffundieren, so dass das P+ eingebettete Zeneranodengebiet 71F und das P+ Kollektorkontaktgebiet 71B gebildet werden. Dieser Einsteuerungsschritt kann ausgeführt werden, bis sich ein Oxid mit ungefähr 50 nm (500 Angström) über dem Gebiet 71F in der Öffnung 70F und über dem Gebiet 71B in der Öffnung 70B gebildet hat.
  • Die Abbildungen der 8A und 8B zeigen eine folgende veranschaulichende Phase des BiCDMOS-Verarbeitungsverahrens. Das gesamte die obere Oberfläche der epitaxialen Schicht überlagernde Oxid wird einschließlich der Reoxidationsschicht 40 entfernt (Schritt 24). Ein Basisoxidationsschritt (Schritt 25) wird danach ausgeführt, um eine Basisoxidschicht 80 über der oberen Oberfläche der epitaxialen Schicht 40 zu bilden. Diese Basisoxidationsschicht 80 kann zum Beispiel thermisches Oxid darstellen, das ungefähr 125 Minuten lang bei 950°C aufgewachsen wird, bis sie ungefähr 50 nm (500 Angström) erreicht. Danach wird eine Siliziumnitridschicht 81 über der Basisoxidschicht 80 abgeschieden (Schritt 26). Diese Siliziumnitridschicht 81 kann zum Beispiel eine Dicke von ungefähr 100 nm (1000 Angström) aufweisen. Eine Tieftemperaturoxidschicht (LTO-Schicht) 82 kann danach über die Nitridschicht 91 abgeschieden werden (Schritt 27). Diese LTO-Schicht kann zum Beispiel eine Dicke von ungefähr 100 nm (1000 Angström) aufweisen.
  • Nach der Gestaltung der Basisoxid-, Nitrid- und LTO-Schichten wird eine Fotoresistschicht in die aktive Flächenmaskierung über die obere Oberfläche der LTO-Schicht eingefügt (Schritt 28). Danach wird ein LTO-Ätzvorgang ausgeführt, um die drei liegenden Abschnitte der LTO-Schicht zu entfernen. Danach wird ein Nitridätzvorgang ausgeführt, um die frei liegenden Abschnitte der Nitridschicht zu entfernen. Nach der Entfernung der Fotoresistmaskierung verbleibt eine Mehrzahl aktiver Flächenmaskierungsgebiete 83A–83H über der Oberfläche der Basisoxidschicht 80 angeordnet. Jedes dieser aktiven Flächenmaskierungsgebiete umfasst eine Nitridschicht und eine überlagernde LTO-Schicht.
  • Ein N-Feldionenimplantierungsschritt (Schritt 29) wird danach durch diese Abschnitte der Basisoxidschicht 80 ausgeführt, die zwischen den aktiven Flächenmaskierungsgebieten 83A–83H liegen. Bei diesem N-Feldimplantierungsschritt kann es sich zum Beispiel um eine Phosphorimplantierung bei 60 KeV mit einer Dosierung von 1,7E12 Ionen je cm2 handeln.
  • Die Abbildungen der 9A und 9B zeigen eine folgende veranschaulichende Phase des BiCDMOS-Verarbeitungsverfahrens. Eine Fotoresistschicht 90 wird über der oberen Oberfläche der Struktur aus den Abbildungen der 8A und 8B ausgebildet, so dass eine P-Feldimplantierungsmaskierung gebildet wird (Schritt 30). In der Struktur aus den Abbildungen der 9A und 9B weist diese P-Feldimplantierungsmaskierung drei Öffnungen 91E, 91D und 91B auf.
  • Danach wird ein P-Feldionenimplantierungsschritt (Schritt 31) ausgeführt. In einigen Ausführungsbeispielen wird die P-Feldoxid-Fotoresistimplantierungsmaskierung nicht vor dem P-Feldionenimplantierungsschritt entfernt. Die Gebiete 83E, 83D und 83B dienen als eine Implantierungsmaskierung für das Implantieren von P-Ionen durch die entsprechenden Öffnungen 91E, 91D und 91B. Bei dem P-Feldimplantat kann es sich zum Beispiel um ein Borimplantat mit 40 KeV und einer Dosierung von 8E13 Ionen je cm2 handeln. Das Fotoresist kann nach dem P-Feldimplantierungsschritt (Schritt 32) abgezogen werden.
  • Die Abbildungen der 10A und 10B zeigen eine folgende veranschaulichende Phase des BiCDMOS-Verarbeitungsverfahrens. Jedes der aktiven Flächenmaskierungsgebiete 83A–83H liegt jetzt frei, so dass die LTO-Schicht jedes der aktiven Flächenmaskierungsgebiete 83A–83H durch einen LTO-Ätzvorgang entfernt werden kann (Schritt 33). Demgemäß umfasst jedes der aktiven Flächenmaskierungsgebiete 83A–83H nur eine dünne Nitridschicht 81, welche eine Basisoxidschicht überlagert.
  • Ein Feldoxidationsschritt (Schritt 34) wird als nächstes ausgeführt, um eine Feldoxidschicht über den Feldgebieten der epitaxialen Schicht zu bilden, die nicht durch die Oxidation durch das Nitrid 81 geschützt sind. Dieses Verfahren zur Gestaltung der Feldoxidationsschicht 100F/A, 100A/E, 100E/G, 100G/H, 100H/D, 100D/B, 100B und 100B/C ist ferner in der gleichzeitig anhängigen Anmeldung mit dem Titel "Low Temperature Oxide Layer Over Field Implant Mask" von Michael Chang, David Grasso und Jun-Wei Chen, anwaltliches Aktenzeichen M-1864, eingereicht am 10. Juni 1992, beschrieben. Die resultierende Feldoxidschicht weist ein selbstausgerichtetes Feldimplantierungsgebiet auf, das unter dem Feldoxid angeordnet ist, und zwar aufgrund der Schritte aus den Abbildungen der 8A und 8B sowie 9A und 9B. In dem P– Senkengebieten, wie etwa dem Gebiet 51E, handelt es sich bei dem Feldimplantierungsgebiet unterhalb des Feldoxids um P-Typ-Silizium bzw. P-Silizium. In den anderen das N-Silizium überlagernden Gebieten, wie etwa den Feldoxidgebieten, welche Abschnitt der N– Epitaxialschicht überlagern, ist das Feldimplantierungsgebiet als N-Typ-Silizium dotiert. Der Schritt des Aufwachsens der Feldoxidationsschicht über die feldimplantierten Gebiete kann ausgeführt werden, bis die Feldoxidationsschicht 100 eine Dicke von ungefähr 800 nm (8000 Angström) erreicht.
  • Danach wird ein Dünnoxidätzschritt (Schritt 35) ausgeführt, um jegliches Oxid zu entfernen, während dem Feldoxidationsschritt auf der oberen Oberfläche der Nitridschicht 81 aufgewachsen ist. In diesem Schritt können auch ungefähr 50 nm (500 Angström) plus oder minus 10 nm (100 Angström) des Feldoxids weggeätzt werden. Danach wird ein folgender Nitridätzschritt (Schritt 35) ausgeführt, um alle Abschnitte der Nitridschicht 81 zu entfernen, ohne dass dabei mehr Oxid entfernt wird.
  • Danach wird eine Fotoresistschicht 101 über der oberen Oberfläche der Struktur ausgebildet, und zwar nach dem Nitridstreifen zur Gestaltung einer N– Basisimplantierungsmaskierung (Schritt 36). Diese N– Basisimplantierungsmaskierung weist eine Öffnung 102B auf, die über einem Abschnitt der P– Senke 51B ausgebildet ist. Diese Öffnung legt einen Abschnitt der dünnen Basisoxidschicht frei. Danach wird ein N– Basisionenimplantierungsschritt (Schritt 37) durch die Öffnung 102B ausgeführt, um ein Basisgebiet 103 in die P– Senke 51B zu implantieren. Bei diesem Implantierungsschritt kann es sich um Beispiel um eine Phosphorimplantierung bei 100 KeV mit einer Dosis von 2–3E13 Ionen je cm2 handeln. Nach Beendigung des N-Basisimplantierungsschrittes wird die Fotoresistmaskierung abgezogen (Schritt 38).
  • Die Abbildungen der 11A und 11B zeigen eine folgende veranschaulichende Phase des BiCDMOS-Verarbeitungsverfahrens. Daraufhin wird eine Polysiliziumschicht (nicht abgebildet) über die Struktur mit einer Dicke von ungefähr 400 nm (4000 Angström) abgeschieden (Schritt 43). Danach kann die Polysiliziumschicht dotiert werden. In einigen Ausführungsbeispielen kann eine Schicht POCl3 vorabgeschieden werden (Schritt 48), und Phosphor aus dem POCl3 kann in das Polysilizium nach unten diffundiert werden, bis das Polysilizium eine Leitfähigkeit von 10–30 Ohm/Quadrat aufweist. In anderen Ausführungsbeispielen kann ein Implantierungsschritt eingesetzt werden, um Arsen mit 80 KeV mit einer Dosis von 5E15 cm2 in das Polysilizium zu implantieren.
  • Danach wird eine Fotoresistschicht (nicht abgebildet) über der Polysiliziumschicht ausgebildet, und das Fotoresist wird in einer Polysiliziummaskierung ausgebildet (Schritt 49). Ein Polysiliziumätzvorgang bildet danach Polysizilium-Gates 110A, 110E, 110G, 110H und 110D. Das Polysilizium-Gate 110A ist ein Gate eines DMOS-Transistors, das Polysilizium-Gate 110E ist ein Gate eines NMOS-Transistors mit verhältnismäßig hoher Spannung, das Polysilizium-Gate 110G ist ein Gate eines PMOS-Transistors mit verhältnismäßig hoher Spannung, das Polysilizium-Gate 110H ist ein Gate eines PMOS-Transistors mit verhältnismäßig niedriger Spannung und das Polysilizium-Gate 110D ist ein Gate eines NMOS-Transistors mit einer verhältnismäßig niedrigen Spannung. Nach der Gestaltung der Polysilizium-Gates wird die Fotoresistmaskierung abgezogen.
  • Die Abbildungen der 12A und 12B zeigen eine folgende veranschaulichende Phase des BiCDMOS-Verarbeitungsverfahrens. Danach wird eine Fotoresistschicht 120 über den Polysilizium-Gates ausgebildet, und das Fotoresist 120 wird in einer DMOS P– Body Implantierungsmaskierung ausgebildet (Schritt 50). Die DMOS P– Body Implantierungsmaskierung weist eine Öffnung 121A auf, welche das Polysilizium-Gate 110A des DMOS-Transistors frei legt. Diese Maskierung legt auch einen Oberflächenbereich auf der oberen Oberfläche der epitaxialen Schicht auf jeder Seite des Polysilizium-Gates 110A frei. Diese Maskierung weist ferner eine Öffnung 121F auf, welche einen Abschnitt des eingebetteten Zeneranodengebiets 70F frei legt.
  • Danach wird ein DMOS P– Body Ionenimplantierungsschritt (Schritt 51) ausgeführt, um ein P– Body Gebiet 122 zu gestalten, das eine Selbstausrichtung mit dem Polysilizium-Gate 110A des DMOS-Transistors aufweist. Dieses Body Gebiet 122 kann eine runde Form aufweisen, welche eine Fläche der epitaxialen Schicht unterhalb des Polysilizium-Gates 110A umgibt. Die äußere Begrenzung dieses kreisförmigen Body Gebiets 122 kann in anderen Ausführungsbeispielen auch andere Formen aufweisen, wie etwa polygonale Formen, einschließlich einer quadratischen Form, einer rechteckigen Form, einer langen, streifenartigen Form, einer fünfeckigen Form, einer sechseckigen Form etc. Bei diesem Schritt der DMOS P– Body Implantierung kann es sich um eine Borimplantierung mit 60 KeV mit einer Dosis von 0,5–1,5E14 Ionen je cm2 handeln. Nachdem das P– Body Gebiet 122 des DMOS-Transistors implantiert worden ist, wird das Fotoresist 120 abgezogen (Schritt 52), und ein DMOS P– Body Einsteuerungsdiffusionsschritt (Schritt 53) wird ausgeführt, um das P– Body Gebiet 122 vertikal und lateral in die epitaxiale Schicht zu diffundieren.
  • Die Abbildungen der 13A und 13B zeigen eine folgende veranschaulichende Phase in dem BiCDMOS-Verarbeitungsverfahren. Nachdem das P– Body Gebiet 122 des DMOS-Transistors in die epitaxiale Schicht diffundiert worden ist, wird ein Blanket N– leicht dotierter Drain-Ionenimplantierungsschritt (Schritt 54) ausgeführt. Da keine Implantierungsmaskierung eingesetzt wird, empfangen alle Abschnitt der oberen Oberfläche der epitaxialen Schicht, die nicht durch eine Feldoxidschicht oder ein Polysilizium-Gate geschützt sind, eine Implantierung von N-Dotierstoffen. Dieser Schritt der N– leicht dotierten Drain-Ionenimplantierung kann zum Beispiel eine Phosphorimplantierung mit 120 KeV mit einer Dosis von 0,5–5E12 Ionen je cm2 darstellen.
  • Die Abbildungen der 14A und 14B zeigen eine folgende veranschaulichende Phase des BiCDMOS-Verarbeitungsverfahrens. Eine Fotoresistschicht 140 wird über der Struktur aus den Abbildungen der 13A und 13B angeordnet und danach in einer P– Basisimplantierungsmaskierung ausgebildet (Schritt 55). In dem Ausführungsbeispiel aus den Abbildungen der 14A und 14B weist diese P– Basisimplantierungsmaskierung zwei Öffnungen 141G und 141C auf.
  • Danach wird ein P– Basisionenimplantierungsschritt (Schritt 56) durch die Öffnungen 141G und 141C ausgeführt, um ein selbstausgerichtetes, leicht dotiertes Drain-Gebiet 142G für den Hochspannungs-PMOS-Transistor zu bilden, und so dass ein P– Basisgebiet 142C für den vertikalen bipolaren NPN-Transistor gebildet wird.
  • Wie dies in den Abbildungen der 13A und 13B dargestellt ist, sieht diese Blanket N-Dotierstoffimplantierung eine Gegendotierung des P-Bodys des DMOS-Transistors vor sowie eine Gegendotierung der P-Basis des NPN-Transistors, erhöht die Dotierstoffkonzentration der N-Basis des PNP-Transistors, bildet die leicht dotierte Drain des 16-Volt-NMOS-Transistors und sieht eine Gegendotierung der Source und Drain der 5-Volt- und 16-Volt-PMOS-Transistoren vor. Da die Dotierstoffkonzentrationen des P-Body des DMOS-Transistors und die Basen der NPN- und PNP-Transistoren für die Leistungsfähigkeit kritisch sind, muss der Effekt dieser Blanket N-Dotierung analysiert werden. Im Besonderen erhöht die Blanket-Implantierung der N-Dotierstoffe in die Basis eines NPN-Transistors die N-Basiskonzentration, wodurch die Verstärkung des NPN-Transistors abgeschwächt und dessen Basiswiderstand reduziert wird. Für den Fall der Gegendotierung des DMOS-Body und der NPN-Transistorbasis müssen die P-Body Dotierstoffimplantierung für den DMOS-Transistor und die P-Basisimplantierung für den NPN-Transistor so ausgewählt werden, dass diese N-Dotierstoff-Blanket-Implantierung ausgeglichen wird. Bei entsprechender Auswahl der Dotierstoffwerte der Gebiete der verschiedenen Transistoren kann die N-Dotierung der Blanket-Implantierung verwendet werden, um ein N-Typ-Drift-Gebiet zu erzeugen, das erforderlich ist, um die Durchbruchspannung des 16-Volt-NMOS-Transistors aus 16A zu erzeugen, ohne dabei andere Betriebseigenschaften des Transistors zu verschlechtern. Dieses N– leicht dotierte Drain-Gebiet des 16-Volt-NMOS-Transistors aus 16A wird somit ohne zusätzliche Kosten oder höhere Maskierungen erzeugt. Da der 5-Volt-NMOS-Transistor ohne Drifted-Drain ausgebildet wird, weist der 5-Volt-NMOS-Transistor einen niedrigeren Einschaltwiderstand auf als der 16-Volt-NMOS-Transistor aus 16A. Dieses Drift-Gebiet weist ferner den Vorteil der Reduzierung einer heißen Träger-/heißen Elektronenbildung in dem 16-Volt-NMOS-Transistor auf, wodurch sich dessen Zuverlässigkeit verbessert.
  • In einem anderen Ausführungsbeispiel kann die Position des 16-Volt-NMOS-Gates in 13A zentraler platziert werden, um die Bildung sowohl eines leicht dotierten Source- als auch einen leicht dotierten Drain-Gebiets zu ermöglichen. Folglich würde die N-Dotierstoffmaskierung in der Abbildung aus 15A so gebildet werden, dass die N+ Source und Drain räumlich getrennt von dem Gate entfernt gebildet werden kann. Die Drifted-Source in Kombination mit der Drifted-Drain ermöglicht das Anlegen einer höheren Spannung zwischen der Source und der Drain sowie zwischen der Source und dem Gate. Die Drifted- Source ermöglicht jedoch, dass der NMOS-Transistor einen höheren Einschaltwiderstand aufweist.
  • Ein Abschnitt des Polysilizium-Gates 110G und ein Abschnitt des Feldoxidgebiets 110G/H wird durch die Öffnung 141G offen gelegt, so dass eine Begrenzung des leicht dotierten Drain-Gebiets 142G mit einer Begrenzung des Polysilizium-Gates 110G selbstausgerichtet ist, und so dass eine weitere Begrenzung des leicht dotierten Drain-Gebiets 142G mit einer Begrenzung des Feldoxidgebiets 110G/H selbstausgerichtet ist. In ähnlicher Weise legt die Öffnung 141C einen Abschnitt des Feldoxidgebiets 110B/C frei, so dass eine Begrenzung des Basisgebiets 142C mit einer Begrenzung des Feldoxids selbstausgerichtet ist. Bei diesem Schritt des P-Basisimplantierungsschrittes kann es sich zum Beispiel um eine Borimplantierung mit 100–150 KeV mit einer Dosis von 5–9E12 Ionen je cm2 handeln. In anderen Ausführungsbeispielen kann der Schritt der P-Basisimplantierung eine zweite Borimplantierung mit 40 KeV mit einer Dosis von 0,5–5E14 cm2 zusätzlich zu der tieferen Implantierung mit höherer Energie aufweisen. Nach Beendigung des Implantierungsschrittes wird die P– Basisimplantierungs-Fotoresistmaskierung abgezogen (Schritt 57).
  • Die Abbildungen der 15A und 15B zeigen eine folgende veranschaulichende Phase in dem BiCDMOS-Verarbeitungsverfahren. Eine Fotoresistschicht 150 ist über der Struktur angeordnet und wird in einer N+ Source/Drain- und Emitter-Implantierungsmaskierung ausgebildet (Schritt 58). In dem Ausführungsbeispiel aus den Abbildungen der 15A und 15B weist diese N+ Source/Drain- und Emitter-Implantierungsmaskierung die Öffnungen 151F, 151A1, 151A2, 151E1, 151E2, 151D, 151B, 151C1 und 151C2 auf. Die Öffnung 151F ist über dem P+ Anodenabschnitt 71F der eingebetteten Zenerdiode angeordnet, so dass eine folgende Implantierung von N+ Dotierstoffen eine eingebettete Diodenverbindung mit einem darüber liegenden N+ Kathodengebiet 72F bildet. Die Öffnung 151A1 ist über dem Gebiet A der epitaxialen Schicht ausgebildet, wo der DMOS-Transistor gebildet wird. Die Öffnung 151A1 legt das Polysilizium-Gate 110A des DMOS-Transistors ebenso frei wie einen Abschnitt des P– Body-Gebiets 122 des DMOS-Transistors. Eine folgende N+ Implantierung bildet somit ein N+ Source-Gebiet 152 in dem P-Body-Gebiet 122. Die Öffnung 151A2 ist über der oberen Oberfläche des N+ Sinkers 61A angeordnet, um die N-Dotierung dieses Gebiets zu erhöhen. Die Öffnung 151E1 legt einen Source-Bereich auf der oberen Oberfläche der epitaxialen Schicht ebenso frei wie einen Abschnitt des Polysilizium-Gates 110E, so dass ein folgender N+ Implantierungsschritt ein selbstausgerichtetes Source-Gebiet 153 für den Hochspannungs-NMOS-Transistor bildet. Die Öffnung 151E2 legt einen Drain-Kontaktbereich auf der oberen Oberfläche des vorher leicht dotierten Drain-Gebiets 154 frei, so dass ein Drain-Kontaktbereich 155 ausgebildet werden kann, lateral getrennt von einem Kanalbereich 156 des NMOS-Transistors. Die Öffnung 151D ist über einem Gebiet D der epitaxialen Schicht angeordnet, in dem der NMOS-Transistor mit verhältnismäßig niedriger Spannung ausgebildet wird. Die Öffnung 151D legt das Polysilizium-Gate 110D ebenso frei wie einen Source-Bereich und einen Drain-Bereich an der oberen Oberfläche der epitaxialen Schicht, so dass eine folgende N+ Implantierung ein selbstausgerichtetes Source-Gebiet 157 und ein selbstausgerichtetes Drain-Gebiet 158 für den Niederspannungs-NMOS-Transistor bilden kann. Die Öffnung 151B ist über dem Bereich B der epitaxialen Schicht dort angeordnet, wo der vertikale PNP-Transistor gebildet wird. Die Öffnung 151B legt einen Abschnitt des vorher gebildeten N– Basisgebiets 103 frei, so dass eine folgende N+ Implantierung einen Basiskontaktbereich 159 bildet. Die Öffnung 151C1 ist über dem Bereich C der epitaxialen Schicht angeordnet, in dem der vertikale NPN-Transistor gebildet wird. Die Öffnung 151C1 legt einen Abschnitt des vorher gebildeten P-Basisgebiets 142C frei, so dass ein folgender N+ Implantierungsschritt ein Emitter-Gebiet 170 für den NPN-Transistor bildet.
  • Danach wird ein N+ Source/Drain- und Emitter-Ionenimplantierungsschritt (Schritt 59) durch die Öffnungen in der N+ Source/Drain- und Emitter-Maskierung ausgeführt. Bei dieser Implantierung kann es sich zum Beispiel um eine Arsenimplantierung mit 60 KeV und einer Dosis von 5–8E15 Ionen je cm2 handeln. Nach der Implantierung der N+ Ionen wird das N+ Source/Drain- und Emitter-Maskierungsfotoresist abgezogen (Schritt 60).
  • Die Abbildungen der 16A und 16B zeigen eine folgende veranschaulichende Phase des BiCDMOS-Verarbeitungsverfahrens. Nach der Ausführung eines Poly-Reoxidationsschrittes (Schritt 61) wird eine Schicht Fotoresist 160 abgeschieden und in die P+ Source/Drain- und Emitter-Maskierung eingearbeitet (Schritt 62). In dem Ausführungsbeispielen aus den 16A und 16B weist diese Maskierung die Öffnungen 161A1, 161A2, 161G1, 161G2, 161H, 161B1, 161B2 und 161C auf. Die Öffnungen 161A1 und 161A2 umfassen tatsächlich die Querschnittspositionen einer im Wesentlichen ringförmigen Öffnung zur Bildung eines ringförmigen P+ Body-Kontaktbereichs 162, der so angeordnet ist, dass er sich in Kontakt mit dem ringförmigen P-Body-Bereich 122 des DMOS-Transistors befindet. Die Öffnung 161G1 legt einen Abschnitt des Feldoxidgebiets 100E/G sowie einen Abschnitt des Polysilizium-Gates 110G frei, so dass eine folgende P+ Implantierung ein selbstausgerichtetes Source-Gebiet 163 bildet. Die Öffnung 161G2 legt einen Bereich auf der oberen Oberfläche des Drain-Bereichs 142G frei, so dass ein folgender P+ Implantierungsschritt einen kleinen Draink-Kontaktbereich 164 bildet, der räumlich lateral von einer lateralen Begrenzung des Polysilizium-Gates 110G durch einen Drift-Bereich 165 getrennt ist. Die Öffnung 161H legt das Polysilizium-Gate 110H sowie Abschnitte der oberen Oberfläche der epitaxialen Schicht zwischen dem Polysilizium-Gate 110H und den Feldoxidbereichen 100G/H und 100H/D frei, so dass eine folgende P+ Implantierung den selbstausgerichteten Source-Bereich 166 und den Drain-Bereich 167 bildet. Die Öffnung 161B1 erstreckt sich von dem Feldoxidbereich 100D/B zu dem Feldoxidbereich 100B, so dass ein folgender P+ Implantierungsschritt dem P+ Kollektor-Kontaktbereich 71B zusätzliche P-Dotierstoffe hinzufügt. Die Öffnung 161B2 legt einen Oberflächenbereich des Basisbereichs 103 frei, so dass eine folgende P+ Implantierung ein Emitter-Gebiet 168 bildet, das in dem Basisbereich 103 ausgebildet ist, wobei es jedoch lateral von dem Basiskontaktbereich 159 räumlich getrennt ist. Die Öffnung 161C legt einen kleinen Oberflächenbereich des Basisbereichs 142C frei, so dass ein folgender Schritt der P+ Implantierung einen Basiskontaktbereich 169 in dem Basisbereich 142C bildet, allerdings lateral räumlich getrennt von dem Emitter-Gebiet 170.
  • Ein Schritt der P+ Source/Drain- und Emitter-Ionenimplantierung (Schritt 63) wird danach durch diese Öffnungen in der Maskierung 160 ausgeführt. Bei der Implantierung kann es sich zum Beispiel um eine Borimplantierung mit 60 KeV und einer Dosis von 3E15 Ionen je cm2 handeln. Nach der Implantierung wird die Fotoresistmaskierung 160 abgezogen.
  • Die Abbildung aus 17 zeigt eine Querschnittsansicht einer Dünnfilmwiderstandsstruktur, die durch den BiCDMOS-Prozess gebildet werden kann. In Ausführungsbeispielen des Verfahrens, durch welches die Widerstandsstruktur gebildet wird, wird eine Schicht Borphosphor-Siliziumglas (BPSG als englische Abkürzung von Boron-Phosphorous Silicon Glass) 170 bei einer Temperatur zwischen 900 und 950°C über der epitaxialen Schicht 40 abgeschieden (Schritt 64) und aufgeschmolzen (Schritt 65). Eine Siliziumchromschicht (Si-Cr-Schicht) wird danach über die BPSG-Schicht abgeschieden (Schritt 66). Die BPSG-Schicht kann zum Beispiel eine Dicke von ungefähr 650 nm (6500 Angström) aufweisen. Die Si-Cr-Schicht kann zum Beispiel eine Dicke von ungefähr 20–30 nm (200 bis 300 Angström) und einen spezifischen Widerstand von etwa 2 KOhm/Quadrat aufweisen. Eine Titan-Wolfram-Schicht (Ti-W-Schicht) wird danach über die Oberseite der Si-Cr-Schicht aufgedampft. Diese Ti-W-Schicht kann zum Beispiel eine Dicke von ungefähr 100 nm (1000 Angström) aufweisen. Danach wird eine Fotoresistschicht (nicht abgebildet) über die Oberseite der Ti-W-Schicht abgeschieden, und die Fotoresistschicht wird in eine Dünnfilmmaskierung gearbeitet, welche den gebildeten Widerstand abdeckt. Danach wird ein Ätzmittel verwendet, um alle Abschnitte der Ti-W-Schicht zu entfernen, die durch die Maskierung nicht geschützt sind. Ein zweites Ätzmittel wird dazu verwendet, alle Abschnitte der Si-Cr-Schicht zu entfernen, die durch die Fotoresistmaskierung nicht geschützt sind. Die resultierende Struktur (nicht abgebildet) ist eine Sandwich-Struktur mit einem darunter liegenden Widerstandsschichtbereich aus widerstandsfähigem Si-Cr und einer darunter liegenden leitfähigen Ti-W-Schicht. Die Fotoresistmaskierung wird danach abgezogen.
  • Danach wird eine Schicht eines Zwischenverbindungsmetalls über die Ti-W-Schicht der Struktur abgeschieden (Schritt 68). Bei der Zwischenverbindungs-Metallschicht kann es sich um Beispiel um eine 0,8 μm dicke Aluminiumschicht handeln, dotiert mit 1 Prozent Silizium und 0,5 Prozent Kupfer. Diese Abscheidung des Zwischenverbindungsmetalls entspricht dem gleichen Metallisierungsschritt, der Zwischenverbindungsmetall an anderen Stellen auf der Halbleiterscheibe abscheidet, um verschiedene der Transistor- und andere Strukturen miteinander zu verbinden, die in den oben beschriebenen Schritten gebildet werden.
  • Danach wird eine Fotoresistschicht über der Zwischenverbindungsmetallschicht ausgebildet, und die Fotoresistschicht wird in eine Metallmaskierung gearbeitet (Schritt 69). Diese Metallmaskierung hinterlässt einen ungeschützten Abschnitt der Ti-W-Schicht zwischen zwei geschützten Abschnitten der Ti-W-Schicht. Wenn somit ein folgender Metallätzschritt ausgeführt wird, um an anderen Stellen auf dem Chip Metallzwischenverbindungsleitungen und -verbindungen zu gestalten, so schneidet das Metallätzmittel durch den frei liegenden Abschnitt der Aluminiumschicht, welche die Ti-W-Schicht überlagert, und es schneidet danach ferner durch die darunter liegende Ti-W-Schicht. Als Folge dessen weist ein Abschnitt der darunter liegenden widerstandsfähigen Si-Cr-Schicht keine ihn abdeckende leitfähige Ti-W-Schicht auf. Ein Ende dieses Abschnitts des widerstandsfähigen Si-Cr-Gebiets 171 ist über einen ersten Abschnitt der Ti-W-Schicht 172A mit einer metallisierten Aluminiumzwischenverbindung 173A verbunden, während ein zweites Ende des widerstandsfähigen Si-Cr-Gebiets 171 über einen zweiten Abschnitt der Ti-W-Schicht 172B mit einer zweiten metallisierten Aluminiumzwischenverbindung 173B verbunden ist.
  • Danach wird eine isolierende Oxidschicht über der Metallzwischenverbindung in dem Dünnfilmwiderstandsgebiet und an anderen Stellen auf dem Halbleiter abgeschieden. Das isolierende Oxid kann zum Beispiel ein abgeschiedenes TEOS-Oxid (Schritt 70) darstellen, mit einer Dicke von ungefähr 700 nm (7000 Angström), abgedeckt mit 600 Angström TEOS-Oxid. Nach dem ein Schritt der Durchkontaktierungsmaskierung (Schritt 73) ausgeführt worden ist, um Öffnungen durch die isolierende Oxidschicht bis hinunter auf verschiedene ausgewählte Positionen in der darunter liegenden Struktur zu gestalten, kann eine zweite Schicht eines Zwischenverbindungsmetalls auf die zu maskierende und als zweite Ebene der Metallzwischenverbindung zu gestaltende (Schritt 75) isolierende Oxidschicht gesputtert werden (Schritt 74.) Danach wird eine Passivierungsschicht (Schritt 76) über der gesamten oberen Oberfläche der Struktur ausgebildet. Diese Passivierungsschicht kann zum Beispiel eine 800 nm (8000 Angström) dicke PSG-Schicht darstellen, eine Sandwichkonstruktion aus 200 nm (2000 Angström) undotiertem PSG und 600 nm (6000 Angström) 4-prozentigem PSG oder einer 800 nm (8000 Angström) dicken Schicht aus PE CVD-Nitrid. Danach wird das BiCDMOS-Verfahren eines Ausführungsbeispiels der vorliegenden Erfindung abgeschlossen, nachdem ein Anschlussflächenmaskierungs- und Ätzschritt (Schritt 77) Öffnungen in der Passivierungsschicht gebildet hat, um Metallverbindungsanschlussflächen für die Drahtverbindung durch die darüber liegende Passivierungsschicht freizulegen.
  • Gemäß einem Aspekt des vorstehend beschriebenen BiCDMOS-Verfahrens werden verhältnismäßig tiefe Body-Gebiete der DMOS-Transistoren bei verhältnismäßig hohen Temperaturen in die epitaxiale Schicht diffundiert, ohne dass dabei bewirkt wird, dass Dotierstoffe von den Polysilizium-Gates der CMOS-Transistoren durch deren Gate-Oxide und in die darunter liegende Epitaxialschicht verlaufen. Wie dies in den Abbildungen der 12A und 12B dargestellt ist, wird das Polysilizium-Gate 110A als eine Implantierungsmaskierung verwendet, wenn das Body-Gebiet 122 des 20-Volt-DMOS-Transistors implantiert wird. Ein Polysilizium-Gate 110H, das gleichzeitig zu der Gestaltung des Polysilizium-Gates 110A des DMOS-Transistors gebildet wird, wird auch bei der Fertigung des 5-Volt-PMOS-Transistors als eine Implantierungsmaskierung verwendet, wenn die Source- und Drain-Gebiete des PMOS-Transistors gemäß den Abbildungen der 16A und 16B implantiert werden. Als Folge der starken Dotierung des Polysilizium-Gates mit Phosphor (oder Arsen, was eine Bordiffusion durch das Gate-Oxid verhindert und die Schwellenspannung des 5-Volt-P-Kanal-MOSFET verändert) können der DMOS-Transistor und der CMOS-Transistor beide zuverlässig auf dem gleichen Wafer und gleichzeitig unter Verwendung einer Mindestanzahl von Verarbeitungs- bzw. Verfahrensschritten gebildet werden, ohne dass Dotierstoffe von den Polysilizium-Gates der CMOS-Transistoren durch das darüber liegende Gate-Oxid verlaufen, und die Ergiebigkeit der Funktionsbauteile zu reduzieren.
  • Gemäß einem weiteren Aspekt des BiCDMOS-Verfahrens wird ein Blanket-Ionenimplantierungsschritt verwendet, um eine leicht dotierte Drain bzw. Senke eines CMOS-Transistors mit hoher Durchbruchspannung zu dotieren, wenn der CMOS-Transistor mit hoher Durchbruchspannung auf dem gleichen Wafer erzeugt wird wie ein CMOS-Transistor mit verhältnismäßig niedriger Durchbruchspannung. Wie dies in den Abbildungen der 13A und 13B dargestellt ist, werden das Polysilizium-Gate 110E des 16-Volt-NMOS-Transistors und das Polysilizium-Gate 110H des 5-Volt-PMOS-Transistors als eine Maskierung in einem N-Typ-Dotierstoff-Blanket-Ionenimplantierungsschritt der Abbildungen der 13A und 13B verwendet. Folglich wird ein leicht dotiertes Drain-Gebiet 154 des Hochspannungs-NMOS-Transistors gebildet. Folglich ist es allerdings in den Schritten der P-Typ-Implantierung aus den Abbildungen der 16A und 16B erforderlich, dass das Source-Gebiet und das Drain-Gebiet 166 und 167 des 5-Volt-PMOS-Transistors mit P-Dotierstoffen dotiert werden, um sowohl die N-Dotierstoffe des Blanket-Ionenimplantierungsschrittes aus den Abbildungen der 13A und 13B als auch die N-Dotierstoffe der Epitaxialschicht zu überwinden. Zur Eliminierung einer Verfahrensmaskierung beginnt der BiCMOS-Prozess anfänglich mit einer ungewöhnlich leicht dotierten epitaxialen Schicht mit einer N-Dotierung von ungefähr 5 × 1015 Ionen/cm3 bis 1 × 1016 Ionen/cm3, so dass ein folgender Blanket-Ionenimplantierungsschritt verwendet werden kann, um das leicht dotierte Drain-Gebiet 154 des Hochspannungs-NMOS-Transistors zu bilden. Folglicht dotiert der Schritt der N-Typ-Blanken-Ionenimplantierung die Source- und Drain-Gebiete des Niederspannungs-PMOS-Transistors nicht so stark, dass der P-Typ-Ionenimplantierungsschritt der Abbildungen der 16A und 16B ungeeignet ist, um die Source- und Drain-Gebiete 166 und 167 des Niederspannungs-PMOS-Transistors zu bilden.
  • Gemäß einem weiteren Aspekt des BiCDMOS-Prozesses wird ein Basisbereich eines bipolaren Transistors zum gleichen Zeitpunkt gebildet wie eine leicht dotierte Drain bzw. Senke eines CMOS-Transistors mit verhältnismäßig hoher Spannung. Wie dies in den Abbildungen der 14A und 14B dargestellt ist, wird der P– Basisimplantierungsbereich 142C des vertikalen bipolaren NPN-Transistors zum gleichen Zeitpunkt gebildet wie der leicht dotierte Drain-Bereich 142G des PMOS-Transistors mit verhältnismäßig hoher Durchbruchspannung. Hiermit wird festgestellt, dass die gleiche Implantierungsmaskierung verwendet wird. Das BiCDMOS-Verfahren ermöglicht ferner die Herstellung eines bipolaren und eines CMOS-Transistors mit verhältnismäßig hoher Spannung auf dem gleichen Wafer unter Verwendung einer geringen Anzahl von Verfahrensschritten. Hiermit wird festgestellt, dass diese gemeinsame Nutzung von Schritten auch die gemeinsame Nutzung folgender Verfahrensschritte ermöglicht. Zum Beispiel gestaltet der P-Typ-Implantierungsschritt aus den Abbildungen der 16A und 16B sowohl den Basiskontaktbereich 169 des vertikalen bipolaren NPN-Transistors als auch den Drain-Kontaktbereich 164 des PMOS-Transistors mit verhältnismäßig hoher Durchbruchspannung.
  • Gemäß einem weiteren Aspekt des BiCDMOS-Verfahrens wird eine eingebettete Zenerdiode auf einem Wafer zu dem gleichen Zeitpunkt gebildet, wie ein CMOS-Transistor mit verhältnismäßig hoher Durchbruchspannung gebildet wird. Wie dies in den Abbildungen der 13A und 13B dargestellt ist, wird eine Blanket-N-Typ-Ionenimplantierung ausgeführt, um sowohl ein leicht dotiertes Drain-Gebiet 154 des 16-Volt-NMOS-Transistors als auch einen N-Typ leicht dotierten Zenerabschnitt 130F über einem P-Typ-Anodengebiet 71F einer Zenerdiode zu bilden. Danach wird in einem folgenden Schritt einer N-Typ-Implantierung der 15A und 15B ein hoch dotierter N-Typ-Zenerkathodenbereich 72F gebildet, und zwar gleichzeitig zu der Bildung des N-Typ-Drain-Kontaktgebiets 155 und des N-Typ-Source-Gebiets 153 des 16-Volt-NMOS-Transistors.
  • Der BiCDMOS-Prozess stellt somit effizient eine eingebettete Zenerdiode bereit oder alternativ eine Mehrzahl angeglichener eingebetteter Zenerdioden auf dem gleichen Wafer wie ein Hochspannungs-CMOS-Transistor, ohne dass zusätzliche Maskierungs- und Verfahrensschritte erforderlich sind.
  • Gemäß einem weiteren Aspekt des BiCDMOS-Verfahrens werden eingebettete Zenerdioden auf besondere Art und Weise hergestellt, um Mängel bzw. Unzulänglichkeiten zu reduzieren, so dass mehrere Zenerdioden aneinander angeglichen werden können. Nach der Implantierung von N-Ionen in das P+ Anodengebiet 71F wird die Siliziumimplantierungsbeschädigung ausgeglüht, wobei über dem eingebetteten Zenergebiet ein dünneres Oxid angeordnet wird als über anderen Abschnitten des aktiven Bereichs. Die Oxiddicke über dem Zenergebiet sollte kleiner sein als 100 nm (1000 Angström) und zum Beispiel gleich 50 nm (500 Angström) sein. Darüber hinaus soll die Durchbruchspannung der Begrenzung zwischen dem leicht dotierten Gebiet 130F und der darunter liegenden epitaxialen Schicht hoch und großteils von der Siliziumoberfläche unabhängig sein. Dotierstoffe der N+ Implantierung aus den Abbildungen der 15A und 15B werden somit 0,4 bis 0,5 Mikron unterhalb der Siliziumoberfläche implantiert. Die Tiefe des P+ Anodengebiets 71F entspricht 3 bis 4 Mikron, während die Tiefe des P– Body-Gebiets 122 des DMOS-Transistors ungefähr 1,5 Mikron entspricht. Das P+ Anodengebiet 71F ist somit stark dotiert, und das P– Body-Gebiet 122 ist leichter dotiert, so dass die absolut übereinstimmenden Diffusionsschritte bewirken, dass jedes Gebiet seine eigene gewünschte Tiefe aufweist.
  • WEITERE STRUKTUREN
  • Die Abbildung aus 18 zeigt eine erweiterte Querschnittsansicht eines Ausführungsbeispiels einer Isolationsstruktur. Der in dem Bereich B aus 16B vorgesehene vertikale bipolare PNP-Transistor ist in der Abbildung aus 18 in der Isolationsstruktur dargestellt. In der Beschreibung des BiCDMOS-Verfahrens aus den Abbildungen der 1A bis 16A ist somit ein Verfahren zur Gestaltung der Isolationsstruktur aus 18 ausgeführt.
  • Die Isolationsstruktur aus 18 umfasst das Gebiet der N+ eingebetteten Schicht 21B, ein erstes Gebiet der P+ eingebetteten Schicht 43B, ein zweites Gebiet der P+ eingebetteten Schicht 44B und ein P– Senkengebiet 51B. Das Gebiet der N+ eingebetteten Schicht 21B erstreckt sich von der Begrenzung 191 des Substrats und der epitaxialen Schicht abwärts in die Substratschicht 10 und ferner aufwärts in die epitaxiale Schicht 40. Das erste Gebiet der P+ eingebetteten Schicht 43B erstreckt sich von einer unteren Oberfläche des Gebiets der N+ eingebetteten Schicht 21B abwärts, und die P+ eingebettete Schicht 44B erstreckt sich von einer oberen Oberfläche des Gebiets der N+ eingebetteten Schicht 21B aufwärts, so dass die N+ eingebettete Schicht 21B das obere eingebettete Senkengebiet 44B von dem unteren eingebetteten Senkengebiet 43B trennt. Das P– Senkengebiet 51B erstreckt sich von der oberen Oberfläche der epitaxialen Schicht 40 abwärts in die epitaxiale Schicht 40 und gelangt in Kontakt mit dem P+ eingebetteten Senkengebiet 44B. Das Gebiet der P+ eingebetteten Schicht 44B wird somit als eingebettetes Senkengebiet bezeichnet.
  • Eine Feldoxidschicht, die in der Abbildung aus 18 als die Feldoxidschicht 100D/B und 100B/C abgebildet ist, kann in bestimmten Ausführungsbeispielen über der oberen Oberfläche der epitaxialen Schicht 40 bereitgestellt werden. Diese Feldoxidschicht kann peripher um die Begrenzung der P– Senke 51B an der oberen Oberfläche der epitaxialen Schicht 40 angeordnet sein, so dass ein aktiver Bereich 180 auf der oberen Oberfläche des P– Senkengebiets definiert wird. Ein P-Typ-Feldimplantierungsgebiet 181D/B und 181B/C kann unter der Feldoxidschicht 100D/B und 100B/C angeordnet sein, wo die Feldoxidschicht das P– Senkengebiet 51B überlagert. In ähnlicher Weise kann ein N-Typ-Feldimplantierungsgebiet 182D/B und 182B/C unter der Feldoxidschicht 100D/B und 100B/C angeordnet sein, wobei die Feldoxidschicht die N– epitaxiale Schicht außerhalb des P– Senkengebiets überlagert.
  • Das P– Senkengebiet 44B ist somit durch ein Gebiet der N+ eingebetteten Schicht 21B und der N– epitaxlialen Schicht 40 von dem darunter liegenden Substrat 10 isoliert. Die Isolationsstruktur sieht somit einen aktiven Bereich auf der Oberfläche des P– Senkengebiets 51B vor, wo ein elektrischer Baustein wie etwa ein Transistor gebildet werden kann, wenn das Halbleitermaterial, in dem sich der Transistor befindet, elektrisch von anderen Strukturen auf einer Halbleiterscheibe isoliert werden soll. Hiermit wird festgestellt, dass eine N-Typ-Senke auf einem N-Typ-Substrat bereitgestellt werden kann, indem alle P-Typ-Gebiete auf N-Typ geändert werden oder vice versa.
  • Die Abbildung aus 19 zeigt eine erweiterte Querschnittsansicht des Ausführungsbeispiels einer ersten vertikalen bipolaren Transistorstruktur, die in dem Gebiet B der 1A bis 16A und 1B bis 16B dargestellt ist. Die P-Feldimplantierungsgebiete 181D/B, 181B und 181B/C sind unterhalb der entsprechenden Feldoxidschicht 100D/B, 100B und 100B/C angeordnet, wobei das darunter liegende Silizium der P-Senke 51B einen P-Leitfähigkeitstyp aufweist. Das N-Feldimplantierungsgebiet 182D/B und 182B/C befindet sich unterhalb der Feldoxidschicht 100D/B und 100B/C, wobei das darunter liegende Silizium der N– epitaxialen Schicht 40 einen N-Leitfähigkeitstyp aufweist. Der Kollektor-Kontaktbereich 71B erstreckt sich von der oberen Oberfläche der epitaxialen Schicht abwärts in den P– Senkenbereich 51B. In dem Ausführungsbeispiel aus 19 erstreckt sich der P+ Kollektor-Kontaktbereich 71B tiefer in den P– Senkenbereich 51B als das Feldimplantierungsgebiet 181B. Das N– Basisgebiet 103 erstreckt sich von der oberen Oberfläche der epitaxialen Schicht abwärts in die P– Senke 51B zwischen dem Feldoxid 100B und dem Feldoxid 100B/C. Ein N+ Basiskontaktbereich 159 und ein Emitterbereich 168 erstrecken sich abwärts in den Basisbereich 103, so dass der Emitterbereich 168 zu dem Basiskontaktbereich 159 lateral räumlich getrennt ist. Die Metallelektroden, die Kontakt mit den Emitter-, Basis-, und Kollektorgebieten der Struktur aus 19 herstellen, wurden zur besseren Veranschaulichung in der Abbildung weggelassen.
  • Die Abbildung aus 20 zeigt eine Querschnittsansicht eines Ausführungsbeispiels einer zweiten vertikalen bipolaren Transistorstruktur. Ein Gebiet der N+ eingebetteten Schicht 190, das der N+ eingebetteten Schicht 21C aus den Abbildungen der 1A bis 16A und 1B bis 16B ähnlich ist, erstreckt sich von der Substrat-/Epitaxialschicht-Begrenzung 191 aufwärts in die epitaxiale Schicht 40 und abwärts in die Substratschicht 10. Ein N+ Sinkergebiet 192, das dem N+ Sinkergebiet 61C ähnlich ist, erstreckt sich von der oberen Oberfläche der epitaxialen Schicht 40 abwärts in die epitaxiale Schicht 40, so dass ein Kontakt mit dem Gebiet der N+ eingebetteten Schicht 190 hergestellt wird. Eine dicke Feldoxidschicht 193 und 194 kann über einem Feldbereich 195 der epitaxialen Schicht 40 ausgebildet erden, so dass ein aktiver Bereich 196 der epitaxialen Schicht eingeschlossen wird. Ein N-Feldimplantierungsbereich 197 und 198 ist unterhalb der Feldoxidschicht 193 und 194 zwischen der Feldoxid- und der N– epitaxialen Schicht angeordnet.
  • Ein P– Basisbereich 199 erstreckt sich von der oberen Oberfläche der epitaxialen Schicht 40 in dem aktiven Bereich 196 abwärts in die epitaxiale Schicht 40. Dieser P-Basisbereich wird gleichzeitig zu der Gestaltung des P-Basisbereichs 142C in dem Fertigungsverfahren aus den Abbildungen der 1A bis 16A und 1B bis 16B ausgebildet. Ein N– leicht dotiertes Gebiet 198 kann optional an der oberen Oberfläche der epitaxialen Schicht 40 zwischen dem N+ Sinkergebiet 192 und der lateralen Erstreckung des P-Basisgebiets 199 angeordnet sein. Dieses leicht dotierte N-Gebiet 198 kann zum Beispiel in dem Schritt der N– Blanket-Dotierung des Ablaufs aus den Abbildungen der 1A bis 16A und 1B bis 16B gebildet werden.
  • Eine Gate-Oxidschicht ist an der oberen Oberfläche der epitaxialen Schicht 40 in dem aktiven Bereich 196 angeordnet. Diese Gate-Oxidschicht kann in einen Abschnitt 200 und einen Abschnitt 201 getrennt werden. Eine Emitter-Kontaktöffnung 202 ist in dem Gate-Oxidabschnitt 200 angeordnet, so dass der Gate-Oxidabschnitt 200 die Emitter-Kontaktöffnung 202 umgibt. Eine Basisöffnung 203 umgibt den Gate-Oxidabschnitt 200, so dass die Basisöffnung 203 in der Querschnittsansicht aus 20 zwischen dem Gatex-Oxidschichtabschnitt 200 und dem Feldoxidabschnitt 193 auf einer Seite und zwischen dem Gate-Oxidschichtabschnitt 200 und dem Gate-Oxidschichtabschnitt 201 auf der anderen Seite angeordnet. Eine Kollektor-Kontaktöffnung 204 ist zwischen dem Gate-Oxidschichtabschnitt 201 und dem Feldoxidschichtabschnitt 194 angeordnet.
  • Eine Schicht aus Polysilizium 205, welche ungefähr die gleiche Form aufweist wie der darunter liegende Gate-Oxidschichtabschnitt 200, ist über dem Gate-Oxidschichtabschnitt 200 angeordnet, so dass die Polysiliziumschicht 205 und der Gate-Oxidschichtabschnitt 200 gemeinsam eine im Wesentlichen vertikale Seitenwand 206 und eine weitere im Wesentlichen vertikale Seitenwand 207 herunter zu der oberen Oberfläche der epitaxialen Schicht bilden.
  • Ein N+ Emittergebiet 208 erstreckt sich von der oberen Oberfläche der epitaxialen Schicht unterhalb der Emitteröffnung 202 abwärts in den Basisbereich 199. Dieser Emitterbereich 208 erstreckt sich ferner lateral um ein Stück unter dem Gate-Oxidschichtabschnitt 200. Ein Basiskontaktbereich 209 erstreckt sich von der oberen Oberfläche der epitaxialen Schicht unterhalb der Basiskontaktöffnung 203 abwärts in den Basisbereich 199. Dieser Basiskontaktbereich erstreckt sich ferner lateral um ein stück unter dem Gate-Oxidschichtabschnitt 200. Wie dies in der Abbildung aus 20 dargestellt ist, kann der Basisbereich 209 den Emitterbereich 208 in einer lateral ausgerichteten Ebene umgeben.
  • Eine Basiselektrode 210 aus einem leitfähigen Material, wie etwa Aluminium, ist über die Basiskontaktöffnung 203 mit dem Basiskontaktbereich 209 verbunden. In ähnlicher Weise wird die Kollektorelektrode 211 über die Kollektorkontaktöffnung 204 mit dem N+ Sinkergebiet 192 verbunden. Eine Emitterelektrode 212 ist über die Emitterkontaktöffnung 202 mit dem Emittergebiet 208 verbunden, wobei sich diese von einer oberen Oberfläche der Polysiliziumschicht 205 nach unten bis zu dem Emittergebiet 208 an der oberen Oberfläche der epitaxialen Schicht erstreckt. Eine isolierende Schicht 213 und 214 kann zumindest teilweise zwischen der Polysiliziumschicht 205 und der Basiskontaktelektrode 210 angeordnet sein, um die Basiselektrode 210 von der Emitterelektrode 212 zu isolieren.
  • Die Struktur aus der Abbildung aus 20 kann gemäß dem Prozess aus den Abbildungen der 1A bis 16A und 1B bis 16B durch das Gestalten der Polysiliziumschicht 205 gleichzeitig zu der Gestaltung der Polysilizium-Gates 110A, 110E, 110G, 110H und 110D hergestellt werden. N+ Dotierstoffe können in der Folge in den Basisbereich 199 implantiert werden, so dass das selbstausgerichtete Basis-Emitter-Gebiet 208 gebildet wird, und wobei P+ Dotierstoffe in das Basisgebiet implantiert werden können, um das selbstausgerichtete Basiskontaktgebiet 209 zu bilden. Das Gate-Oxid 200 kann einen oder keinen Teil einer im Wesentlichen vertikalen Begrenzung der Implantierungsmaskierung definieren, welche die Begrenzungen des Emittergebiets 208 und die Begrenzungen des Basiskontaktgebiets 209 definiert. Wenn das Gate-Oxid 200 kein Bestandteil der Implantierungsmaskierung ist, so kann die Begrenzung der Implantierungsmaskierung einzig durch die Begrenzung der mit Muster versehenen Polysiliziumschicht 205 gebildet werden. Dieses Verfahren der Gestaltung des vertikalen bipolaren Transistors aus 20 ermöglicht es, dass die Polysiliziumschicht 205 eine Mindestleitungsbreite W für das verwendete Verfahren aufweist. Demgemäß kann der Abstand zwischen dem selbstausgerichteten Basiskontaktbereich 209 und dem selbstausgerichteten Emitterbereich 208 so gering wie möglich gehalten werden. Durch die Regelung des Abstands diffundieren der Basiskontaktbereich und der Emitterbereich in eine laterale Richtung, wobei der Abstand zwischen dem Basiskontaktbereich und dem Emitterbereich wiederholbar und regelbar über die Mindestleitungsbreite W noch weiter hinaus reduziert werden kann. Da die Struktur aus 20 somit einen wiederholbaren und regelbaren kleinen Abstand zwischen dem Basiskontaktbereich und dem Emitterbereich ermöglicht, ermöglicht es die Struktur aus der Abbildung aus 20, dass der Basis-Emitter-Widerstand und die Kapazität des resultierenden bipolaren Transistors so gering wie möglich gehalten werden können. Das Ergebnis ist ein Hochfrequenztransistor mit einer hohen Grenzfrequenz.
  • Die Abbildung aus 21 zeigt eine Querschnittsansicht eines Ausführungsbeispiels einer dritten vertikalen bipolaren Transistorstruktur. Eine der Isolationsstruktur aus 18 ähnliche Isolationsstruktur weist ein Gebiet einer N+ eingebetteten Schicht 210 auf, das ein Gebiet einer P+ eingebetteten Schicht 211 von einem Gebiet einer P+ eingebetteten Senke 212 trennt. Ein P– Senkengebiet 213 erstreckt sich von einer oberen Oberfläche der epitaxialen Schicht 40 nach unten, so dass es das Gebiet der P+ eingebetteten Senke 212 berührt. Ein N-Feldimplantierungsgebiet 214 und 215 liegt unter einer Feldoxidschicht 215 und 216, wobei N-Halbleitermaterial der N-epitaxialen Schicht 40 unter dem Feldoxid liegt. Ein P-Feldimplantierungsbereich 217 und 218 liegt unter der Feldoxidschicht 215 und 16, wobei das P-Halbleitermaterial des P– Senkenbereichs 213 unter dem Feldoxid liegt. Bei dem vertikalen bipolaren Transistor aus 21 bildet eine Feldoxidschicht 218 und 220 eine Emitteröffnung 221 an der oberen Oberfläche des P– Senkengebiets 213. Ein N– Basisgebiet 222 wird durch die Öffnung 221 in dem P– Senkengebiet 213 ausgebildet. Ein P+ Emittergebiet 223 wird zu einem späteren Zeitpunkt durch die gleiche Öffnung 221 in dem oberen Abschnitt des N– Basisgebiets 222 gebildet. Bei dem N– Basisgebiet 222 kann es sich zum Beispiel um ein implantiertes Gebiet handeln, das während dem in den Abbildungen der 13A und 13B dargestellten N– Blanket-Ionenimplantierungsschritt implantiert wird. Das P+ Emittergebiet kann zum Beispiel in dem in den Abbildungen der 16A und 16B dargestellten P+ Implantierungsschritt ausgebildet werden.
  • Ein N-dotierter Implantierungsbereich 224 und 225 unter dem Oxid 219 und 220 bildet einen lateralen Kontakt zwischen dem N– Basisgebiet 222 und einem lateral angeordneten N+ Basiskontaktbereich 226. Der N-dotierte Implantierungsbereich 224 und 225 kann zum Beispiel zu dem gleichen Zeitpunkt implantiert werden, zu dem auch der N-dotierte Feldimplantierungsbereich 214 und 215 implantiert wird. Der N+ Basiskontaktbereich 226 kann zum Beispiel durch eine Öffnung 227 in dem Feldoxid in dem N+ Implantierungsschritt aus den Abbildungen der 15A und 15B implantiert werden. Ein lateral angeordneter P+ Kollektorkontaktbereich 228 wird in dem P– Senkengebiet 213 ausgebildet, so dass das P– Senkengebiet 213 als ein Kollektor des bipolaren Transistors fungiert, und so dass der Kollektorkontaktbereich 228 als ein Kollektorkontakt für den bipolaren Transistor dient. Der P+ Kollektorkontaktbereich 228 kann zum Beispiel in dem gleichen Verfahrensschritt gestaltet werden, in dem auch der P+ Emitterbereich 223 gebildet wird. Demgemäß sind der P+ Emitterbereich 223 und der N– Basisbereich 222 beide mit der Öffnung 221 selbstausgerichtet, und der N+ Basiskontaktbereich 226 ist mit der Öffnung 227 selbstausgerichtet. Zur besseren Veranschaulichung wurde in der Abbildung auf die Emitter-, Basis- und Kollektorelektroden verzichtet.
  • Die Abbildung aus 22 zeigt eine Querschnittsansicht eines ersten Ausführungsbeispiels einer lateralen DMOS-Transistorstruktur. Die N– epitaxiale Schicht 40 mit einer oberen Oberfläche wird über der Substratschicht 10 angeordnet. Ein P– Senkenbereich 230 erstreckt sich von der oberen Oberfläche der epitaxialen Schicht 40 abwärts in die epitaxiale Schicht 40. Eine Feldoxidschicht, welche den Feldoxidabschnitt 231 und 233 und den Feldoxidabschnitt 232 umfasst, ist auf der oberen Oberfläche der epitaxialen Schicht 40 angeordnet. Der Feldoxidabschnitt 231 und 233 definiert einen aktiven Bereich 234. Ein P-dotierter Feldimplantierungsbereich 235 und 236 ist unterhalb des Feldoxidabschnitts 231 und 233 angeordnet, wobei der Feldoxidabschnitt 231 und 233 das P-dotierte Silizium des Senkenbereichs 230 überlagert. In ähnlicher Weise ist das N– dotierte Feldimplantierungsgebiet 237 und 238 unterhalb des Feldoxidabschnitts 231 und 233 angeordnet, wobei der Feldoxidabschnitt 231 und 233 das N– dotierte Silizium der epitaxialen Schicht überlagert.
  • Ein Body-Gebiet 239, in diesem Fall ein P– Body-Gebiet, erstreckt sich von der oberen Oberfläche der epitaxialen Schicht in dem aktiven Bereich in den Senkenbereich 230. Ein Drain-Kontaktgebiet 240, in diesem Fall ein N+ Drain-Kontaktgebiet, erstreckt sich ebenfalls von der oberen Oberfläche der epitaxialen Schicht in dem aktiven Bereich in den Senkenbereich 230. Das Body-Gebiet 239 ist in dem Senkengebiet 230 so angeordnet, das es von dem Drain-Kontaktbereich 240 lateral räumlich getrennt ist. Ein Drift-Gebietsabschnitt 241 des Senkenbereichs 230 ist zwischen dem Body-Gebiet 239 und einem leicht dotierten Drain-Implantierungsgebiet 242 angeordnet. Das leicht dotierte Drain-Implantierungsgebiet 242 ist zwischen dem Drift-Gebiet 241 und dem Drain-Kontaktgebiet 240 angeordnet, so dass das leicht dotierte Drain-Implantierungsgebiet 242 den Drain-Kontaktbereich 240 berührt. Das leicht dotierte Drain-Implantierungsgebiet 242, in diesem Fall ein N-Implantierungsgebiet, ist unterhalb des Feldoxidabschnitts 232 in dem aktiven Bereich angeordnet.
  • Ein Source-Gebiet 243, in diesem Fall ein N+ Source-Gebiet, ist in dem Body-Gebiet 239 angeordnet, so dass sich das Source-Gebiet 243 von der oberen Oberfläche der epitaxialen Schicht in das Body-Gebiet 239 erstreckt. Ein Kanalabschnitt 252 des Body-Gebiets 239 trennt das Source-Gebiet 243 von dem Drift-Gebiet 241. Ein Source-Kontaktbereich 244, in diesem Fall ein P+ Source-Kontaktbereich, erstreckt sich von der oberen Oberfläche der epitaxialen Schicht in das Body-Gebiet 239, so dass der Source-Kontaktbereich 244 das Source-Gebiet 243 berührt.
  • Eine Gate-Oxidschicht 245 ist auf der oberen Oberfläche der epitaxialen Schicht 40 in dem aktiven Bereich 234 angeordnet, wo die Feldoxidschicht 232 nicht angeordnet ist. Zwei Öffnungen 246 und 247 sind in der Gate-Oxidschicht 245 ausgebildet. Die Öffnung 246 ist zumindest über einem Teilstück des Source-Kontaktbereichs 244 angeordnet und über zumindest einem Teilstück des Source-Gebiets 243. Die Öffnung 247 ist zumindest über einem Teilstück des Drain-Kontaktbereichs 240 angeordnet. Eine Polysilizium-Gate-Schicht 248 ist über der Gate-Oxidschicht 245 und dem Feldoxidabschnitt 232 angeordnet, so dass sie sich von einer Position über das Source-Gebiet 43, über einen Kanalabschnitt 252 des Body-Gebiets 239, über ein Drift-Gebiet 241 und hoch zu und über ein Teilstück des Feldoxidabschnitts 232 erstreckt. Eine isolierende Schicht 249, die aus einem isolierenden Material wie etwa Borphosphor-Siliziumglas (BPSG) besteht, befindet sich über der Polysilizium-Gate-Schicht 248 und erstreckt sich übe die Öffnung 246 in der Gate-Oxid-Schicht 245, über die Gate-Oxid-Schicht 245 über das Source-Gebiet 243, bis zu und über die Polysilizium-Gate-Schicht 248, über den Feldoxidabschnitt 232 und zu der Öffnung 247. Eine Source-Elektrode 250, die aus einem leitfähigen Material wie etwa Aluminium besteht, berührt den Source-Kontaktbereich 244 und das Source-Gebiet 243 an der Öffnung 246. Eine aus diesem leitfähigen Material bestehende Drain-Elektrode 251 berührt den Drain-Kontaktbereich 240 an der Öffnung 247. Eine Gate-Elektrode kann mit der Polysilizium-Gate-Schicht 248 verbunden werden. Eine derartige Elektrode ist in der Ebene der Querschnittsansicht aus 22 nicht dargestellt.
  • Im Betrieb bewirkt eine Spannung an dem Polysilizium-Gate-Schicht 248, dass sich in dem Kanalbereich 252 des Body-Gebiets 239 ein Kanal bildet, und zwar zwischen dem Source-Gebiet 243 und dem Drift-Gebiet 241. Somit kann Strom von der Source-Elektrode 250, durch das Source-Gebiet 243, durch den Kanal in dem Kanalgebiet 252, durch das Drift-Gebiet 241, durch das Feldimplantierungsgebiet 242, durch den Drain-Kontaktbereich 240 und zu der Drain-Elektrode 251 fließen. Ferner kann Strom in die entgegengesetzte Richtung von der Drain-Elektrode zu der Source-Elektrode fließen.
  • Die Struktur aus 22 verwendet somit einen Feldimplantierungsbereich 242, der unter dem Feldoxidbereich 232 als ein leicht dotiertes Drain-Gebiet angeordnet ist. Der leicht dotierte Feldimplantierungsbereich 242 kann gebildet werden, wenn ein N-dotierter Feldimplantierungsbereich 238 gebildet wird. N-dotierte Feldimplantierungsbereiche können zum Beispiel gleichzeitig zu dem Zeitpunkt gebildet werden, zu dem die N-dotierten Feldimplantierungsbereiche gemäß den Abbildungen der 8A und 8B gebildet werden. Das Body-Gebiet 239 kann zum Beispiel gleichzeitig zu dem Zeitpunkt gebildet werden, zu dem das Gebiet 122 gemäß den Abbildungen der 12A und 12B gebildet wird. Die Bereiche 243 und 240 können zum Beispiel gleichzeitig zu dem Zeitpunkt gebildet werden, zu dem die N-dotierten Bereiche gemäß den Abbildungen der 13A und 13B sowie 15A und 15B gebildet werden. Der Source-Kontaktbereich 244 kann zum Beispiel gleichzeitig zu der Gestaltung der P+ Gebiete gemäß den Abbildungen der 16A und 16B gestaltet werden. Die Struktur aus 22 kann zwar unter Verwendung des vorstehend beschriebenen BiCMOS-Verfahrens hergestellt werden, wobei zur Herstellung der Struktur aber auch andere Wafer-Fertigungsverfahren verwendet werden können. In der Abbildung aus 22 ist ein lateraler N-Kanal-DMOS-Transistor dargestellt, wobei aber auch ein lateraler P-Kanal-DMOS-Transistor verwendet werden kann, indem alle N-dotierten Bereiche in P-dotierte Bereiche gewechselt werden und vice versa.
  • Die Abbildung aus 23 zeigt eine Querschnittsansicht eines zweiten Ausführungsbeispiels einer lateralen DMOS-Transistorstruktur. In dem Ausführungsbeispiel aus 23 ist kein P Senkenbereich 230 vorgesehen. Eine N-dotierte Substratschicht wird an Stelle des in der Abbildung aus 22 dargestellten P– dotierten Substrats verwendet. Wie dies in der Abbildung aus 23 dargestellt ist, kann es sich bei diesem N-Substrat entweder um ein verhältnismäßig leicht dotiertes N– dotiertes Substrat oder um ein verhältnismäßig stark dotiertes N+ Substrat handeln.
  • Die Abbildung aus 24 zeigt eine Querschnittsansicht eines dritten Ausführungsbeispiels einer lateralen DMOS-Transistorstruktur. In dem Ausführungsbeispiel aus 24 ist ein lateraler P-Kanal-DMOS-Transistor dargestellt. Eine N– dotierte epitaxiale Schicht ist über einer N+ dotierten Substratschicht angeordnet. Der Source-Kontaktbereich besteht aus N+ dotiertem Silizium, das Source-Gebiet besteht aus P+ Dotiertem Silizium, das Body-Gebiet besteht aus N– dotiertem Silizium, das Drift-Gebiet besteht aus dem N– dotierten Silizium der epitaxialen Schicht und der leicht dotierte Drain-Implantierungsbereich 242 stellt eine P-dotierte Feldimplantierung dar. In dem Ausführungsbeispiel aus 24 erstreckt sich der P+ Drain-Kontaktbereich 240 nicht so weit abwärts, das er die Tiefe des P-Feldimplantats 252 überschreitet. Der P+ Drain-Kontaktbereich 240 berührt die darunter liegende N– dotierte epitaxiale Schicht 40 nicht. Ein P– Gebiet 283 kann ebenso unter dem P+ Drain-Kontaktbereich 240 angeordnet sein, so dass es sich von einer unteren Oberfläche des leicht dotierten P-Feldimplantierungsbereich 242 nach unten in die N– dotierte epitaxiale Schicht 40 erstreckt.
  • Zum Beispiel kann das P– Gebiet 283 zum gleichen Zeitpunkt gebildet werden wie die P-Senkenbereiche 51E, 51D und 51B gemäß den Abbildungen der 5A und 5B. Der leicht dotierte P-Typ Drain-Implantierungsbereich 242 kann zum Beispiel zum gleichen Zeitpunkt gebildet werden wie andere P-Feldimplantierungen gemäß den Abbildungen der 9A und 9B. Das N– Body-Gebiet 239 kann zum Beispiel zu dem gleichen Zeitpunkt gebildet werden wie das Gebiet 103 aus den Abbildungen der 10A und 10B. Der N+ Source-Kontaktbereich 244 kann zum Beispiel zu dem gleichen Zeitpunkt gebildet werden zu dem auch der Schritt der N+ Implantierung gemäß den Abbildungen der 15A und 15B ausgeführt wird. Das P+ Source-Gebiet 243 und der P+ Drain-Kontaktbereich 240 können zum Beispiel zu dem gleichen Zeitpunkt gebildet werden, zu dem die P+ Implantierung gemäß den Abbildungen der 16A und 16B ausgeführt wird. In der Abbildung aus 24 ist zwar ein lateraler P-Kanal-DMOS-Transistor dargestellt, wobei ein lateraler N-Kanal-DMOS-Transistor jedoch ebenso realisiert werden kann, indem alle P-Bereiche durch N-Bereiche ersetzt werden und vice versa. Die vorstehend beschriebenen Strukturen können zwar unter Verwendung des vorstehend beschriebenen BiCMOS-Verfahrens hergestellt werden, wobei für die Herstellung dieser Strukturen aber auch andere Wafer-Fertigungsverfahren eingesetzt werden können.
  • Die Abbildung aus 25 zeigt eine Querschnittsansicht eines Ausführungsbeispiels einer lateralen DMOS-Transistorstruktur. Eine epitaxiale Schicht, in diesem Fall eine N– epitaxiale Schicht, befindet sich über einer Substratschicht 10. Eine P-Typ eingebettete Schicht 250 und 251 erstreckt sich aufwärts von der Substratschicht-/Epitaxialschicht-Begrenzung 191. Ein P-Typ Isolationssinkergebiet 252 und 253 erstreckt sich von der oberen Oberfläche der epitaxialen Schicht abwärts, so dass es die P-dotierte eingebettete Schicht 250 und 251 berührt, so dass die kombinierte Struktur aus Isolationssinker und P– dotierter eingebetteter Schicht um ein isoliertes Gebiet 254 der epitaxialen Schicht von anderen Abschnitten 255 der epitaxialen Schicht erstreckt. Eine Feldoxidschicht 256, 257 und 258 ist oberhalb der oberen Oberfläche der epitaxialen Schicht angeordnet. In der Abbildung aus 25 bildet die Feldoxidschicht zwei Abschnitte: den Abschnitt 256 und 258, der sich um die äußere Begrenzung des P-Sinkergebiets 252 und 253 erstreckt, so dass ein aktiver Bereich 258 definiert wird, und den Abschnitt 257, der in dem aktiven Bereich 258 angeordnet ist. Ein N-dotierter Feldimplantierungsbereich 259 und 261 ist unterhalb des Feldoxidabschnitts 256 und 258 angeordnet, wo der Feldoxidabschnitt 256 und 258 das N– dotierte Silizium der epitaxialen Schicht überlagert. In ähnlicher Weise ist ein N-dotierter Feldimplantierungsbereich 260 unterhalb des Feldoxidabschnitts 257 angeordnet, wo der Feldoxidabschnitt 257 unter dem N-dotierten Silizium des isolierten Gebiets 254 in dem aktiven Bereich liegt.
  • Eine dem Gebiet der eingebetteten Schicht 21C ähnliche N+ eingebettete Schicht 262 und ein dem Sinkergebiet 61C ähnliches N+ Sinkergebiet 263 sind in dem isolierten Gebiet 254 angeordnet. Ein N+ Drain-Kontaktbereich 264 wird in der oberen Oberfläche des isolierten Gebiets 254 über dem N+ Sinkergebiet 263 angeordnet, und ein leicht dotierter Drain-Bereich 265 wird ebenfalls in der oberen Oberfläche des isolierten Gebiets 254 angeordnet, wobei sich der leicht dotierte Drain-Bereich zwischen einem Drift-Gebiet 254A und dem Drain-Kontaktbereich 264 befindet. Ein P-dotierter Silizium-Body-Bereich 266 wird in dem isolierten Bereich 254 angeordnet, so dass er sich von der oberen Oberfläche des isolierten Gebiets 254 in das isolierte Gebiet 254 erstreckt. Ein N+ Source-Gebiet 267 erstreckt sich von der oberen Oberfläche des P-Body-Gebiets 266 abwärts in das P-Body-Gebiet 266, so dass ein Kanalbereich 268 des P-Body-Gebiets 266 das Source-Gebiet 267 von dem Drift-Gebiet 254A trennt. Ein Body-Kontaktbereich 269 ist ebenfalls zumindest teilweise in dem P-Body-Gebiet 266 angeordnet, so dass sich der Body-Kontaktbereich 269 von der oberen Oberfläche des Body-Gebiets 266 abwärts in das Body-Gebiet 266 erstreckt, und so dass der P+ Body-Kontaktbereich 269 das N+ Source-Gebiet 267 berührt. In dem Ausführungsbeispiel aus der Abbildung aus 25 erstreckt sich der P+ Body-Kontaktbereich 269 von dem P-Body-Gebiet 269 und in das P-Sinkergebiet 253. In ähnlicher Weise berührt das P-Body-Gebiet 266 das P-Sinkergebiet 253.
  • Eine dünne Gate-Oxidschicht, welche die Abschnitte 270 und 272 und den Abschnitt 271 umfasst, wird übe der oberen Oberfläche der epitaxialen Schicht in dem aktiven Bereich 258 angeordnet. Der Gate-Oxidabschnitt 270 und 272 ist über der oberen Oberfläche des P-Sinkergebiets 252 und 253 angeordnet. Der Abschnitt 271 erstreckt sich von einer Position über dem N+ Source-Gebiet 267 über den Kanalbereich 268 des P-Body-Gebiets 266, über das Drift-Gebiet 254A, über das leicht dotierte Drain-Gebiet 265 und über einen Abschnitt des Drain-Kontaktbereichs 264. Eine Polysilizium-Gate-Schicht 273 ist über dem Gate-Oxidabschnitt 271 angeordnet, so dass sich die Polysilizium-Gate-Schicht 273 von einer Position über das N+ Source-Gebiet 267, über den Kanalbereich 268, über das Drift-Gebiet 254A und an eine Position über dem N– leicht dotierten Drain-Gebiet 265 erstreckt. Ein erster Abschnitt 274 und 276 einer dicken Isolationsschicht aus einem Isolationsmaterial wie etwa BPSG erstreckt sich über den Feldoxidabschnitt 256 und 258, über das Gate-Oxid über dem Sinker-Gebiet 252 und 253 sowie über das Feldoxid. Ein zweiter Abschnitt 275 des Isolationsmaterials erstreckt sich über die Polysilizium-Gate-Schicht 273 und über den Gate-Oxid-Abschnitt 271. Als Folge dessen werden zwei Öffnungen 277 und 278 in den Gate-Oxid- und dicken Oxidschichten gebildet, wobei die Öffnung 277 über dem P+ Body-Kontaktbereich 269 und dem N+ Source-Gebiet 267 ausgebildet wird, wobei die Öffnung 278 über den N+ Drain-Kontaktbereich 264 ausgebildet wird.
  • Eine Source-Elektrode 279, die aus einem leitfähigen Material wie etwa Aluminium besteht, erstreckt sich über den dicken Isolierschichtabschnitt 276, so dass sie durch die Öffnung 277 in Kontakt mit dem P+ Source-Kontaktbereich 269 und dem N+ Source-Gebiet 267 gelangt. In ähnlicher Weise erstreckt sich eine Drain-Elektrode 280 aus dem leitfähigen Material über den dicken Isolierschichtabschnitt 274, so dass sie durch die Öffnung 278 in Kontakt mit den N+ Drain-Kontaktbereich 264 gelangt. Eine Gate-Elektrode kann mit der Polysilizium-Gate-Schicht 273 verbunden werden, wobei eine derartige Gate-Elektrode in der Ebene aus 25 jedoch nicht vorhanden ist.
  • Im Einsatz arbeitet die laterale DMOS-Struktur aus der Abbildung aus 25, indem der Stromfluss zwischen dem Source-Gebiet 267 und dem Drain-Kontaktbereich 264 geregelt wird. Eine Spannung an der Polysilizium-Gate-Schicht 273 kann die Gestaltung eines Kanals in dem Kanalbereich 268 des P-Body-Gebiets 266 bewirken. Danach kann Strom von der Source-Elektrode 279, durch das N+ Source-Gebiet 267, durch den Kanal in dem Kanalbereich 268 des P-Body-Gebiets 266, durch das Drift-Gebiet 254A, durch das leicht dotierte Drain-Gebiet 265, durch den N+ Drain-Kontaktbereich 264 und zu der Drain-Elektrode 280 fließen. Strom kann auch in die entgegengesetzte Richtung von der Drain-Elektrode 280 zu der Source-Elektrode 279 fließen. Die N+ eingebettete Schicht 262, die sich so erstreckt, dass sich eine obere Oberfläche 281 der N+ eingebetteten Schicht 262 im Wesentlichen parallel zu einer unteren Oberfläche 282 des leicht dotierten Drain-Gebiets 265 und des Drain-Kontaktbereichs 264 über einen wesentlichen lateralen Abstand erstreckt, dient zur Reduzierung des Source-Drain-Widerstands, wenn der Transistor eingeschaltet ist und sich im leitenden Zustand befindet. Bei der Struktur aus der Abbildung aus 25 dient der P+ Body-Kontaktbereich 269 zur elektrischen Verbindung des Source-Gebiets 267 mit der Substratschicht 10 über das Sinkergebiet 253 und das Gebiet der eingebetteten Schicht 251. Als Folge dessen kann in bestimmten Ausführungsbeispielen auf die Source-Elektrode 279 und die Öffnung 277 verzichtet werden. In diesem Ausführungsbeispielen wird die Spannung an dem N+ Source-Gebiet im Wesentlichen auf der Spannung der Substratschicht gehalten.
  • Die Abbildung aus 26 zeigt eine Querschnittsansicht eines zweiten Ausführungsbeispiels einer lateralen DMOS-Transistorstruktur. Obwohl die Struktur aus der Abbildung aus 26 der Struktur aus 25 ähnlich ist, erstreckt sich der P+ Body-Kontaktbereich 269 nicht aus dem P-Body-Gebiet 266 und berührt das Sinkergebiet 253 nicht. Der P+ Body-Kontaktbereich 269 berührt das N+ Source-Gebiet 267 nicht, hingegen wird der P+ Body-Kontaktbereich 269 vollständig in dem P-Body-Gebiet 266 gehalten. In bestimmten Ausführungsbeispielen wird ein Bereich 300 einer Feldoxidschicht auf der oberen Oberfläche des isolierten Bereichs 254 zwischen dem Sinkergebiet 253 und dem P-Body-Gebiet 266 angeordnet. Ein N-dotierter Feldimplantierungsbereich 301 kann unter dem Feldoxidbereich 300 angeordnet werden, und eine Schicht 302 aus einem dicken isolierenden Material wie etwa BPSG kann über der Oberseite des Feldoxidbereichs 300 angeordnet werden. Die Source-Elektrode 277 ist somit nicht über den P+ Body-Kontaktbereich 269, das Sinkergebiet 253 und die P eingebettete Schicht 251 mit dem P-Substrat 10 verbunden. Die Substratschicht 10 und die Source-Elektrode 277 können somit auf verschiedenen Spannungen gehalten werden. In bestimmten Ausführungsbeispielen kann ein elektrischer Zugang zu dem Sinkergebiet 253 bereitgestellt werden. In diesen Ausführungsbeispielen kann sich eine Substratelektrode 303 über die BPSG-Schicht 276 erstrecken und einen Kontakt mit der oberen Oberfläche des Sinkergebiets 253 durch die Öffnung 304 in der Gate-Oxidschicht und der BPSG-Schicht zwischen dem Feldoxidabschnitt 258 und dem Feldoxidabschnitt 300 herstellen.
  • Die Strukturen aus den Abbildungen der 25 und 26 können zum Beispiel unter Verwendung des vorstehend beschriebenen BiCDMOS-Verfahrens hergestellt werden. Zum Beispiel kann das Sinkergebiet 252 und 253 zum gleichen Zeitpunkt gebildet werden wie das Senkergebiet 51B gemäß den Abbildungen der 5A und 5B; zum Beispiel kann das Gebiet der P eingebetteten Schicht 250 und 251 zum gleichen Zeitpunkt gebildet werden wie das Gebiet 44B gemäß den Abbildungen der 4A und 4B; zum Beispiel kann die N+ eingebettete Schicht 262 zum gleichen Zeitpunkt gebildet werden wie das Gebiet 21C gemäß den Abbildungen der 4A und 4B; zum Beispiel kann das N+ Gebiet 263 zum gleichen Zeitpunkt gebildet werden wie das Gebiet 61C gemäß den Abbildungen der 6A und 6B; zum Beispiel kann die Feldoxidschicht 256, 257 und 258 zum gleichen Zeitpunkt gebildet werden wie die Feldoxidschicht 100D/B, 100B und 100B/C gemäß den Abbildungen der 10A und 10B; zum Beispiel kann der N-dotierte Feldimplantierungsbereich 259, 260 und 261 zum gleichen Zeitpunkt implantiert werden, wie die N-dotierten Feldbereiche gemäß den Abbildungen der 8A und 8B gebildet werden; zum Beispiel kann die Polysilizium-Gate-Schicht 273 zum gleichen Zeitpunkt gebildet werden wie die Polysilizium-Schicht 100A gemäß den Abbildungen der 11A und 11B; zum Beispiel kann das P-Body-Gebiet 266 zum gleichen Zeitpunkt gebildet werden wie das Gebiet 122 gemäß den Abbildungen der 12A und 12B; zum Beispiel kann der N– leicht dotierte Drain-Bereich 265 zum gleichen Zeitpunkt gebildet werden wie das Gebiet 154 gemäß den Abbildungen der 13A und 13B; zum Beispiel können die N+ Gebiete 264 und 267 zum gleichen Zeitpunkt gebildet werden wie das Gebiet 155 gemäß den Abbildungen der 14A und 14B; und zum Beispiel kann der P+ Body-Kontaktbereich 269 zu dem gleichen Zeitpunkt gebildet werden wie der Bereich 162 gemäß den Abbildungen der 16A und 16B. In den Abbildungen der 25 und 26 sind zwar laterale N-Kanal-DMOS-Transistorstrukturen dargestellt, allerdings können auch laterale P-Kanal-DMOS-Transistorstrukturen hergestellt werden, indem die P-Typ-Strukturen durch N-Typ-Strukturen ersetzt werden und vice versa.
  • Zusätzliche Strukturen, die unter Verwendung der vorstehend beschriebenen allgemeinen Verfahren gestaltet werden können, sind in den Abbildungen der 27 bis 35 dargestellt.
  • Die Abbildung aus 27 zeigt eine Querschnittsansicht eines Abschnitts eines Wafers, wobei die Konstruktion eines lateralen DMOS-Transistors 400, eines vertikalen DMOS-Transistors 302 und eines vertikalen NPN-Transistors 304 veranschaulicht ist. Die Struktur aus der Abbildung aus 27 soll die Unterschiede zwischen der P-Body-Implantierung 308 für die DMOS-Transistoren 300 und 302 und der P-Basis-Implantierung 310 für den NPN-Transistor 304 veranschaulichen. In dem bevorzugten Ausführungsbeispiel aus 27 ist die P-Body-Implantierung 308 mit den Gates bzw. Gattern 312 und 314 selbstausgerichtet. Zur Gestaltung des P-Body 308 werden Borionen mit einer Implantierungsenergie von etwa 60 KeV und mit einer Dosis von 0,5–1,5 E14 Ionen je cm2 implantiert.
  • Nach dem dieses Bordotierstoffe zur Gestaltung des P-Body 308 mit den gewünschten physikalischen und elektrischen Eigenschaften diffundiert worden sind, wird ein Maskierungs- und Dotierungsverfahren, das dem vorstehend in Bezug auf die Abbildung aus 14B beschriebenen Verfahren ähnlich ist, dazu eingesetzt, einen Oberflächenabschnitt der epitaxialen Schicht 42 zur Bildung der P-Basis 310 freizulegen und zu dotieren. Für einen Hochfrequenz-NPN-Transistor (z. B. mit einer Frequenz zwischen 100 MHz und 3 GHz) sollte die P-Basis 310 flacher sein und einen niedrigeren spezifischen Widerstand aufweisen als der P-Body 308. Die Übergangstiefe des P-Body 308 beträgt in einem Ausführungsbeispiel ungefähr 1,5–2 Mikron. Zur Gestaltung der P-Basis 310 wird eine erste Borimplantierung mit einer Energie von ungefähr 100–150 KeV und mit einer Dosierung von 5–9E12 Ionen je cm2 vorgenommen. Eine zweite Borimplantierung sorgt für die Oberflächendotierung der P-Basis 310. Bei dieser zweiten Implantierung wird Bor mit einer Energie von ungefähr 40 KeV und einer Dosierung von 0,5–5E14 Ionen je cm2 implantiert. Die resultierende Oberflächendotierung ist als die P+ Basis 318 dargestellt.
  • In dem bevorzugten Ausführungsbeispiel sind die Implantierungsparameter und der thermische Diffusionszyklus für den P-Body 308 nicht mit denen der beiden Implantierungen für die P-Basis 310 kompatibel. Durch das zweistufige Verfahren zur Gestaltung der P-Basis 310/318 nach (und praktisch unabhängig von) dem Prozess zur Gestaltung des P-Body 308 können ein Hochleistungs-NPN- und ein DMOS-Transistor 300/302 mit einer niedrigen Schwellenspannung alle in einem Verfahren integriert werden.
  • Der P+ Basiskontaktbereich 320 und der P+ Body-Kontaktbereich 322 werden, wie dies in Bezug auf die Abbildungen der 16A und 16B beschrieben ist, zu einem späteren Zeitpunkt mit einer Implantierungsenergie von zum Beispiel 60 KeV mit einer Dosis von ungefähr 3E15 Ionen je cm2 gebildet, so dass der gewünschte ohmsche Kontakt zwischen einer Aluminium-Metallschicht und der P-Basis 310 und dem Body 308 bereitgestellt wird.
  • Die Bildung der verschiedenen Oxidbereiche, Source-Gebiete, Drain-Gebiete, Emitter, Kollektoren, Sinker, eingebetteten Schichten und Gates aus der Abbildung aus 27 kann unter Verwendung der vorstehend beschriebenen zugehörigen Verfahren vorgesehen werden. Der Hochfrequenz-NPN-Transistor 304 und die robusten Hochgeschwindigkeits-DMOS-Transistoren 300/302 eignen sich für den Einsatz des Wechsels bzw. des Umschaltens von Stromversorgungen, wobei sich der DMOS-Transistor mit niedrigem Einschaltwiderstand zur Verwendung als ein Leistungsschalter eignet, während sich der NPN-Transistor 304 zur Verwendung in einem Komparator und einem Fehlerverstärker eignet. Bei einer Hochleistungs-Schaltstromversorgung kann die Einheitsverstärkungsfrequenz des NPN-Transistors 304 durch die Auswahl der entsprechenden Eigenschaften der P-Basis 310 im Bereich von 3 GHz liegen.
  • Die gleichen Konzepte, die in Bezug auf die Abbildung aus 27 beschrieben worden sind, können auch zur Gestaltung eines P-Kanal-DMOS-Transistors (mit einem N-Body) und eines vertikalen PNP-Transistors in dem gleichen Substrat verwendet werden, wobei der N-Body und die N-Basis unabhängig voneinander optimiert werden, um die gewünschte Leistung der entsprechenden Transistoren zu erreichen.
  • Die Abbildung aus 28 zeigt einen Querschnitt eines Wafer-Abschnitts, der einen vertikalen PNP-Transistor 330 aufweist, um eine neuartige Isolationstechnik zu veranschaulichen, welche jegliche parasitäre Wirkung des bipolaren Transistors erheblich reduziert. Die N-Basis 332, der N+ Basiskontakt 334, der P+ Emitter 336, der P+ Kollektor 338, die N eingebettete Schicht 340, die P eingebettete Schicht 342 und die P-Senke 344 können unter Verwendung der vorstehend in Bezug auf die Abbildungen der 16B, 19 und 21 beschriebenen Techniken gestaltet werden. In dem Ausführungsbeispiel aus der Abbildung aus 28 werden hoch dotierte Sinker 346 ausgebildet, die sich bis herunter zu der P eingebetteten Schicht 342 erstrecken, so dass die Verstärkung des parasitären NPN-Transistors (mit P-Senke 344 als eine Basis) erheblich gesenkt und der Kollektorwiderstand reduziert wird. P+ Sinker 346 umgeben den PNP-Transistor 330. Die zur Gestaltung der P+ Sinker 346 verwendeten Schritte können auch zur Gestaltung von Zenerdioden an anderen Stellen auf dem Wafer verwendet werden. Aufgrund der hohen erforderten Diffusionszeit sollten diese P+ Sinker 346 verhältnismäßig frühzeitig in dem Wafer-Fertigungsverfahren gebildet werden, wie etwa vor oder unmittelbar nach den N-Dotierungsimplantierungen aus den Abbildungen der 6A und 6B.
  • Zur weiteren Reduzierung etwaiger Effekte des parasitären PNP-Transistors (mit N-Epi 42 als eine Basis) werden N+ Sinker 348 gebildet, die sich von der Oberfläche des Wafers nach unten zu der N eingebetteten Schicht 340 erstrecken. Derartige N+ Sinker 348 können unter Verwendung der vorstehend in Bezug auf die Abbildungen der 6A und 6B beschriebenen Verfahren hergestellt werden. Der N+ Sinker 348 umgibt die P-Senke 344. Der N-Sinker 348 unterstützt ferner die Entfernung der in die P-Senke 344 injizierten Elektronen, wenn der Transistor in Sättigung betrieben wird. Dies erhöht die Schaltgeschwindigkeit des PNP-Transistors 330. Der N-Sinker 348 unterstützt ferner die Unterdrückung der parasitären Wirkung des PNP-Transistors, wenn Elektronen in die P-Senke 344 und in N-epi 42 injiziert werden, wenn dieser Übergang jemals in die Vorwärtsrichtung vorgespannt wird.
  • Man erhält eine isolierte N-epi Rinne, indem die P+ Sinker 350 von der Oberfläche des Wafers bis herunter zu dem P-dotierten Substrat 10 erweitert werden, so dass der PNP-Transistor 330 umgeben wird.
  • Die PNP-Struktur 330 aus der Abbildung aus 28 kann auch als ein NPN-Transistor gestaltet werden, indem die Leitfähigkeiten der verschiedenen Gebiete umgekehrt werden.
  • Die Struktur aus der Abbildung aus 28 kann in dem gleichen Wafer ausgebildet werden wie die in den Abbildungen der 16A bis 27 dargestellten Strukturen. Der PNP-Transistor 330 kann an Stelle des NPN-Transistors 304 aus 27 oder in Verbindung mit dem NPN-Transistor 304 aus 27 gebildet werden.
  • In dem bevorzugten Ausführungsbeispiel aus der Abbildung aus 28 wird die N-Basis 332 vor der Gestaltung eines P-Body 308 (27) oder einer P-Basis 310 (27) gebildet werden, da eine schmale N-Typ-Basis unter Verwendung langsam diffundierender Arsen- oder Antimonie-Dotierstoffe gebildet werden kann, auch bei einer Anwendung der Diffusionsschritte zur Gestaltung des P-Body 308 und der P-Basis 310.
  • Die Abbildungen der 29A, 29B und 29C zeigen eine Querschnittsansicht eines Abschnitts eines Wafers, wobei ein Verfahren zur Anpassung der Schwellenspannung eines PMOS-Transistors 353 veranschaulicht wird, ohne dass diese Schwellenspannung durch die verschiedenen Heiz-/Diffusionsschritte beeinflusst wird, die zur Gestaltung dotierter Basis- und Body-Gebiete auf dem gleichen Wafer eingesetzt werden. Es ist allgemein üblich, die Schwellenspannung eines MOSFET dadurch anzupassen, dass Dotierstoffe in den Kanalbereich vor der Gestaltung eines Gate implantiert werden. Diese Dotierstoffe werden allerdings während folgenden Einsteuerungsschritten diffundiert, die zur Gestaltung von Basisgebieten, Body-Gebieten oder etwaigen anderen Gebieten, die nach der Bildung von Gates dotiert werden, verwendet werden. Somit ist die letztendliche Schwellenanpassung bei herkömmlichen Verfahren zur Schwellenanpassung nur schwer regelbar.
  • In der Abbildung aus 29A wird ein Polysilizium-Gate 351 unter Verwendung herkömmlicher Techniken über einer Schicht Gate-Oxid 357 ausgebildet. Danach werden Feldoxidabschnitte 355 unter Verwendung herkömmlicher Techniken aufgewachsen. Wie dies in der Abbildung aus 29B dargestellt ist, ist eine Fotoresistschicht 360 derart mit Mustern versehen, so dass das Gate 351 und der das Gate 351 umgebende Bereich freigelegt werden. Danach werden Borionen unter Verwendung herkömmlicher Techniken implantiert, so dass eine Source 352 und Drain 354 mit hoher Dotierung und Selbstausrichtung gebildet werden. Das Bor kann zum Beispiel mit einer Energie von 20–60 KeV und mit einer Dosis von ungefähr 3E15 Ionen je cm2 implantiert werden. Die Implantierungsenergie ist ausreichend niedrig, so dass das Bor nicht in das Polysilizium-Gate 351 penetriert. Diese Borimplantierung zur Gestaltung der flachen Source 352 und Drain 354 wird in dem bevorzugten Ausführungsbeispiel nach etwaigen Implantierungs- und Diffusionsschritten ausgeführt, die zur Gestaltung etwaiger Body- oder Basisgebiete für DMOS- und bipolare Transistoren eingesetzt werden.
  • Vorzugsweise wird unmittelbar vor oder unmittelbar nach diesem Schritt der Bordotierung eine Implantierung mit hoher Energie ausgeführt, und zwar mit einer Energie, die ungefähr zwischen 80 bis 200 KeV liegt (abhängig von der Dicke des Gate-Oxids und des Gate), so dass die gewünschte Dosis von Borionen in den Oberflächenabschnitt des Kanalbereichs 360 aus den Abbildungen der 29A und 29C implantiert wird. Die Abbildung aus 29C zeigt dieses Implantierungsverfahren mit hoher Energie. Die Dosierung sollte in diesem Schritt lediglich im Bereich weniger E12 Ionen je cm2 liegen, um eine gewünschte Schwellenwertverschiebung zur Senkung des Schwellenwerts des PMOS-Transistors 353 zu erzeugen. Zwar können durch die Hochenergieimplantierung Borionen durch die Source 352 und Drain 354 implantiert werden, allerdings beeinflusst die niedrige Dosierung nicht wesentlich die elektrischen Eigenschaften der Source 352 oder Drain 353.
  • Da diese Implementierung mit hoher Energie jederzeit nach der Bildung des Gate 351 vorgenommen werden kann, können die Einsteuerungsschritte für Dotierstoffe zur Bildung selbstausgerichteter Body-Gebiete oder Basisgebiete vor dieser Implantierung mit hoher Energie vorgenommen werden. Folglich beeinflussen diese vorherigen Einsteuerungsschritte die Schwellenanpassung des PMOS-Transistors 353 nicht.
  • Diese Implantierung mit hoher Energie sollte eine niedrige Dosierung verwenden, so dass keine weiteren Maskierungsschritte verwendet werden müssen, um etwaige P- oder N-Typ-Gebiete anderer Transistoren in Bezug auf die Borimplantierung zu maskieren. Vorzugsweise beeinflusst diese Borimplantierung mit geringer Dosierung die Eigenschaften dieser anderen Gebiete nicht wesentlich. Somit kann dieser Schritt der Schwellenanpassung ohne jegliche weitere Maskierungsschritte ausgeführt werden und ohne die Eigenschaften aller DMOS-, PNP- oder NPN-Transistoren zu beeinflussen, die in dem gleichen Wafer wie der PMOS-Transistor 353 ausgebildet sind. Für die Diffusion der unter dem Gate 351 implantierten Ionen ist kein spezieller Diffusionsschritt erforderlich, da alle etwaigen Erhitzungsschritte, die für die Fertigstellung der Fertigung des Wafers eingesetzt werden, eine ausreichende Diffusion der Ionen unter dem Gate 351 bewirken.
  • Der N+ Body-Kontakt 356, die N eingebettete Schicht 340 und der P+ Sinker 350 werden gemäß der vorstehenden Beschreibung ausgebildet. Dieses Verfahren zur Schwellenanpassung kann auch zur Anpassung des Schwellenwerts des NMOS-Transistors verwendet werden, indem Arsen- oder Antimonie-Ionen durch ein Gate implantiert werden.
  • Die Abbildungen der 30A und 30B veranschaulichen ein Verfahren und eine Struktur, die eine Herstellung eines Hochleistungs-5-Volt-PMOS-Transistors und eines Hochleistungs-PMOS-Transistors mit 12–15 Volt ermöglichen, mit minimaler Unterscheidung zwischen diesen beiden Bausteinen bzw. Vorrichtungen. Die in der Abbildung aus 30A unter Verwendung der gleichen Bezugsziffern wie für die Elemente aus 29A identifizierten Elemente können unter Verwendung der vorstehend beschriebenen Verfahren gestaltet werden. N-dotierte Feldbereiche 361 und 362 werden unter Verwendung des in Bezug auf die Abbildungen der 8A und 8B beschriebenen Verfahrens gestaltet. Die Kanallänge L muss ausreichen, um die Source 352 und Drain 354 zu trennen, so dass kein Durchbruch des Bausteins auftritt, wenn dieser mit der vorgesehenen Betriebsspannung von zum Beispiel 5–8 Volt oder 12–15 Volt betrieben wird.
  • Die Abbildung aus 30B zeigt einen Graphen des Verhältnisses zwischen der Gate-Länge L und der Durchbruchspannung, wobei eine kennzeichnende Dotierung von N-epi 42 angenommen wird. Bei etwa 2,5 Mikron zeigt der Graph, dass keine signifikante Kanallängenabhängigkeit von der Durchbruchspannung gegeben ist. Es wird angenommen, das die Durchbruchspannung nicht durch den Durchbruch der Diode D1 begrenzt ist, die zwischen der Source 352 und N-epi 42 ausgebildet ist oder zwischen der Drain 354 und N-epi 42. Ferner wird angenommen, dass das zwischen dem Gate 351 und N-epi 42 ausgebildete Gate-Oxid ausreichend dick ist (z. B. 400 Angström 9, um die Betriebsspannung zu unterstützen.
  • In herkömmlichen Bausteinen bzw. Vorrichtungen wird die Gate-Länge L gemäß einer erforderlichen Mindestlänge zur Unterstützung der Betriebsspannung gestaltet, um einen PMOS- oder NMOS-Transistor mit niedrigem Schwellenwert und niedrigem Einschaltwiderstand bereitzustellen. Indem die Gate-Länge L der erforderlichen Mindestlänge entspricht, wird die Produktergiebigkeit durch Verfahrensschwankungen reduziert, welche es bewirken, dass die Durchbruchsspannung der MOSFETs teilweise unterhalb dem erforderlichen Mindestwert liegt. Unter Verwendung der in Bezug auf die Abbildungen der 29A–29C dargestellten Technik kann die Schwellenspannung (und indirekt auch der Einschaltwiderstand) des in der Abbildung aus 30A dargestellten PMOS-Transistors jedoch unabhängig von der Gate-Länge L vorgesehen werden. Somit kann die Kanallänge des PMOS-Transistors im Bereich von ungefähr 2,5 Mikron bereitgestellt werden, um eine Durchbruchsspannung von 15 Volt (Minimum) vorzusehen, ohne dass typische Verfahrensschwankungen dabei Anlass zur Sorge geben, wobei ferner unter Verwendung des in den Abbildungen der 29A–29C dargestellten Verfahrens jede gewünschte Schwellenspannung erreicht wird (sowie eine Senkung des Einschaltwiderstands).
  • In Bezug auf eine 5-Volt-PMOS-Vorrichtung entspricht die Kanallänge in dem bevorzugten Ausführungsbeispiel ungefähr 2 Mikron. Diese Kanallänge sorgt für einen verhältnismäßig großen Spielraum für Fertigungsschwankungen und ist von der resultierenden Schwellenspannung des PMOS-Transistors aufgrund der Borimplantierung mit hoher Energie unabhängig. In einem Ausführungsbeispiel beträgt die Schwellenspannung der Transistoren mit 2,0 Mikron und 2,5 Mikron ungefähr 0,8 Volt.
  • In dem bevorzugten Ausführungsbeispiel ist die in der Abbildung aus 29C dargestellte Schwellenanpassungsimplantierung für die 5-Volt- und 12-Volt-PMOS-Bausteine identisch, und obwohl beide Bausteine die gleiche Schwellenanpassung aufweisen, verbessert die leicht schmalere Kanallänge für den 5-Volt-PMOS-Baustein dessen Einschaltwiderstand um ungefähr 30 bis 40 Prozent im Vergleich zu dem Einschaltwiderstand des 12-Volt-Bausteins. Dieses Verfahren zur Realisierung höherer Durchbruchsspannungen mit geringer Auswirkung auf eine resultierende Schwellenspannung oder einen resultierenden Einschaltwiderstand ersetzt herkömmliche Techniken, die tiefere Übergänge oder eine leicht dotierte Drain-Erweiterung zur Erhöhung von Durchbruchsspannungen verwenden. Somit können unter Verwendung der gleichen Verfahrensschritte sowohl ein 12-Volt-PMOS- Transistor mit niedriger Schwellenspannung als auch ein 5-Volt-PMOS-Transistor mit niedriger Schwellenspannung gebildet werden.
  • Die Abbildung aus 31 zeigt einen Querschnitt eines Abschnitts eines Wafers, der eine Zenerdiode aufweist, die durch das hoch dotierte P+ Zenergebiet 270 und N-epi 42 gebildet wird. Die Struktur aus 31 veranschaulicht ferner, dass das P+ Zenergebiet 370 als eine untere Platte bzw. Bodenplatte eines Kondensators 372 verwendet wird. Das P+ Zenergebiet 370 kann unter Verwendung der gleichen Schritte gebildet werden, die auch zur Gestaltung des P+ eingebetteten Zeneranodenbereichs 71F aus 7A verwendet werden. Der P+ Zenerbereich 370 wird mit einer Borimplantierung mit einer Energie von ungefähr 80 KeV mit einer Dosis von ungefähr 0,5-3E15 Ionen je cm2 gestaltet. Danach werden die Borionen eingesteuert, wie dies bereits vorstehend in Bezug auf die Abbildung aus 7A beschrieben worden ist, um eine Durchbruchspannung eines Zener-PN-Übergangs von ungefähr 6 bis 9 Volt zu erzeugen. Danach wird ein geeigneter P+ Kontaktbereich 374 für den P+ Zenerbereich 370 erzeugt, und zwar zum Beispiel unter Verwendung der gleichen Implantierungsschritte, wie sie für die Gestaltung von P-Typ-Emittergebieten verwendet werden, wie etwa den Emitter 168 aus 16B. Danach wird ein N+ Kontakt 376 gebildet, um N-epi 42 zu berühren, was in diesem Fall als Kathode für die Zenerdiode fungiert. Der N+ Kontakt 376 kann unter Verwendung der gleichen Implantierungsschritte gebildet werden, die zur Gestaltung der N-Typ-Emittergebiete verwendet werden, wie zum Beispiel des Emitters 170 aus 15B. Die Metallelektrode 377 berührt den N+ Kontakt 376. Die Zenerdiode weist eine gewünschte umgekehrte Durchbruchspannung auf, die auf jede allgemein bekannte Art und Weise eingesetzt werden kann.
  • Nachstehend wird die Bildung der Kondensatorstruktur aus 31 näher beschrieben. Der Kondensator 372 umfasst ein P-Substrat 10, eine N eingebettete Schicht 378, eine N-epi-Schicht 42, ein tiefes P+ Zenergebiet 370, Gate-Oxid 380, Feldoxid 382, eine leitfähige Polysiliziumschicht 384, eine Oxidschicht 385, einen P+ Kontaktbereich 374, einen oberen Plattenverbinder 386 und einen unteren Plattenverbinder 388. Die N eingebettete Schicht 378 wird zu dem gleichen Zeitpunkt erzeugt, zu dem auch die eingebetteten Schichten 21A–21C erzeugt werden (3A, 3B, 4A und 4B). Die in Bezug auf die Abbildungen der 7A und 7B beschriebene P+ Zenerimplantierung wird zur Gestaltung des P+ Zenergebiets 370 verwendet. Die in Bezug auf die Abbildungen der 16A und 16B beschriebene P+ Implantierung wird zur Gestaltung des p+ Kontaktbereichs 374 verwendet. Das P+ Zenergebiet 370 wird als eine untere Platte des MOS-Kondensators 372 verwendet. Die Polysiliziumschicht 384 (in den Abbildungen der 11A–11B abgeschieden und gebildet dargestellt) bildet die obere Platte des MOS-Kondensators 372. Die Polysiliziumschicht 384 ist von dem tiefen P+ Zenergebiet 370 durch Gate-Oxid 380 getrennt, das während dem in Bezug auf die Abbildungen der 8A und 8B beschriebenen Schritt der epitaxialen Oberflächenoxidation gebildet wird.
  • Da Gate-Oxid 380 in dem tiefen P+ Zenergebiet 370 gebildet wird, tritt keine erhöhte Oxidation auf (die normalerweise auftritt, wenn Oxid auf einem stark dotierten N-Gebiet aufgewachsen wird. Das über dem stark dotierten N-Gebiet aufgewachsene Oxid ist für den gleichen Oxidationszyklus für gewöhnlich um 60 Prozent dicker als das über dem tiefen P+ Zenergebiet 370 aufgewachsene Oxid. Die langsamere Oxidation des tiefen P+ Zenergebiets 370 führt zu einem dünneren Gate-Oxid 380, und ein dünneres Gate-Oxid 380 führt bei gegebener Kondensatorfläche zu einer höheren Kapazität des MOS-Kondensators 372. In einem Ausführungsbeispiel ist das Gate-Oxid 380 zwischen dem P+ Zenergebiet 370 und der Polysiliziumschicht 384 ungefähr 40 nm (400 Angström) dick.
  • Ein Kondensator, der einen auch nur moderat stark dotierten Siliziumbereich als Platte verwendet, weist einen hohen Spannungskoeffizienten auf, und zwar aufgrund Schwankung der Tiefe eines in der diffundierten Platte erzeugten Verarmungsbereichs. Bei einer Verwendung einer leicht dotierten oder moderat dotierten Siliziumschicht als eine Platte eines MOS-Kondensators schwankt die Kapazität je Flächeneinheit mit der Schwankung der an den Kondensator angelegten Spannung. Dieses Merkmal gestaltet die Verwendung eines derartigen MOS-Kondensators in einer analogen Schaltung schwierig.
  • Da das tiefe P+ Zenergebiet 370 sehr stark dotiert ist, ist der Spannungskoeffizient des Kondensators 372, der das tiefe P+ Zenergebiet 370 als eine untere Platte verwendet, sehr klein. Somit geht die an die Anschlüsse 386 und 388 des MOS-Kondensators 372 angelegte Spannung über die Dicke des Gate-Oxids 380 nahezu vollständig verloren. Der MOS-Kondensator 372 weist somit eine hohe Kapazität bzw. Kapazitanz je Flächeneinheit auf, und diese Kapazität ist in Bezug auf die Spannung an dem Kondensator 372 verhältnismäßig unempfindlich.
  • Das sichere elektrische Feld, das an dem Gate-Oxid 380 angelegt werden kann, ist auf ungefähr 4 Megavolt je Zentimeter für Siliziumdioxid begrenzt. Wenn es sich bei dem Gate-Oxid 372 somit um Siliziumdioxid mit einer Dicke von 40 nm (400 Angström) handelt, weist der resultierende MOS-Kondensator 372 eine Kapazität von ungefähr 16 Volt auf. Somit entspricht die Spannungseinstufung des MOS-Kondensators 372 der Spannungseinstufung des Gate-Oxids der in dem gleichen Substrat wie der Kondensator 372 gebildeten MOSFETs. Diese MOSFETs weisen die in den Abbildungen der 16A und 16B dargestellten MOSFETs auf. Aus diesen Gründen ist der MOSFET-Kondensator 372 eine nützliche Komponente in analogen Schaltungen, die weitere MOSFETs aufweisen, die auf dem gleichen Substrat ausgebildet sind. Der MOS-Kondensator 372 kann an Stelle von Pumpen und anderen Schaltungen verwendet werden, die in integrierten Leistungsschaltungen erforderlich sind.
  • In dem bevorzugten Ausführungsbeispiel wird die zur Gestaltung des Zenergebiets 370 verwendete P+ Zenerimplantierung auch zur stärkeren Dotierung der P+ Sinkergebiete verwendet, wie etwa der in den Abbildungen der 29A, 25 und 26 verwendeten Sinker 350 und 252. Dies reduziert jede etwaige parasitäre NPN-Wirkung zwischen zwei benachbarten N-epi Rinnen bzw. Kanälen.
  • Die Abbildungen der 32, 33, 34 und 35 beziehen sich auf Verfahren und Strukturen zur Verbesserung der Durchbruchspannung eines NPN- oder PNP-Transistors. Dieses Verfahren zur Verbesserung der Durchbruchspannung kann ohne jegliche weitere Verfahrensschritte zu den vorstehend in Bezug auf die Abbildungen der 1A bis 16B verwendeten Schritten eingesetzt werden.
  • In Bezug auf die Abbildung aus 16B ist der P+ Basiskontakt 169 des NPN-Transistors verhältnismäßig dicht an dem N-Typ-Felddotierstoff (ausgebildet gemäß der Abbildung aus 8B) unter dem Feldoxid 100B/C aus 14B angeordnet. Dieser N-Typ-Felddotierstoff ist in der Abbildung aus 32 als das Gebiet bzw. der Bereich 400 abgebildet. Die nahe Anordnung des P+ Basiskontakts 169 an dem N-Typ-Felddotierstoff aus 16B erhöht das elektrische Feld zwischen diesen beiden Bereichen und erhöht somit die Wahrscheinlichkeit für das Auftreten eines Durchbruchs zwischen diesen beiden Bereichen. Dies neigt folglich dazu, BVCES zu senken (d. h. den Durchbruch zwischen dem Kollektor und dem Emitter, wobei die Basis mit dem Emitter kurzgeschlossen ist). Die Struktur aus 32 verbessert die vorstehenden Strukturen, indem der ringförmige P+ Basiskontakt 402 in einem größeren Abstand L1 zu dem N-Typ-Felddotierstoff 400 gebildet wird. Dieser Abstand L1 stellt sicher, dass die Durchbruchspannung zwischen dem Basiskontakt 402 und dem Kollektor 404 (oder jedem N Sinker 406, der mit dem Kollektor verbunden ist) oder zwischen dem Basiskontakt 402 und der Felddotierung 400 größer ist als ein vorbestimmter Abstand, der erforderlich ist, um einen Durchbruch auf der Betriebsspannung zu verhindern. Bei der Struktur aus 32 wird die Felddotierung 400 mit einer Länge L2 gestaltet, die ausreicht, um eine Ausbreitung der Verarmung zwischen dem P+ Basiskontakt 402 und dem N Sinker 406 oder dem Kollektor 404 zu ermöglichen, ohne dass dies zu einem Durchbruch bei der Betriebsspannung führt. Die Kombination der Abstände L1 und L2 führt zu einem bipolaren Transistor mit hoher Spannung ohne nachteilige Auswirkungen auf den Betrieb.
  • Die Abbildung aus 33 zeigt eine Modifikation der Abbildung aus 32, wobei die N Felddotierung 400 durch einen N-Driftbereich 410 (der gemäß der Abbildung aus 13A ausgebildet ist) ersetzt wird. Die N-Drift-Implantierung kann auch zur Gestaltung einer leicht dotierten Drain in einem Hochspannungs-NMOS-Transistor verwendet werden. Der Fachmann auf dem Gebiet erkennt, wie das Drift-Gebiet 410 aus 33 unter Verwendung der N-Blanket-Implantierung gemäß den Abbildungen der 13A und 13B erzeugt werden kann, wie dies bereits vorstehend beschrieben worden ist. Bei den Bausteinen aus den Abbildungen der 32 und 33 kann die Länge L2 der Felddotierung 400 oder des N-Drift-Gebiets 410 variiert werden, um die gewünschte Durchbruchspannung zu erreichen, ohne dabei den Betrieb des NPN-Transistors signifikant zu beeinflussen. In dem ein Abstand L1 oder L2 von 1 bis 2 Mikron bereitgestellt wird, kann eine Durchbruchspannung von 16 bis 20 Volt oder mehr erreicht werden.
  • Die Strukturen aus den Abbildungen der 32 und 33 sind vollständig mit den vorstehend in Bezug auf die Abbildungen der 1A bis 16B beschriebenen Verfahren bzw. Abläufen kompatibel, und sie können ohne jegliche zusätzliche Maskierungs- oder Verfahrensschritte gestaltet werden. Diese Strukturen können somit in Verbindung mit den verschiedenen vorstehend im Text beschriebenen MOSFETs und bipolaren Transistoren gestaltet werden.
  • Die PNP-Transistorstrukturen aus den Abbildungen der 34 und 35 veranschaulichen die gleichen Prinzipien, wie sie in Bezug auf die entsprechenden Abbildungen der 32 und 33 beschrieben worden sind. In der Abbildung aus 34 ist der N+ Basiskontakt 412 des PNP-Transistors in einem ausgewählten Abstand L1 räumlich von der P Felddotierung 414 (die in den Schritten gebildet wird, die in den 9A und 9B dargestellt sind) getrennt, um die Durchbruchspannung zu erhöhen. Der Abstand L2 wird so ausgewählt, dass eine gewünschte Durchbruchspannung zwischen dem N+ Basiskontakt 412 und dem P+ Kollektor 416 oder dem P+ Sinker 418 vorgesehen wird.
  • In der Abbildung aus 35 kann die N– Drift-Implantierung in Bezug auf das N– Drift-Gebiet 410 erörterte N– Drift-Implantierung auch so verwendet werden, dass sie das N+ Basisgebiet 412 von dem Kollektor 416 und der Felddotierung 414 für eine erhöhte Durchbruchspannung trennt. Die Strukturen aus den Abbildungen der 34 und 35 können in Verbindung mit allen anderen in Bezug auf die Abbildungen der 1A bis 16B beschriebenen Strukturen und den verbleibenden bzw. anderen in der Patentschrift beschriebenen Strukturen gebildet werden. Unter Verwendung der Strukturen aus den Abbildungen der 32 bis 35 zur Erhöhung der Durchbruchspannungen der Bausteine, kann deren ehemalige Durchbruchspannung von 16 Volt jetzt auf eine Durchbruchspannung von über 20 Volt erhöht werden, ohne dabei die Leistungseigenschaft der Bausteine signifikant zu beeinträchtigen.
  • Hiermit wird ferner festgestellt, dass die P Felddotierung 414 stärker dotiert ist als die in der Abbildung aus 32 dargestellte N Felddotierung 400. Folglich wird durch die P Felddotierung 414 in dem Baustein aus den Abbildungen der 33 und 35 nur ein geringer Spannungsabfall absorbiert.
  • Die Durchbruchspannungen der Transistoren aus den Abbildungen der 33 und 35 können leicht an die Durchbruchspannung des 16-Volt-NMOS-Transistors angeglichen werden, der in der Abbildung aus 16A in Abschnitt E abgebildet ist, da all diese Bausteine die gleiche N– Drift-Implantierung verwenden, welche mit der gleichen Länge bereitgestellt werden kann. Zum Beispiel können die N– Drift-Gebiete für die verschiedenen Transistoren eine Länge von 2 bis 3 Mikron aufweisen, um eine höhere Durchbruchspannung als 12 Volt zu erreichen.

Claims (11)

  1. Verfahren zum Ausbilden eines MOS-Transistors (353), eines DMOS-Transistors (300, 302) und eines bipolaren Transistors (10C, 304) in dem gleichen Substrat, wobei das Verfahren die folgenden Schritte umfasst: (a) Implantieren von Borionen in einen ersten Bereich eines N-dotierten Halbleitermaterials (42) mit einer ersten Energie von etwa 60 KeV und einer Dosierung von 0,5–1,5 E14 Ionen je cm2; (b) Einsteuern der genannten Borionen zur Gestaltung eines Bodys (308) des genannten DMOS-Transistors (302, 302); (c) Implantieren der genannten Borionen in einen zweiten Bereich des genannten Halbleitermaterials nach der Gestaltung des genannten Body (308) des genannten DMOS-Transistors mit einer zweiten Energie von 100–150 KeV und einer zweiten Dosierung von 5–9 E12 Ionen je cm2, so dass der Basisbereich des genannten bipolaren Transistors flacher ist und einen geringeren Widerstand aufweist als der genannte Body (308) des genannten DMOS-Transistors; (d) Einsteuern der genannten Borionen in den genannten zweiten Bereich, so dass ein Basisbereich (310, 318) des genannten bipolaren Transistors gebildet wird; (e) Implantieren von Borionen in den genannten zweiten Bereich mit einer dritten Energie von ungefähr 40 KeV und mit einer dritten Dosierung von 0,5–5 E14 Ionen je cm2, um eine Oberflächendotierung des genannten Basisbereichs des genannten bipolaren Transistors mit geringem Widerstand vorzusehen; (f) Implantieren von Borionen in den genannten zweiten Bereich mit einer vierten Energie von ungefähr 60 KeV und mit einer vierten Dosierung von ungefähr 3 E15 Ionen je cm2, so dass an einer oberen Oberfläche des genannten Basisbereichs des genannten bipolaren Transistors ein Basiskontaktbereich (320) erzeugt wird, um einen ohmschen Kontakt zwischen einer Metallschicht, welche den genannten Basiskontaktbereich berührt, und dem genannten Basisbereich des genannten bipolaren Transistors zu ermöglichen; (g) Ausbilden eines Gate (351) des genannten MOS-Transistors (353), das einen Kanalbereich von N-dotiertem Halbleitermaterial (42) überlagert und von diesem isoliert (357) ist; (h) Ausbilden eines P-dotierten Source-Bereichs (352); und (i) Anpassen einer Schwellenspannung des genannten MOS-Transistors durch Implantieren von Borionen in den genannten Kanalbereich in dem genannten Halbleitermaterial mit einer Implantierungsenergie von 80–200 KeV und einer Dosierung im Bereich einer weniger E12 Ionen je cm2, so dass die genannten Borionen für die Implantierung in den genannten Kanalbereich das genannte Gate penetrieren, wobei die genannten Borionen ausreichen, um eine Schwellenspannung des genannten MOS-Transistors anzupassen, dass eine gewünschte Schwellenspannung erreicht wird; wobei (j) der genannte Schritt des Anpassens einer Schwellenspannung des genannten MOS-Transistors nach dem genannten Steuerschritt zur Gestaltung des genannten Bodys (30) des genannten DMOS-Transistors in dem genannten gleichen Substrat ausgeführt wird, um es zu verhindern, dass die genannten Borionen in dem genannten Kanalbereich dem genannten Diffusionsschritt ausgesetzt werden.
  2. Verfahren nach Anspruch 1, wobei es sich bei dem genannten MOS-Transistor um einen lateralen MOS-Transistor handelt, und wobei der genannte Schritt des Gestaltens eines P-dotierten Source-Bereichs (352) ferner den Schritt des Gestaltens eines P-dotierten Drain-Bereichs (354) gleichzeitig zur Gestaltung des genannten Source-Bereichs umfasst, wobei der genannte Source-Bereich und der genannte Drain-Bereich eine Selbstausrichtung mit dem genannten Gate (351) aufweisen, wobei der genannte Source-Bereich und der genannte Drain-Bereich durch Implantieren von Borionen in ausgesetzte Bereiche angrenzend an das genannte Gate gebildet werden, während das genannte Gate als eine Maske verwendet wird, wobei die genannten Borionen zur Gestaltung des genannten Source-Bereichs und des genannten Drain-Bereichs mit einer vierten Energie und einer fünften Dosierung implantiert werden; wobei der genannte Schritt des Anpassens einer Schwellenspannung des genannten MOS-Transistors das Implantieren der genannten Borionen mit einer fünften Implantierungsenergie umfasst, die ausreicht, um das genannte Gate zu penetrieren, so dass die genannten Dotierungen in den genannten Kanalbereich (360) implantiert werden, und mit einer sechsten Dosierung, die zumindest eine Größenordnung kleiner ist als die genannte fünfte Dosierung.
  3. Verfahren nach Anspruch 2, wobei die genannte sechste Dosierung mindestens zwei Größenordnungen kleiner ist als die genannte fünfte Dosierung.
  4. Verfahren nach Anspruch 2, wobei die genannte sechste Dosierung mindestens drei Größenordnungen kleiner ist als die genannte fünfte Dosierung.
  5. Verfahren nach einem der Ansprüche 1, 2, 3 oder 4, wobei der genannte Source-Bereich (352) nach dem genannten Schritt des Anpassens der genannten Schwellenspannung ausgebildet wird.
  6. Verfahren nach einem der Ansprüche 1, 2, 3 oder 4, wobei der genannte Source-Bereich (352) vor dem genannten Schritt des Anpassens der genannten Schwellenspannung ausgebildet wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei der genannte Schritt des Anpassens der genannten Schwellenspannung des genannten MOS-Transistors ohne etwaige zusätzliche Maskierungsschritte zu den Schritten ausgeführt wird, die zur Bildung des genannten Source-Bereichs (352) verwendet werden.
  8. Verfahren nach einem der Ansprüche 1 bis 6, wobei der genannte Schritt des Anpassens der genannten Schwellenspannung des genannten MOS-Transistors ohne etwaige zusätzliche Maskierungsschritte zu den Schritten ausgeführt wird, die zur Bildung des genannten Source-Bereichs (352) verwendet werden, und wobei der genannte Schritt des Anpassens der genannten Schwellenspannung ferner Borionen in andere ausgesetzte N- oder P-Leitfähigkeitsbereiche auf dem genannten Halbleitermaterial implantiert.
  9. Verfahren nach einem der Ansprüche 2 bis 8, wobei die genannte sechste Dosierung im Bereich von 10 E12 Ionen je cm2 liegt.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei der genannte Schritt des Gestaltens des genannten Source-Bereichs (352) eine Mustergestaltung einer Fotoresist-Maskierungsschicht (360) umfasst, welche das genannte Halbleitermaterial überlagert, sowie das Abscheiden von Borionen in ausgesetzte Abschnitt des genannten Halbleitermaterials, so dass der genannte Source-Bereich selbstausgerichtet mit dem genannten Gate (351) ausgebildet wird, und wobei der genannte Schritt des Anpassens der genannten Schwellenspannung ausgeführt wird, während die genannte Fotoresist-Maskierungsschicht weiterhin das genannte Halbleitermaterial überlagert, so dass der genannte Schritt des Anpassens der genannten Schwellenspannung keinen weiteren Maskierungsschritt mit sich bringt.
  11. Verfahren nach Anspruch 10, wobei die genannte Fotoresist-Maskierungsschicht (360) und der genannte Schritt des Abscheidens von Borionen zur Gestaltung des genannten Source-Bereichs (352) zur Gestaltung von P-dotierten Bereichen in anderen Bausteinen als dem genannten MOS-Transistor verwendet werden.
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