DE69013064T2

DE69013064T2 - Verfahren zur Herstellung eines Halbleiter-Bauelements.

Info

Publication number: DE69013064T2
Application number: DE69013064T
Authority: DE
Inventors: Wilhelmus Jacobus Mari Josquin
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1989-06-16
Filing date: 1990-06-11
Publication date: 1995-04-27
Anticipated expiration: 2010-06-12
Also published as: JPH0325969A; US4988633A; EP0403009B1; JPH0785494B2; KR910001876A; GB2233492A; EP0403009A1; GB8913904D0; DE69013064D1

Description

Die Erfindung behandelt ein Verfahren zur Herstellung eines Halbleiter- Bauelements mit einem bipolaren Transistor und einem Isolierschicht-Feldeffekttransistor und insbesondere, aber nicht ausschließlich, ein Verfahren zur Herstellung eines Halbleiter-Bauelements mit einem bipolaren Transistor und komplementären Isolierschicht-Feldeffekttransistoren (IGFETs), das eine sogenanntes BiCMOS-Bauelement ist.
US-A-4752589 beschreibt ein Verfahren zur Herstellung eines Halbleiter- Bauelements mit einem bipolaren Transistor und einem Isolierschicht-Feldeffekttransistor, wobei das Verfahren die Bereitstellung eines Halbleiterkörpers umfaßt, der neben einer Hauptfläche einen Kollektorbereich mit Leitfähigkeit einer ersten Art an einer ersten Anordnungsfläche hat und einen ersten Senkenbereich mit Leitfähigkeit der ersten Art an einer zweiten Anordnungsfläche, so daß auf der zweiten Anordnungsfläche ein isoliertes Gate definiert wird und Störstellen zur Bildung von Source- und Drain-Bereichen mit Leitfähigkeit der entgegengesetzten Art im ersten Senkenbereich eingeführt werden, wodurch auf der ersten Anordnungsfläche eine Schicht bereitgestellt wird, die mit Störstellen der entgegengesetzten Leitfähigkeit dotiert ist, um über das Ausdiffundieren von Störstellen in den Kollektorbereich einen Extrinsic-Basisbereich im Kollektorbereich zu bilden, wobei eine Isolierschicht zur Abdeckung der dotierten Schicht bereitgestellt wird, die eine Öffnung durch die isolierende und die dotierte Schicht bildet, um einen Oberflächenbereich der ersten Anordnungsfläche zu exponieren, und wobei Störstellen zur Bildung eines Intrinsic-Basisbereichs mit Leitfähigkeit der entgegengesetzten Art und ein Emitterbereich mit Leitfähigkeit der ersten Art innerhalb des Intrinsic-Basisbereichs eingeführt werden.
Das in US-A-4752589 beschriebene Verfahren ermöglicht auch die Herstellung eines Isolierschicht-Feldeffekttransistors mit Leitfähigkeit der ersten Art in einer dritten Anordnungsfläche, um komplementäre und dementsprechend mit n-Kanal und p-Kanal ausgestattete Isolierschicht-Feldeffekttransistoren (oder auch MOSTs) innerhalb von Senkenbereichen mit Leitfähigkeit der jeweils entsprechenden komplementären Art zu ermöglichen, um ein sogenanntes BiCMOS-Bauelement zu bilden.
In dem in US-A-4752589 beschriebenen spezifischen Beispiel wird beim Kollektorbereich eine Technologie eingebetteter Bereiche eingesetzt, und der Senkenbereich mit Leitfähigkeit der ersten Art wird in einer Epitaxialschicht mit Leitfähigkeit der entgegengesetzten Art gebildet, wobei beide einen entsprechenden hoch dotierten Bereich mit Leitfähigkeit der ersten Art berühren, der auf der Oberfläche des darunterliegenden Substrats mit Leitfähigkeit der entgegengesetzten Art gebildet wird.
Nach der Definition der Bauelementflächen und der Bildung der Kollektor- und Senkenbereiche werden die dotierte Schicht und die abdeckende Isolierschicht zur Schaffung des Extrinsic-Basisbereichs bereitgestellt. Die Öffnung wird dann gebildet, indem ein erstes Fenster durch die isolierenden und dotierten Schichten definiert wird, und die Störstellen zur Bildung des Intrinsic-Basisbereichs werden implantiert. Anschließend werden über anisotropes Ätzen einer abgesetzten Isolierschicht auf den Kanten der dotierten Schicht Isolierbereiche bereitgestellt, um ein kleineres zweites Fenster zu bilden, durch das die Störstellen zur Bildung des Emitters eingeführt werden. Nach Einführung der emitterbildenden Störstellen wird bewirkt, daß die eingeführten Störstellen diffundieren, um den Extrinsic- und den Intrinsic-Basisbereich und den Emitterbereich zu bilden.
Zusätzlich zu dem in US-A4752589 beschriebenen Verfahren tritt die Bildung von komplementären Isolierschicht-Feldeffekttransistoren während der Bildung des bipolaren Transistors auf. Insbesondere wird nach der Einführung der Störstellen zur Bildung des Intrinsic-Basisbereichs und nach der Bildung der Isolierbereiche eine thermische Oxidation ausgeführt, um das Gate-Oxid für die komplementären IGFETs bereitzustellen. Diese thermische Oxidation führt zu einer oxidationsverstärkten Diffusion der Störstellen, wodurch die Erreichung eines flachen Basisprofils erschwert wird. Zudem hat die vorangegangene anisotrope Ätzung, beispielsweise eine Plasmaätzung, einen nachteiligen Effekt auf die Qualität des Gate-Oxids. Nach der Definition der isolierten Gates für die komplementären IGFETs werden der Emitter- und der Kollektor bereich des bipolaren Transistors exponiert, und eine weitere Schicht - im beschriebenen Beispiel eine polykristalline Siliziumschicht - wird abgesetzt und strukturiert, um die isolierten Gates zu vervollständigen und die Kollektor- und Emitterelektroden zu bilden. Nach einer ersten Implantation von Störstellen mit Leitfähigkeit der ersten Art - im beschriebenen Beispiel sind dies Phosphorionen - um den niedrig dotierten Drain- Anschluß des n-Kanal-IGFETs zu definieren, werden weitere Störstellen mit Leitfähigkeit der ersten Art - im beschriebenen Beispiel Arscnionen - implantiert, um die Source- und Drain-Bereiche des n-Kanal-IGFETs zu bilden und um die Störstellen bereitzustellen, die nach einem Diffüsions- oder Drive-in-Prozeß den Emitterbereich und den Kollektorkontakt bilden, so daß die gleiche Implantationsdosis und -energie für die n- Kanal-Source- und -Drain-Bereiche und für den Emitterbereich verwendet wird. Zusätzlich werden die implantierten Störstellen selbstverständlich dem gleichen Drive-in- Prozeß unterzogen, so daß erneut ein Kompromiß zwischen den Erfordernissen des bipolaren Transistors und denen der komplementären IGFETs erzielt werden muß.
Eine Aufgabe der Ertindung ist es, die eingangs erwähnten Nachteile und Probleme zu beseitigen oder zumindest zu mindern.
Erfindungsgemaß wird ein Verfahren verschafft zur Herstellung eines Halbleiter-Bauelements mit einem bipolaren Transistor und einem Isolierschicht- Feldeffekttransistor, wobei das Verfahren die Bereitstellung eines Halbleiterkörpers umfaßt, der neben einer Hauptfläche einen Kollektorbereich mit Leitfähigkeit einer ersten Art an einer ersten Anordnungsfläche hat und einen ersten Senkenbereich mit Leitfähigkeit der ersten Art an einer zweiten Anordnungsfläche, so daß auf der zweiten Anordnungsfläche ein isoliertes Gate definiert wird und Störstellen zur Bildung von Source- und Drain-Bereichen mit Leitfähigkeit der entgegengesetzten Art im ersten Senkenbereich eingeführt werden, wodurch auf der ersten Anordnungsfläche eine dotierte Schicht bereitgestellt wird, die mit Störstellen mit Leitfähigkeit der entgegengesetzten Art auf der ersten Anordnungsfläche dotiert ist, um über das Ausdiffundieren von Störstellen in den Kollektorbereich einen Extrinsic-Basisbereich im Kollektorbereich zu bilden, wobei eine Isolierschicht zur Abdeckung der dotierten Schicht bereitgestellt wird, die eine Öffnung durch die isolierende und die dotierte Schicht bildet, um einen Oberflächenbereich der ersten Anordnungsfläche zu exponieren, und wobei durch die Öffnung Störstellen zur Bildung eines Intrinsic-Basisbereichs mit Leitfähigkeit der entgegengesetzten Art im Kollektorbereich und eines Emitterbereichs mit Leitfähigkeit der ersten Art innerhalb des Intrinsic-Basisbereichs eingeführt werden, dadurch gekennzeichnet, daß die dotierte Schicht über die Bereitstellung einer dotierbaren Schicht auf der ersten Anordnungsfläche gebildet wird und anschließend die Störstellen eingeführt werden, um die Source- und Drain-Bereiche zu bilden, bevor die Isolierschicht bereitgestellt wird, wodurch die dotierbare Schicht mit Störstellen mit Leitfähigkeit der entgegengesetzten Art dotiert wird, und daß die Isolierschicht bereitgestellt wird, um die erste und die zweite Anordnungsfläche abzudecken, so daß die Isolierschicht die zweite Anordnungsfläche bezüglich der Störstellen zur Bildung der Intrinsic-Basis und des Emitterbereichs maskiert.
Es sollte beachtet werden, daß der hier verwendete Begriff "Intrinsic- Basisbereich" jenen Teil des bipolaren Transistors bezeichnet, der den aktiven Basisbereich zwischen dem Kollektor- und dem Emitterbereich bildet, während der Begriff "Extrinsic-Basisbereich" jenen Teil des bipolaren Transistors bezeichnet, der typischerweise mit dem "Intrinsic-Basisbereich" Kontakt hat, um den elektrischen Kontakt mit der Basis zu erleichtern.
Bei einem erfindungsgemäßen Verfahren wird die Öffnung zur Einführung der Störstellen zur Bildung des Intrinsic-Basisbereichs und des Emitterbereichs nicht geöffnet, bevor der IGFET gebildet ist, wodurch die Bildung eines Gate-Oxids guter Qualität für den IGFET ermöglicht wird und wodurch ferner die Probleme der oxidationsverstärkten Diffusion vermieden werden, so daß ein flaches Basisprofil erzielt werden kann. Ferner dient die Isolierschicht dazu, den IGFET bezüglich der Störstellen zur Bildung des Intrinsic-Basisbereichs und des Emitterbereichs zu maskieren, ohne daß eine zusätzliche Maske erforderlich ist. Zusätzlich kann die Bildung des Intrinsic-Basisbereichs und des Emitterbereichs unabhängig vom IGFET optimiert werden. Das Verfahren sollte es ferner ermöglichen, die Anzahl der Prozeßschritte zu minimieren oder zumindest zu reduzieren.
Komplementäre IGFETs können gebildet werden, um ein BiCMOS-Bauteil zu schaffen, indem ein zweiter Senkenbereich mit Leitfähigkeit der entgegengesetzten Art an einer dritten Anordnungsfläche neben der ersten Hauptfläche bereitgestellt wird und somit isolierte Gates auf der zweiten und der dritten Anordnungsfläche definiert werden, wobei Störstellen bei maskierter zweiter und dritter Anordnungsfläche eingeführt werden, um im zweiten Senkenbereich vor Bereitstellung der Isolierschicht Source- und Drain-Bereiche mit Leitfähigkeit der ersten Art zu bilden, und indem die Isolierschicht zur Abdeckung der dritten Anordnungsfläche bereitgestellt wird, so daß die dritte Anordnungsfläche bezüglich der Störstellen zur Bildung der Intrinsic-Basis und des Emitterbereichs maskiert wird.
Vorzugsweise umfaßt das Verfahren weiter die Bereitstellung der dotierbaren Schicht auf einer Gate-Isolierschicht und die Einführung von Störstellen mit Leitfähigkeit der ersten Art in die Schicht, wobei der Teil der dotierbaren Schicht auf der ersten Anordnungsfläche maskiert ist, um die leitfähige(n) Gate-Schicht(en) des Isolierschicht-Feldeffekttransistors (der Isolierschicht-Feldeffekttransistoren) zu bilden.
Allgemein kann die Öffnung gebildet werden, indem ein erstes Fenster durch die Isolierschicht und die dotierte Schicht definiert wird, wobei Isolierbereiche an Kanten der dotierten Schicht geschaffen werden, um ein zweites, kleineres Fenster zu bilden, und indem die Störstellen zur Bildung des Emitterbereichs durch das zweite Fenster eingeführt werden, wodurch eine gute Trennung des Emitterbereichs vom Extrinsic-Basisbereich ermöglicht wird. Allgemein werden die Störstellen zur Bildung des Intrinsic-Basisbereichs über das erste Fenster eingeführt, um eine gute Verbindung zwischen dem Extrinsic- und dem Intrinsic-Basisbereich zu ermöglichen. Die Störstellen zur Bildung des Intrinsic-Basisbereichs können aber über das zweite Fenster eingeführt werden, obwohl hierzu die Verwendung eines Basiskopplungsimplantats vor der Bildung der Isolierbereiche erforderlich sein kann, wie in "IEEE Transactions on Electron Devices", Band 35, Nr. 8, August 1988, Seite 1247-1255, beschrieben wird.
Ein erfindungsgemäßes Verfahren kann weiter die Bildung einer relativ dünnen Isolierschicht umfassen, die den Oberflächenbereich und die durch das erste Fenster exponierten Kanten der dotierten Schicht abdeckt, bevor die Störstellen mit entgegengesetzter Leitfähigkeit implantiert werden, um den Intrinsic-Basisbereich zu bilden, wobei bewirkt wird, daß die implantierten Störstellen und die Störstellen in der dotierten Schicht in den Halbleiterkörper eindiffundieren, um den Extrinsic- und den Intrinsic-Basisbereich zu bilden, bevor die Störstellen zur Bildung des Emitterbereichs eingeführt werden. Die Isolierschicht kann als Oxidschicht bereitgestellt sein, beispielsweise als Tetraethylorthosilikat-(TEOS)-Schicht, und als fließfähige Isolierschicht, beispielsweise als Borophosphosilikatglas-Schicht. Die relativ dünne Isolierschicht kann gebildet werden, indem die fließfähige Isolierschicht verahiaßt wird, in einer leicht oxidierenden Atmosphäre zu fließen, so daß die dünne Isolierschicht gebildet wird, wobei zusätzlich Störstellen oder Dotierstoffe der fließfähigen Isolierschicht daran gehindert werden, in den Emitterbereich einzudringen.
Die dotierfähige Schicht kann aus einem geeigneten Material gebildet sein, in das Dotierstoffe eingeführt werden können, sofern die eingeführten Dotierstoffe veranlaßt werden können, in den darunterliegenden Halbleiterkörper zu diffundieren. Beispielsweise kann die dotierfähige Schicht polykristallines oder amorphes Silizium umfassen. Die dotierfähige Schicht kann auch verwendet werden, um die leitfahige(n) Gate-Schicht(en) des (der) IGFETs zu bilden, wobei die leitfähige(n) Gate-Schicht(en) normalerweise mit Phosphor dotiert wird (werden), während die dotierte Schicht bei einem npn-Transistor mit Bor dotiert wird. Die Ausrichtungstoleranzen, die erforderlich sind, um den Teil der dotierfähigen Schicht auf der ersten Anordnungsfläche bezüglich der Störstellen zur Bildung der leitfähige(n) Gate-Schicht(en) zu maskieren, dürfen aber nicht kritisch sein.
Der Emitterbereich kann über eine Implantation mit anschließendem Drive-in der Störstellen gebildet werden. Alternativ dazu kann der Emitterbereich gebildet werden, indem eine weitere dotierte Schicht abgesetzt wird, beispielsweise eine dotierte polykristalline Siliziumschicht, und indem die Störstellen anschließend veranlaßt werden, durch die Öffnung in den Halbleiterkörper einzudiffundieren. Bei diesem Beispiel können dann Kontaktlöcher für Elektroden für die Transistoren durch die weitere dotierte Schicht und die Isolierschicht geöffnet werden, und nach dem Absetzen und Strukturieren des leitfähigen Materials zur Bildung der Elektroden können exponierte Abschnitte der weiteren dotierten Schicht einfach unter Verwendung der Elektroden der Transistoren als Maske entfernt werden, so daß keine gesonderte Maske erforderlich ist.
Ausführungsbeispiele der Erflndung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
die Figuren 1 bis 4 Querschnittansichten eines Teils eines Halbleiterkörpers, die Phasen eines erfindungsgemäßen Verfahrens zur Herstellung eines Halbleiter-Bauelements mit bipolarem Transistor und komplementären IGFETs darstellen;
die Figuren 5 bis 7 vergrößerte Querschnittansichten eines Abschnitts des in den Figuren 1 bis 4 dargestellten Halbleiterkörperteils mit der Darstellung von Phasen eines erfindungsgemäßen Verfahrens zur Herstellung eines Halbleiter-Bauelements mit bipolarem Transistor, die als weitere Schritte des in den Figuren 1 bis 4 gezeigten Verfahrens geeignet sind; und
Figur 8 eine Querschnittansicht, ähnlich den Figuren 1 bis 4, mit der Wiedergabe eines unter Verwendung eines erfindungsgemäßen Verfahrens hergestellten Halbleiter-Bauelements.
Selbstverständlich sind die Figuren rein schematisch und nicht maßstabgetreu gezeichnet, wobei verschiedene Abmessungen und insbesondere die Dicke der Schichten und Bereiche im Interesse der Verdeutlichung relativ übertrieben dargestellt sind.
In den Zeichnungen ist ein Verfahren zur Herstellung eines Halbleiter- Bauelements mit einem bipolaren Transistor T und einem Isolierschicht-Feldeffekttransistor P dargestellt, wobei das Verfahren die Schaffung eines Halbleiterkörpers 1 neben einer ersten Hauptfläche 1a umfaßt sowie die Schaffung eines Kollektorbereichs mit Leitfähigkeit einer ersten Art an einer ersten Anordnungsfläche 10 und eines ersten Senkenbereichs 3 mit Leitfähigkeit der ersten Art an einer zweiten Anordnungsfläche 12, wodurch ein isoliertes Gate 9 auf der zweiten Anordnungsfläche 12 definiert wird und wobei Störstellen zur Bildung von Source- und Drain-Bereichen 90 und 91 mit Leitfähigkeit der entgegengesetzten Art im ersten Senkenbereich eingeführt werden und wobei eine mit Störstellen mit Leitfähigkeit der entgegengesetzten Art dotierte Schicht 31 auf der ersten Anordnungsfläche 10 bereitgestellt wird, um einen Extrinsic-Basisbereich 40 (Figuren 5 bis 7) zu bilden, und wobei weiter eine Isolierschicht 50, 51 zur Abdeckung der dotierten Schicht 31 geschaffen wird, so daß eine Öffnung 60, 61 durch die Isolierschicht 50 und die dotierte Schicht 31 gebildet wird, um einen Oberflächenbereich der ersten Anordnungsfläche 10 zu exponieren, und wobei weiter durch die Öffnung Störstellen eingeführt werden, um einen Intrinsic-Basisbereich 41 mit Leitfähigkeit der entgegengesetzten Art sowie innerhalb des Intrinsic-Basisbereichs 41 einen Emitterbereich 80 zu bilden.
Gemäß der Erfindung umfaßt das Verfahren ferner die Bildung der dotierten Schicht 31, indem eine dotierbare Schicht 30 auf der ersten Anordnungsfläche 10 geschaffen und anschließend die Störstellen zur Bildung der Source- und Drain-Bereiche 90, 91 vor der Bereitstellung der Isolierschicht 50, 51 eingeführt werden, wodurch die dotierbare Schicht mit Störstellen mit Leitfähigkeit der entgegengesetzten Art dotiert wird, und indem die Isolierschicht 50, 51 geschaffen wird, um die erste und die zweite Anordnungsfläche 10 und 12 abzudecken, so daß die Isolierschicht 50, 51 die zweite Anordnungsfläche 12 bezüglich der Störstellen zur Bildung der Intrinsic-Basis 41 und des Emitterbereichs 80 maskiert.
Die Öffnung zur Einführung der Störstellen zur Bildung des Intrinsic- Basisbereichs 41 und des Emitterbereichs 80 wird somit erst nach der Bildung des IGFETs P geöffnet, wobei die Bildung eines Gate-Oxids guter Qualität ermöglicht wird und die Probleme der oxidationsverstärkten Diffusion vermieden oder zumindest vermin dert werden, so daß es möglich wird, ein flaches Basisprofil zu erzielen. Zusätzlich kann die Bildung des Intrinsic-Basisbereichs 41 und des Emitterbereichs 80 unabhängig von den IGFETs optimiert werden. Da die Isolierschicht 50, 51 als Maske zur Maskierung der zweiten Anordnungsfläche 12 (und damit des IGFETs P) bezüglich der Störstellen zur Bildung des Intrinsic-Basisbereichs 41 und des Emitterbereichs 80 dient, sind auch keine zusätzlichen Maskierungsschritte erforderlich, weil es lediglich notwendig ist, die Öffnung 60, 61 zu bilden, um die Vervollständigung des bipolaren Transistors T zu ermöglichen.
Ein derartiges Verfahren kann insbesondere bei der Herstellung einer sogenannten integrierten BiCMOS-Schaltung eingesetzt werden, wobei komplementäre Isolierschicht-Feldeffekttransistoren (IGFETs) N und P - also n-Kanal- und p-Kanal- IGFETs - im gleichen Halbleiterkörper gebildet werden, da das Herstellungsverfahren für den bipolaren Transistor eine minimale Anzahl von Anderungen beim zur Bildung der komplementären IGFETs verwendeten Prozeß beinhaltet. Unter derartigen Umständen umfaßt das Verfahren ferner die Schaffung eines zweiten Senkenbereichs 15 mit Leitfähigkeit der entgegengesetzten Art an einer dritten Anordnungsfläche 14 neben der ersten Hauptfläche 1a, wodurch isolierte Gates 8, 9 auf der zweiten und der dritten Anordnungsfläche 12 und 14 definiert und Störstellen eingeführt werden, wobei die erste und die zweite Anordnungsfläche 10 und 12 zur Bildung von Source- und Drain- Bereichen 93, 94 mit Leitfähigkeit der ersten Art im zweiten Senkenbereich 15 maskiert sind, bevor die Isolierschicht 50, 51 geschaffen wird; sowie die Schaffung der Isolierschicht 50, 51 zur Abdeckung der dritten Anordnungsfläche 14, um die dritte Anordnungsfläche 14 bezüglich der Störstellen zur Bildung der Intrinsic-Basis 41 und des Emitterbereichs 80 zu maskieren.
Es ist selbstverständlich ersichtlich, daß, obwohl die Figuren die Herstellung eines einzelnen bipolaren Transistors T und eines einzelnen Paars komplementärer IGFETs N und P zeigen, das Halbleiter-Bauelement in der praktischen Anwendung zahlreiche derartige bipolare Transistoren T und komplementäre IGFETs N und P umfaßt, die in konventioneller Weise durch Aufbringung eines Metallbelags miteinander verbunden sind, um die gewünschte Schaltung zu bilden.
In dem in den Zeichnungen gezeigten spezifischen Beispiel umfaßt der Halbleiterkörper 1 ein monokristallines Siliziumsubstrat mit Leitfähigkeit der entgegengesetzten Art - in diesem Beispiel mit p-Leitfähigkeit - mit einem Widerstand von typischerweise 10 Ohm-cm, in das unter Verwendung einer geeigneten Maske Störstellen mit Leitfähigkeit der ersten Art (in diesem Beispiel mit n-Leitfähigkeit) eingeführt werden, um an der ersten Anordnungsfläche 10 einen ersten hoch dotierten eingebetteten Bereich 21 zu bilden, der später einen Teil des Kollektorbereichs 20 des bipolaren Transistors T bildet, und um an der zweiten Anordnungsfläche 12 einen zweiten hoch dotierten eingebetteten Bereich 4 zu bilden, der später einen ersten oder n- Senkenbereich 3 für den p-Kanal-IGFET P begrenzt. Eine Schicht 5 (in den Figuren durch gestrichelte Linien angegeben) mit Silizium mit p-Leitfähigkeit und einem Widerstand von typischerweise 8-12 Ohm-cm wird auf dem Substrat 2, das die eingebetteten Bereiche 21 und 4 abdeckt, epitaktisch aufgetragen.
Unter Verwendung von konventionellen fotolitografischen und Ätztechniken wird anschließend eine (nicht dargestellte) Maskenschicht definiert, und Störstellen - normalerweise Phosphorionen - werden implantiert, und anschließend wird bewirkt, daß sie in die Epitaxialschicht 5 eindiffundieren, um unmittelbar darüber Bereiche mit n-Leitfähigkeit zu bilden und mit den eingebetteten Bereichen 21 und 4 in Kontakt zu treten, so daß ein Bereich mit n-Leitfähigkeit den Haupthilfsbereich 22 des Kollektorbereichs 20 des bipolaren Transistors T bildet und daß der andere Bereich mit n-Leitfähigkeit einen ersten Senkenbereich 3 an der zweiten Anordnungsfläche 12 bildet und später den Senkenbereich n des p-Kanal-IGFETs P bildet.
Die aktiven Anordnungsflächen 10, 12,14 des Halbleiter-Bauelements werden dann definiert beziehungsweise getrennt, indem unter Verwendung konventioneller lokaler Siliziumoxidierungsverfahren mit einer (nicht dargestellten) Siliziumoxid- Siliziumnitrid-Antioxidationsmaske Feldoxidbereiche 6 gebildet werden. Ein Bereich 15 der p-Epitaxialschicht an der dritten Anordnungsfläche 14 wird somit durch das Feldoxid 6 begrenzt, um den Senkenbereich mit p-Leitfähigkeit für den n-Kanal-IGFET N zu definieren.
In dieser Phase können mit nach dem Stand der Technik konventionellen Verfahren verschiedene Implantate zur Schwellwerteinstellung vorgenommen werden. Obwohl dies in den Figuren nicht dargestellt ist, können auch, wie nach dem Stand der Technik bekannt ist, hoch leitfähige Kanalsperrbereiche über eine Ionenimpiantation unterhalb der Feldoxidbereiche 6 gebildet werden. Wie in Figur 1 gezeigt ist, dienen zwei Feldoxidbereiche 6a, 6b zusätzlich zur Aufteilung der Anordnungsflächen 10, 12, 14 auch zur Definition einer Kollektorkontaktfläche 23, die zweimal mit Störstellen mit Leitfähigkeit der ersten Art dotiert wird, und zwar einmal bei der Bildung des Haupthilfsbereichs 22 des Kollektorbereichs 20 und dann erneut durch eine entsprechende Maske zur Bildung einer hoch dotierten Kontaktfläche, um die leitende Verbindung mit dem Kollektorbereich 20 zu aktivieren.
Eine dünne Oxidschicht wird anschließend thermisch aufgetragen und unter Verwendung konventioneller Verfahren definiert, um die Gate-Oxidschicht auf der zweiten und der dritten Anordnungsfläche 12 und 14 zu schaffen. Die dotierbare Schicht wird dann über der ersten Hauptfläche 1a als Schicht norainell undotierten, das heißt nicht eigens dotierten polykristallinen Siliziums unter Verwendung konventioneller Niederdruck-CVD-Verfahren (LPCVD) abgesetzt. Eine nichtkritische Maske 7 (in Figur 1 als gestrichelte Linie dargestellt) wird dann über der Fläche 30' der polykristallinen Siliziumschicht 30 an der ersten Anordnungsfläche 10 bereitgestellt, und anschließend werden Phosphorionen, wie nach dem Stand der Technik bekannt ist, in die exponierte polykristalline Siliziumschicht eingeführt - in diesem Beispiel implantiert - um das polykristalline Silizium leitfähig zu machen. Die leitfähige polykristalline Siliziumschicht und das darunterliegende isolierende Gate-Oxid werden dann unter Verwendung von konventionellen fotolitografischen und Ätztechniken strukturiert, um die isolierten Gates 8 und 9 der n-Kanal- und p-Kanal-IGFETs N und P mit leitfähigen Gate-Schichten 33 und 34 zu definieren.
Nach der Bildung der in Figur 1 gezeigten Struktur wird eine (nicht dargestellte) konventionelle Maskierungsschicht bereitgestellt, um die erste und die zweite Anordnungsfläche 10 und 12 abzudecken und die dritte Anordnungsfläche 14 exponiert zu lassen. Unter Verwendung des isolierenden Gates 8 und der Feldoxidbereiche 6 als Maske werden Phosphorionen in die dritte Anordnungsfläche 14 eingeführt, um, wie nach dem Stand der Technik bekannt ist, einen niedrig dotierten Drain- Anschlußbereich 95 (und auch einen ähnlichen Source-Anschlußbereich 96) zu bilden. Nach dem Entfernen dieser Maskierungsschicht kann ein dünnes thermisches Oxid aufgetragen werden, und anschließend wird über ein LPCVD-Verfahren eine Siliziumoxidschicht abgesetzt und anisotrop geätzt, beispielsweise in einem Plasma unter Verwendung einer Mischung von CHF&sub3;, CF&sub4; in Argon, um darunterliegende Siliziumbereiche zu exponieren und dadurch isolierende Distanzbereiche 17, 18 auf den Seitenwänden der isolierten Gates 8 und 9 der n-Kanal- und p-Kanal-IGFETs N und P zu lassen. Eine weitere konventionelle Maskierungsschicht 101 (Figur 2) wird dann über der ersten und der zweiten Anordnungsfläche 10 und 12 bereitgestellt, und weitere Störstellen mit Leitfähigkeit der ersten Art - in diesem Beispiel Arsenionen - werden üblicherweise über die Implantation durch eine (nicht dargestellte) sehr dünne oder Streu-Oxidschicht unter Verwendung des isolierten Gates 8, der Distanzbereiche 17 und der Feldoxidbereiche 6 als Maske eingeführt, um die Source- und Drain-Bereiche 93 und 94 mit n-Leitfähigkeit des n-Kanal-IGFETs N zu bilden.
Die in Figur 2 gezeigte Maskierungsschicht 101 wird dann entfernt, und eine frische Maskierungsschicht 102 (siehe Figur 3) wird bereitgestellt, um die dritte Anordnungsfläche 14, in der der n-Kanal-IGFET gebildet worden ist, zu maskieren.
Ionen mit p-Leitfähigkeit - in diesem Beispiel Borionen - werden anschließend unter Verwendung des isolierten Gates 9, der Distanzbereiche 18 und der Feldoxid bereiche 6 als Maske in die exponierte Fläche 30' der polykristallinen Siliziumschicht auf der ersten Anordnungsfläche 10 und im ersten Senkenbereich 3 implantiert, um die Source- und Drain-Bereiche 90 und 91 des p-Kanal-IGFETS entsprechend der Darstellung in Figur 3 zu bilden.
Nach dem Entfernen der Maskierungsschicht 102 wird die dotierte Fläche 30' der polykristallinen Siliziumschicht 30 auf der ersten Anordnungsfläche 10 unter Verwendung einer konventionellen nichtkritischen Maske und konventioneller Ätztechniken strukturiert, um die dotierte Schicht 31 zu definieren, indem insbesondere das polykristalline Silizium von der Oberfläche des Kollektorkontaktbereichs 23 entfernt wird.
Obwohl bei der in den Figuren gezeigten Anordnung das Ausmaß der dotierten Schicht 31 nach der Einführung der Störstellen mit p-Leitfähigkeit definiert wird, kann es möglich sein, die undotierte Schicht zu definieren, so daß die Fläche 30' des polykristallinen Siliziums auf der ersten Anordnungsfläche 10 sich nicht auf den Kollektorkontaktbereich erstreckt, aber die in Figur 4 gezeigte physische Form und Größe hat, obwohl sie noch undotiert ist. Diese Definition der undotierten polykristallinen Siliziumfläche 30' könnte entweder vor der Bildung der isolierenden Distanzbereiche 17, 18 oder unmittelbar daran anschließend unter Verwendung einer geeigneten Maske erfolgen. In diesen Fällen muß die Maskierungsschicht 102 geändert werden, so daß sie den Kollektorkontaktbereich 23 abdeckt und somit jenen Bereich 23 bezüglich der Implantation von Störstellen mit p-Leitfähigkeit zur Bildung der dotierten Schicht 31 maskiert. Bei diesen alternativen Anordnungen ist die Struktur nach dem Entfernen der Maske 102 ähnlich der weiter oben beschriebenen Struktur nach der Definition der dotierten Schicht 31 (siehe Figur 4); doch wenn die undotierte Fläche 30' vor der Bildung der isolierenden Distanzbereiche 17, 18 definiert wird, können ähnliche isolierende Distanzbereiche an den Kanten 31b der dotierten Schicht 31 vorliegen.
Die Isolierschicht 50 wird geschaffen, um die dotierte Schicht 31 und auch den Rest der einen Hauptfläche mit der zweiten und der dritten Anordnungsfläche 12 und 14, die die n-Kanal- und p-Kanal-IGFETS N und P enthalten, abzudecken. In diesem Beispiel ist die Isolierschicht 50 aus undotiertem Tetraethylorthosilikat (TEOS) gebildet, das bei Abmessungen der Transistoren T, P, N im Submikronbereich eine Dicke von ungefähr 0,2 um haben kann. Die erste Isolierschicht 50 ist durch eine Schicht 51 eines fließfähigen glasartigen Materials bedeckt - in diesem Beispiel durch eine Schicht aus Borophosphosilikatglas (BPSG), das auch die gesamte Oberfläche abdeckt.
Die Isolierschicht 50 und die abdeckende Glasschicht 51 dienen zum Schutz der komplementären IGFETs N und P bei den anschließenden Prozeßschritten, und aus der folgenden Beschreibung wird deutlich, daß sie auch die Bildung des bipolaren Transistors T unterstützen.
Die Verwendung einer fließfähigen Schicht - in diesem Beispiel die Verwendung einer Glasschicht - ermöglicht die Glättung beziehungsweise Planierung der Oberfläche, die die Reduzierung des Seitenverhältnisses des Emitterfensters unterstützen sollte. Es können jedoch andere Isoliermaterialien verwendet werden, und die Glasschicht 51 kann auch einfach weggelassen werden, falls die Isolierschicht 50 ausreichend dick ist, um die zweite und die dritte Anordnungsfläche 12 und 14 (und damit die komplementären IGFETs N und P) bezüglich der sich anschließenden und im folgenden beschriebenen Prozeßschritte zu maskieren.
Nach der Bildung der Glasschicht 51 über herkömmliche Mittel, wie in Figur 4 gezeigt ist, wird die Öffnung 60, 61 entsprechend der folgenden Beschreibung mit Bezugnahme auf die Figuren 5 und 6 gebildet.
Eine (nicht dargestellte) konventionelle Lochmaske wird auf der Glasschicht 51 bereitgestellt, um eine Maskenöffnung zu definieren, durch die die Glasschicht 51, die Isolierschicht 50 und die dotierte Schicht 31 geätzt werden sollen, um das erste Fenster 60 zu öffnen. In diesem Beispiel kann die Glasschicht 51 unter Verwendung eines isotropen Verfahrens geätzt werden, um eine relativ glatt geformte Kontur zu schaffen und die spätere Abdeckung der Abstufung zu erleichtern, obwohl auch ein anisotroper Ätzprozeß eingesetzt werden kann. Die Isolierschicht 50 und die dotierte Schicht 31 werden dann nacheinander unter Verwendung entsprechender konventioneller anisotroper Ätztechniken geätzt, um den Oberflächenbereich 11 der ersten Anordnungsfläche 10 zu exponieren und um eine gute und deutliche scharfe Ecke an den Kanten 31a der dotierten Schicht 31 zu schaffen und somit das erste Fenster 60 zu definieren, um die Bildung der Isolierbereiche an den Kanten 31a entsprechend der im folgenden wiedergegebenen Beschreibung zu erleichtern.
Anschließend wird der Fluß der Glasschicht 51 bewirkt, indem eine Erhitzung auf ungefähr 925 Grad Celsius in einer leicht oxidierenden Atmosphäre erfolgt, um eine relativ dünne Isolierschicht 55 zu bilden, die den Oberflächenbereich 11 und die exponierten Kanten 31a der dotierten Schicht 31 bedeckt. Dieser Erhitzungsprozeß bewirkt auch, daß die Borionen aus der dotierten Schicht 31 in den Kollektorbereich 20 in einer Tiefe, die bei diesem Beispiel ungefähr 0,15 um beträgt, eindiffundieren, um einen Zwischenbereich 40' zu bilden, der nach der darauffolgenden Verarbeitung den Extrinsic-Basisbereich 40 bildet, der den Intrinsic-Basisbereich 41 berührt und umgibt.
Das Fließen der Glasschicht 51 dient dazu, eine glattere Abstufung an der Oberfläche der Öffnung 60, 61 zu schaffen, wie aus Figur 5 ersichtlich ist, um die spätere Abdeckung der Abstufung zu erleichtern. Dies kann insbesondere zweckmäßig sein, wenn, wie eingangs erwähnt wurde, ein anisotroper Ätzprozeß eingesetzt wurde, um durch die Glasschicht 51 zu ätzen. Die dünne Isolierschicht 55 dient dazu, den Emitter-Basis-Übergang im Endtransistor T zu passivieren und den Dotierstoff daran zu hindern, aus der Borophosphosilikatglas-Schicht 51 den Emitterbereich zu erreichen.
Unter Verwendung des so gebildeten ersten Fensters 60 als Maskenfenster werden Borionen in den Oberflächenbereich 11 implantiert.
Bei ungefähr 875 Grad Celsius kann anschließend eine konventionelle Vergütungsbehandlung gegen Ionenimplantationsschäden ausgefürt werden. In dieser Phase bilden die implantierten Ionen, wie in Figur 5 gezeigt ist, einen Zwischenbereich 41', der schließlich den Intrinsic-Basisbereich 41 bereitstellt. Eine weitere Isolierschicht wird abgesetzt - beispielsweise eine weitere TEOS-Schicht oder eine andere geeignete abgesetzte Isolierschicht - und anisotrop geätzt, um einen kleineren Oberflächenbereich 11a der Anordnungsfläche 10 zu exponieren, der durch isolierende Distanzbereiche 71 begrenzt wird, die nach dem anisotropen Ätzen auf den Kanten 31a der dotierten Schicht 31 verbleiben. Die isolierenden Distanzbereiche 71 definieren das kleinere zweite Fenster 61.
Störstellen, zum Beispiel Arsenionen, können dann über das zweite Fenster 61 implantiert werden, und der Halbleiterkörper 1 kann einer Hitzebehandlung unterzogen werden, um zu bewirken, daß Störstellen diffundieren, um den Extrinsic- und den Intrinsic-Basisbereich 40 und 41 sowie innerhalb des Intrinsic-Basisbereichs 41 den Emitterbereich 80 zu bilden, wie in Figur 6 gezeigt ist.
Alternativ dazu, wie in Figur 7 gezeigt ist, kann eine weitere dotierbare Schicht - in diesem Beispiel eine polykristalline Siliziumschicht 300 - auf der Glasschicht 51 abgesetzt werden, um den Oberflächenbereich 11a zu berühren, und sie kann - üblicherweise nach dem Absetzen - mit Störstellen mit Leitfähigkeit der ersten Art dotiert werden - in diesem Beispiel mit Arsenionen. Ein konventioneller schneller thermischer Vergütungsprozeß (RTA) mit beispielsweise 10 s bei 1050 Grad Celsius (so daß die Dauer der Hitzebehandlung zu kurz ist, um es Dotierstoffen oder Störstellen zu ermöglichen, aus der Glasschicht 51 über die weitere dotierte polykristaline Siliziumschicht 300 in den Emitterbereich 80 einzudiffundieren) kann anschließend eingesetzt werden, um zu bewirken, daß Störstellen in den Halbleiterkörper eindiffundieren, um den Extrinsic- und den Intrinsic-Basisbereich 40 und 41 zu bilden und aus der weiteren dotierten Schicht 300 zu diffundieren, um innerhalb des Intrinsic-Basisbereichs 41 den Emitterbereich 80 zu bilden.
Obwohl dies in der Figur 7 nicht dargestellt ist, kann eine dünne Abdeckschicht - beispielsweise eine Siliziumoxidschicht - auf der weiteren dotierten Schicht 300 bereitgestellt werden, um wahrend der Hitzebehandlung den Verlust von Dotierstoffstörstellen in die Atmosphäre zu verhindern. Derartige Abdeckschichten werden nach der Hitzebehandlung entfernt.
Nach der Bildung des Emitterbereichs 80 entsprechend der Darstellung in Figur 6 beziehungsweise 7 wird eine weitere (nicht dargestellte) Maskierungsschicht auf der gesamten Oberfläche aufgetragen, um die Öffnung von Kontaktlöchern zu ermöglichen, so daß eine erste Metallbelagebene geschaffen werden kann, um die gewünschten Kontatttelektroden für die Transistoren T, N, P zu bilden. Wie aus den Figuren 7 und 8 ersichtlich ist, werden die Kontaktlöcher dort, wo die weitere dotierte Schicht 300 bereitgestellt ist, gebildet, indem zunächst durch die weitere dotierte Schicht - in diesem Beispiel polykristallines Silizium - und dann durch die Glasschicht 51 und die Isolierschicht 50 geätzt wird. Um den Stromübergang zu den Metallelektroden zu verbessern, kann nach dem Öfftien der Kontaktlöcher ein Silizid, beispielsweise eine Kobalt- oder Titansilizidschicht, auf konventionelle selbstanpassende Weise auf den exponierten Siliziumflächenbereichen gebildet werden.
Die Metallablagerung zur Bildung der Kontaktelektroden kann gebildet werden, indem eine erste Schicht einer Titan-Wolfram-Legierung und eine zweite Schicht mit siliziumhaltigem Aluminium abgesetzt wird. Der Metallbelag wird dann unter Verwendung von konventionellen fotolitografischen und Ätztechniken strukturiert, um die Source-Elektrode S, die Drain-Elektrode D und die Gate-Elektrode G für die n- Kanal- und p-Kanal-IGFETS N und P, sowie die Emitterelektrode E, die Basiselektrode B und die Kollektorelektrode C für den bipolaren Transistor T zu definieren. Die exponierten Abschnitte der weiteren dotierten polykristallinen Siliziumschicht 300 (sofern verwendet) werden dann mittels konventioneller Techniken unter Verwendung der Elektroden E, B, C, S, D, G usw. als Maske entfernt, um ansonsten erforderliche zusätzliche Maskierungsschritte zu vermeiden. Weiteres (nicht dargestelltes) Isoliermaterial kann dann unter Verwendung bereits bekannter Techniken abgesetzt und planiert und anschließend geöffnet werden, um zu ermöglichen, daß die Kontaktelekttoden durch eine folgende zweite (und möglicherweise noch durch weitere) Metallbelagebene(n) miteinander verbunden werden, um die Bildung der gewünschten Schaltung zu ermöglichen.
Wie aus den Figuren ersichtlich ist, in denen dargestellt ist, daß die Intrinsic-Basis 41 und der Emitterbereich 80 durch eine Öffnung in der Isolierschicht 50 und der Glasschicht 51, die die IGFETs N und P bedecken, gebildet werden und daß die weitere dotierte Schicht 300, sofern vorhanden, sich über die gesamte Oberfläche 1a erstreckt, können die Kontaktlöcher alle eine ähnliche Tiefe haben und somit die Bildung der Elektroden erleichtern, indem sie eine gute Abdeckung durch den Metallbelag ermöglichen.
Die Verwendung eines erfindungsgemäßen Verfahrens ermöglicht dank der Tatsache, daß das Fenster zur Einführung der Störstellen zur Bildung der Intrinsic- Basis und des Emitterbereichs nicht vor Vervollständigung der komplementären IGFETs geöffnet wird, die Integration eines bipolaren Transistors mit doppelter polykristalliner Siliziumschicht bei einer minimalen Anzahl von Verarbeitungsschritten zusätzlich zu den üblicherweise für die Bildung von integrierten CMOS-Schaltungen verwendeten Schritten. Zudem ermöglicht es die Erfindung, die Kennwerte des bipolaren Transistors so zu optimieren, daß sie von den CMOS-Bauelementen unabhängiger werden.
Bei dem eingangs beschriebenen Verfahren wird der Intrinsic-Basisbereich 41 implantiert, bevor die Isolierbereiche 71 gebildet werden, so daß eine gute Verbindung zwischen dem Intrinsic- und dem Extrinsic-Basisbereich 40 und 41 erleichtert wird. Es ist allerdings möglich, wie beispielsweise in "IEEE Transactions on Electron Devices", Band 35, Nr. 8, August 1988, Seite 1247-1255, beschrieben wird, die Störstellen zur Bildung des Intrinsic-Basisbereichs 41 nach der Bildung der Isolierbereiche 71 einzuführen, beispielsweise entweder über eine Implantation oder indem zunächst Störstellen mit p-Leitfähigkeit und später solche mit n-Leitfähigkeit in die weitere dotierte Schicht 300 implantiert werden, um sowohl den Intrinsic-Basisbereich 41 als auch den Emitterbereich 80 mittels Diffusion aus der weiteren dotierten Schicht 300 zu bilden. In einem derartigen Fall kann es erforderlich sein, wie im angegebenen Dokument beschrieben ist, ein sogenanntes Basiskopplungsimplantat vor der Bildung der Isolierbereiche 71 aufzunehmen, um eine gute Verbindung zwischen dem Intrinsic- und dem Extrinsic-Basisbereich 40 und 41 sicherzustellen.
Das mit Bezugnahme auf die Figuren 1 bis 4 beschriebene Verfahren kann auch mit anderen Verfahren zur Bildung der Intrinsic-Basis und des Eniitterbereichs verwendet werden, nachdem das erste Fenster 60 wie eingangs beschrieben geöffnet wurde, wobei dieser Prozeß, bei dem sowohl ein bipolarer Transistor als auch komplementäre IGFETs gebildet werden, den Vorteil hat, daß die Implantationsdosis und -energie und die Drive-in-Zeiten für den Intrinsic-Basisbereich 41 und den Emitterbereich 80 unabhängig von den IGFETs gesteuert werden können, da diese Bereiche erst nach Vervollständigung der IGFETs gebildet werden.
Selbstverständlich sollte berücksichtigt werden, daß, obwohl im oben beschriebenen Beispiel die dotierbaren Schichten 30 und 300 polykristallines Silizium umfassen, andere Materialien verwendet werden können. Beispielsweise kann es möglich sein, anstelle von polykristallinem Silizium oder in Verbindung damit feuerfeste Metallsilizide zu verwenden. Auch amorphes Silizium kann anstelle von polykristallinem Silizium verwendet werden.
Ein weiteres erfindungsgemäßes Verfahren kann angewandt werden, wobei die eingangs angegebenen Leitfähigkeiten umgekehrt sind und wobei statt des bipolaren npn-Transistors ein bipolarer pnp-Transistor hergestellt wird. Obwohl das eingangs beschriebene Verfahren die Herstellung eines BiCMOS-Bauelements behandelt, kann ein erfindungsgemäßes Verfahren verwendet werden, wobei nur ein IGFET mit Leitfähigkeit einer Art gebildet wird, beispielsweise IGFETs P mit p-Leitfähigkeit, wobei der bipolare Transistor ein npn-Transistor ist.
Es wurde eingangs angegeben, daß die Zeichnungen Beispiele für Ausführungsformen der Erfindung darstellen, und zur Vermeidung von Mißverständnissen wird an dieser Stelle ferner angegeben, daß in den folgenden Ansprüchen - sofern auf in einem Anspruch erwähnte technische Merkmale Bezugszeichen folgen, die sich auf Merkmale in den Zeichnungen beziehen und in Klammern gesetzt sind - die Bezugszeichen gemäß Regel 29(7) EPÜ allein zum Zweck des besseren Verständnisses des Anspruchs und mit Bezug auf ein Beispiel aufgenommen wurden.

Claims

1. Verfahren zur Herstellung eines Halbleiter-Bauelements mit einem bipolaren Transistor und einem Isolierschicht-Feldeffekttransistor, wobei das Verfahren die Bereitstellung eines Halbleiterkörpers (1) umfaßt, der neben einer Hauptfläche (1a) einen Kollektorbereich (20) mit Leitfähigkeit einer ersten Art an einer ersten Anordnungsfläche (10) hat und einen ersten Senkenbereich (30) mit Leitfähigkeit der ersten Art an einer zweiten Anordnungsfläche (12), so daß auf der zweiten Anordnungsfläche ein isoliertes Gate (9) definiert wird und Störstellen zur Bildung von Source- und Drain- Bereichen (90, 91) mit Leitfähigkeit der entgegengesetzten Art im ersten Senkenbereich eingeführt werden, wodurch auf der ersten Anordnungsfläche eine dotierte Schicht (31) bereitgestellt wird, die mit Störstellen mit Leitfähigkeit der entgegengesetzten Art auf der ersten Anordnungsfläche dotiert ist, um über das Ausdiffundieren von Störstellen in den Kollektorbereich einen Extrinsic-Basisbereich (40) im Kollektorbereich (20) zu bilden, wobei eine Isolierschicht (50, 51) zur Abdeckung der dotierten Schicht bereitgestellt wird, die eine Öffnung (60, 61) durch die isolierende und die dotierte Schicht bildet, um einen Oberflächenbereich der ersten Anordnungsfläche zu exponieren, und wobei durch die Öffnung Störstellen zur Bildung eines Intrinsic-Basisbereichs (41) mit Leitfähigkeit der entgegengesetzten Art im Kollektorbereich (20) und eines Emitterbereichs (80) mit Leitfähigkeit der ersten Art innerhalb des Intrinsic-Basisbereichs eingeführt werden, dadurch gekennzeichnet, daß die dotierte Schicht (31) über die Bereitstellung einer dotierbaren Schicht (30) auf der ersten Anordnungsfläche gebildet wird und anschließend die Störstellen eingeführt werden, um die Source- und Drain- Bereiche (90, 91) zu bilden, bevor die Isolierschicht (50, 51) bereitgestellt wird, wodurch die dotierbare Schicht mit Störstellen mit Leitfähigkeit der entgegengesetzten Art dotiert wird, und daß die Isolierschicht (50, 51) bereitgestellt wird, um die erste (10) und die zweite Anordnungsfläche (12) abzudecken, so daß die Isolierschicht die zweite Anordnungsfläche (12) bezüglich der Störstellen zur Bildung der Intrinsic-Basis (41) und des Emitterbereichs (80) maskiert.

2. Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, daß ein Isolierschicht-Feldeffekttransistor mit Leitfähigkeit komplementärer Art gebildet wird, indem ein zweiter Senkenbereich (15) mit Leitfähigkeit der entgegengesetzten Art an einer dritten Anordnungsfläche (14) neben der ersten Hauptfläche bereitgestellt wird, wobei isolierte Gates an der zweiten und der dritten Anordnungsfläche definiert und Störstellen eingeführt werden, wobei die erste und die zweite Anordnungsfläche maskiert sind, um Source- und Drain-Bereiche (93, 94) mit Leitfähigkeit der ersten Art im zweiten Senkenbereich zu bilden, bevor die Isolierschicht (50, 51) bereitgestellt wird, und indem die Isolierschicht bereitgestellt wird, um die dritte Anordnungsfläche abzudecken, so daß die dritte Anordnungsfläche bezüglich der Störstellen zur Bildung der Intrinsic-Basis (41) und des Emitterbereichs (80) maskiert wird.

3. Verfahren nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, daß die Öffnung gebildet wird, indem ein erstes Fenster durch die Isolierschicht (50, 51) und die dotierte Schicht (31) definiert wird, so daß Isolierbereiche (71) auf Kanten der dotierten Schicht geschaffen werden, um ein zweites, kleineres Fenster zu bilden, und indem die Störstellen zur Bildung des Emitterbereichs (80) über das zweite Fenster eingeführt werden.

4. Verfahren nach Anspruch 3, weiter dadurch gekennzeichnet, daß die Störstellen zur Bildung des Intrinsic-Basisbereichs (41) über das erste Fenster eingeführt werden.

5. Verfahren nach Anspruch 4, weiter dadurch gekennzeichnet, daß eine relativ dünne Isolierschicht (55) gebildet wird, die den Oberflächenbereich (11a) und die Kanten (31a) der dotierten Schicht (31) abdeckt, die vom ersten Fenster exponiert werden, bevor die Störstellen mit Leitfähigkeit der entgegengesetzten Art zur Bildung des Intrinsic-Basisbereichs (41) eingeführt werden, und daß Störstellen in der dotierten Schicht (31) veranlaßt werden, in den Halbleiterkörper einzudiffündieren, um den Extrinsic-Basisbereich (40) zu bilden, bevor die Störstellen zur Bildung des Emitterbereichs (80) eingeführt werden.

6. Verfahren nach einem der vorhergehenden Ansprüche, weiter dadurch gekennzeichnet, daß die Isolierschicht (50, 51) als Oxidschicht (50) mit einer Abdeckung durch eine fließfähige Isolierschicht (51) bereitgestellt wird.

7. Verfahren nach Anspruch 6, weiter dadurch gekennzeichnet, daß die fließfähige Isolierschicht (51) als Schicht aus Borophosphosilikatglas bereitgestellt wird.

8. Verfahren nach Anspruch 6 oder 7, sofern abhängig von Anspruch 5, weiter dadurch gekennzeichnet, daß die relativ dünne Isolierschicht (50) aus Oxid gebildet wird, indem das Fließen der fließfähigen Isolierschicht (51) in einer oxidierenden Atmosphäre bewirkt wird.

9. Verfahren nach einem der vorhergehenden Ansprüche, weiter dadurch ekennzeichnet, daß auch die dotierbare Schicht (30) auf einer Gate-Isolierschicht bereitgestellt wird und daß Störstellen mit Leitfähigkeit der ersten Art in die dotierbare Schicht eingeführt werden, wobei der Teil der dotierbaren Schicht auf der ersten Anordnungsfläche maskiert ist, um die leitfähigen Gate-Schichten (33, 34) des (der) Isolierschicht-Feldeffekttransistoren zu bilden.

10. Verfahren nach einem der vorhergehenden Ansprüche, weiter dadurch gekennzeichnet, daß die dotierbare Schicht (30) als Siliziumschicht bereitgestellt wird.

11. Verfahren nach einem der vorhergehenden Ansprüche, weiter dadurch gekennzeichnet, daß die Störstellen zur Bildung des Emitterbereichs (80) eingeführt werden, indem die Störstellen implantiert werden und anschließend bewirkt wird, daß die eingeführten Störstellen in den Halbleiterkörper eindiffundieren.

12. Verfahren nach einem der vorhergehenden Ansprüche, weiter dadurch gekennzeichnet, daß die Störstellen zur Bildung des Emitterbereichs (80) eingeführt werden, indem eine weitere dotierte Schicht (300), die mit Störstellen mit Leitfähigkeit der ersten Art dotiert ist, in der Öffnung bereitgestellt wird und indem anschließend bewirkt wird, daß Störstellen aus der weiteren dotierten Schicht über die Öffnung in den Halbleiterkörper eindiffundieren.

13. Verfahren nach Anspruch 12, weiter dadurch gekennzeichnet, daß Kontakt löcher für Elektroden für die Transistoren durch die weitere dotierte Schicht (300) und die Isolierschicht (50, 51) geöffnet werden, wobei leitfähiges Material abgesetzt und strukturiert wird, um die Elektroden zu bilden, und wobei anschließend die zwischen den Elektroden exponierten Abschnitte der weiteren dotierten Schicht entfernt werden.