JPS63160276A

JPS63160276A - 半導体集積回路装置の製造方法

Info

Publication number: JPS63160276A
Application number: JP30647486A
Authority: JP
Inventors: Koichi Kusuyama; 幸一楠山
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1986-12-24
Filing date: 1986-12-24
Publication date: 1988-07-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置の製造方法に関し、特に
、ＭＯＳＦＥＴを有する半導体集積回路装置に適用して
有効な技術に関するものである。

〔従来の技術〕

ＭｏｓｐｍＴの内部電界の上昇によって発生するホット
キャリアの問題を解決するために、ＬｉｇｈＪｙ　Ｄｏ
ｐｅｄ　Ｄｒａｉｎ　（以下、Ｌ］）Ｄという）構造Ｍ
Ｏ８ＦＥＴが知られている。Ｌ、ＤＤｔＮ造は、ゲート
１＆ｃ極をマスクとして形成された低不純物濃度Ｎ型半
導体領域と、ゲート電極と側壁スペーサーをマスクとし
て形成された高不純物濃度Ｎ型半導体領域とを有する。

一方１Ｍ０８ＦＥＴのしきい値電圧を？１ｔｌｊＮする
ために、半導体基板表面に不純物を導入することが知ら
れ℃いる。前記ＬＤＤ欅造ＭＯ８ＦＥＴにおいても、半
導体基板表面に前記不純物を導入することが必要である
。

Ｎチャネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔにおいて、前記ＬＤ
Ｄ構造と前記しきい値電圧を制御するための不純物導入
工程とを有するものは、例えば、プレスジャーナル発行
、Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ　　（セミ
コンダクタワールド）、１９８３年５月号９８３〜８７
に記ｇされている。

〔発明が解決しようとする問題点〕

上記した構造について、本発明者が検討した結果１次の
問題点を発見しまた。

前記しきい値電圧を制御するためのＰ型不純物は、ゲー
ト電極の形成前に、活性領域（フィールド絶縁膜の形成
されていない領域）全面の半導体基板表面に導入される
。これによって、前記ＬＤＤ構造の低不純物濃度Ｎ型半
導体領域のＮｕ不純物が打ち消されてしまい、半導体基
板表面の不純物濃度（電気伝導に寄与する実効的な濃度
、すなわち、Ｐ型とＮ型不純物の濃度差）が減少し、結
果としてソース・ドレイン間抵抗が増大する。

また、半導体基板表面の不純物濃度減少をおさえるため
に、前記Ｎ型不純物の濃度を高くすることで対応すると
、その結果、ゲートの実効長を短か（してしまい、前記
ゲートの物理的寸法に対する実効寸法が小さくなり短チ
ヤネル効果が大きくなる。

本発明の目的は、ソース・ドレイン間抵抗を増大させず
に、しきい値電圧を制御することにある。

本発明の他の目的は、電流駆動能力の増大をはかること
にある。

本発明の他の目的は、半導体集積回路装置の高！Ｊ！−
積化をはかることにある。

本発明の目的と新規な特徴は、本明細曹の記述及び添付
図面（よりて明らかになるであろう。

〔問題点を解決するための手段〕

本願におい℃開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、しきい値電圧を制御するための不純物の導入
をゲート電極形成後、前記ゲート電極を通して、イオン
打ち込みにより行なう。

〔作用１上記した手段によれば、半導体基板表面では、チャネル
領域に、半導体基板内部では、ンーそ・ドレイン領域よ
り深い部分に、これを覆うように。

しきい値電圧を制御するための不純物が導入される。

これによって、前記ＬＤＤＷｌ造の低不純物濃度領域と
、しきい値電圧を制御するための不純物領域とが重機す
ることなく形成されるので、不純物濃度の減少がなくな
り、ソース・ドレイン間抵抗を増大させずに、しきい値
電圧を制御できる。

〔実施例〕

第１図のように、半導体基板１０表面に、フィールド絶
縁１１！に２．ゲート絶縁膜２Ａ’に形成する。

その後、ゲート電極３を形成する。半導体基板１゜フィ
ールド絶縁膜２．ゲート絶縁膜２Ａｊ６よびゲート電極
３の好ましい具体的な材料とし℃、（１００）結晶面を
有するＰ”Ｗ単結晶シリコン（Ｓｉ）基板。

基板の周昶の熱酸化技術により形成された二酸化シリコ
ン（Ｓｉｎ、）、前記同様の二酸化シリコン（ＳｉＯｙ
）および、ＣＶＤ及びスパッタにより形成された多結晶
シリコン（ＰｏｌｙＳｉ）及びタングステンシリサイド
（ＷＳｉ、）の多／Ｍ構造の導体層がそれぞれ使用され
る。ゲート絶縁膜２人およびの厚さにそれぞれ形成され
る。また例えば、ゲート長は０．５μｍに形成される。

上記ゲート絶縁膜３を形成後、第２図に示すように、ゲ
ート電極を通した、しきい値電圧制御用イオン打ち込み
によって、ＩＪＩ不純物層４Ａおよび４Ｂを形成する。

Ｐ型不純物としては、ボロン（Ｂ）などが使用される。

前記しきい値電圧制御用イオン打ち込みは、例えばＢ４
イオンを用いて、ゲート電極をフ出すため高エネルギー
（約１００ＫｅＶ）で行なわれる、また、Ｐ型不純物の
ドーズｔは１．９＜　１（）　１２個／ｃｒＩＬ２であ
る。ゲート電極３の領域では、Ｐ型不純物は、ゲート電
極３を通過し、ゲート電極３の下部の半導体基板１０表
面に、Ｐ型不純物Ｊ脅４人が形成される。一方、ゲート
電極３０両側の領域では、ゲート電極が形成されていな
い分だけ深く打ち込まれ、半導体基板１０表面より深い
位置にＰ型不純物層４Ｂが形成される。なお、フィール
ド絶縁膜２の下には、その膜厚が大きいため、Ｐ型不純
物は導入されない。また、Ｐ型不純物層４Ａおよび４Ｂ
は、その位置がゲート電極３によって規定される。

前記Ｐ型不純物層４Ａおよび４Ｂを形成後、第３図に示
すように、ゲート電停３をマスクとして、低不純物濃度
のＮ型不純物７ｍ　５をイオン打ち込みにより形成する
。前記Ｎ型不純物の具体的な好ましい材料としては、リ
ン（Ｐ）などがあげられる。

また、Ｎ型不純物の打ち込みエネルギーおよびドーズ量
は約５０　ＫｅＶおよび１．０Ｘ１０”個／（ｊｎｔ２
である。

前記低不純物濃度のＮ型不純物層５の形成後、第４図に
示すように、熱処理によって、前記Ｐ型不純物層４Ａ、
４Ｂおよび前記Ｎ型不純物層５を活性化し、それぞれ、
Ｐ−型半導体領域４Ｃ，４ＤおよびＮ−型半導体領域５
人とする。具体的な方法としては、アルゴン（Ａ「）と
１％酸素（０，）雰囲気中での熱処理などがあげられる
。

前記Ｐ−型半導体領域４Ｃ，４ＤおよびＮ−を半導体領
域５Ａの不純物ｆ１度の具体的な分布は、後述する第７
図より説明する。

上記熱処理後、第５図に示すように、側壁スベ−？（側
壁絶縁膜）６を形成し、ゲート電極３と側壁スペーサ６
をマスクとして、高濃度Ｎ型不純物をイオン打ち込みし
、さら圧熱処理することによりＮ＋型半導体領域７を形
成する。側壁スペーサ６は、例えば、ＣＶｒ）によって
絶縁膜、例えば５ｉＯｙ膜をゲート電極を覆うように基
板上全面に設け、Ａ方性エツチング、例えば、リアクテ
ィブイオンエッチ（ＲＩＥ）などにより形成する。前記
Ｎ型不純物の具体的な好ましい材料としてヒ素（Ａｓ）
などが使用される。

前記Ｐ°−型半導体領域４Ｃは、ゲート電極下のチャネ
ル領域に形成され、しきい値電圧を制御する。

前記Ｐ−型半導体領域４Ｃは、ゲート−極下のチャネル
領域に形成され、しきい値電圧を制御する。

前記Ｐ−型半導体領域４Ｃと同一工程で形成された前記
Ｐ型半導体領域４Ｄは、ソース・ドレイン領域より深い
部分に、これを覆うように形成され、ＬＤＤ構造におけ
るパンチスルー効果を防止する。

前記Ｎ−型半導体領域５Ａは、前記Ｐ−型半導体領域４
Ｃ，４Ｄおよび前記Ｎ＋型半導体領域７に囲まれるよう
に形成され、ドレイン近傍の高電界によって発生するホ
ットキャリアの発生を、電界を緩和することにより、抑
制する。なお、前記Ｎ−型半導体領域５Ａと前記Ｐ型半
導体領域４Ｃ。

４Ｄは重複することなく形成されるので、不純物濃度の
減少はない。

前記１１Ｉｌ壁スペーサ６およびＮ”型半導体領域７を
形成後、第６図に示すように、眉間絶縁膜８を形成しコ
ンタクトホールなあけ配ＨＪ＃９を形成する。最後忙保
護膜として絶＠膜１０を形成する。

層間絶縁膜８．配線層９および保握膜１０の具体的な好
ましい材料として、二酸化シリコン（Ｓ　ｔ　ｏｓ）＋
アルミニウム（ＡＡ　）および、リン−シリケートガラ
ス（ＰＳＧ）などがそれぞれ使用される。

前記Ｐ−型半導体領域４０．４ＤおよびＮ−型半導体領
域５への形成に関しての具体的な分布を第７図を用いて
説明する。第７図は半導体領域４Ｃ。

４Ｄおよび５Ａの不純物濃度分布を示したものである。

第７図の縦軸は不純物濃度（原子／側３）を示し、横軸
は半導体基板１０表面からの深さくμｍ）を示す。前記
半導体領域４Ｃ，４Ｄおよび５Ａの分布は、第７図のＢ
の曲線、Ｃの曲線８よびＡの曲線にそれぞれ従う。この
結果、前記Ｐ−型半導体碩域４Ｄの不純物濃度分布のピ
ークは、表面から約０．３μｍの深さに位置し、前記Ｎ
−型半導体領域５入内では、５　Ｋ　１０１６／ｒｎ”
以下程度の低い濃度となり、特にその表面には殆んど分
布しないため、Ｐ型不純物によりｉＮ型不純物が打ち消
されることはなくなる。このときのソースまたはドレイ
ンのＮ−型半導体領域５人の抵抗率は約２．５ＸＩＯ”
（ΩＯＸ　）である。なお、前記Ｐ型不純物によってＮ
型不純物か打ち消されてしまう場合のソースまたはドレ
インのＮ−型半導体領域の抵抗率は、約３．０に１０”
（０ｍ）ニ増加（１２０％増加）してしまうことが本発
明者によって確認されている。

以上説明したように１本部に開示された新規な技術によ
れば、以下に述べる効果を得ろことができる。

（１）シきい値電圧を制御するための不純物導入をゲー
ト電極を形成後、前記ゲート１ｉｔ極を通してイオン打
ち込みで行なうことにより、ゲート１！極の下では半導
体基板表面に不純物層が形成され、ゲート電極の両側で
は半導体基板表面よりも下の深いところに不純物層が形
成されるので、ＬＤＤ栴造の低不純物濃度のＮ−型不純
物層と、しきい値電圧制御用Ｐ型不純物ノーが重複せず
、不純物１度の減少をな（丁ことによりソース・ドレイ
ン間抵抗を増大させずに、しきい値電圧を′ｌｌ１１制
御することかできる。

（２）ゲート直憧の両側では、半導体基板表面よりも下
の深いところに、ソース・ドレイン領域ヲ覆うようＫＰ
型不純物層が形成されることにより。

パンチスルーの効果防止層を形成することができる。

（３）ショートチャネル効果によるしきい値と圧の低下
を防ぐことにより、非常に短いチャネル長が可能となる
。また、半導体領域５への４度を高くして実効的な濃度
の低下に対処する必要がないので、不純物のゲート’ａ
椿下への拡散を小さくできろ。したがって高集積化する
ことができる。

（４）ハンチスルー防止層（半導体領域４［））をグー
１ｍ極に自己整合的に形成することができる。

この結果、微細なゲート長のＭＩＳＦＥＴにおけるショ
ートチャネル効果を抑えることができる。

（５）上記（４）によって、ＭＩＳＦＥＴを微細化する
ことかでき、高集積化を図ることができる。

（６）シきい値電圧の調整（制御）のためのイオン打込
みと、パンチスルー防止層形成のためのイオン打込みと
を、同一工程によって達成できるので製造工程を簡略化
できる。

（７）ＬＤＤ構造の低不純物濃度領域（５人）上の絶縁
膜（酸化膜）にトラップされたホットキャリアによって
、この領域が空乏化される（抵抗変訓される）ことを、
その濃度が低下することを防ぐことによって避けること
ができる。

例えば、スタティック・ランダム・アクセスメモリ（Ｓ
ＲＡＭ）のメモリセル＜ｔ！＃にそのフリップフロップ
回路のＭＩＳＦＥＴ”）を本発明のＭ　ｌ５ＦＥＴで形
成した場合、蓄積ノードの容量が増加できるので、α紐
などによるンフトエラー防止に有効である。即ち、領域
７と４Ｄとの間のＰＮ接合によりて蓄積ノードに付加さ
れる容量が太き（でき、また、少数キャリアの侵入を防
止できる。

なお、同様に本発明は、ダイナミック・ランダム・アク
セスメモＩＪ（ＤＲＡＭ）の蓄槓答貴の増加にも有効で
あり、また、そのビット線モードのソフトエラー防止層
（有効である。

また、前記７と４Ｄによって形成されたＰＮ接合を利用
することによって、そのブレークダウン電圧の低いゲー
ト保護回路を形成できるため、ＭＩＳＦＥＴの静電破壊
などを防止できる。例えば、領域７（又は５）を外部端
子に接続して抵抗とし℃用い、この抵抗と基板との間に
領＋！ｉ７と４Ｄからなるダイオードを挿入する。この
ダイオードを構成する領域７と４Ｄとをそのまま延在し
、ダイオード形態に接伏された本発明に従’５４ｍ造を
持つＭＩＳＦＥＴのドレイン領域とする。これによりブ
レークダウン電圧の低い抵抗とＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
ダイオードからなるゲート保護回路を形成できる。

以上本発明によってなされた発明を笑施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではな（、その要旨を逸脱しない範囲で種々変９！ａ
ｆ能であることはいうゴでもない。

例えば、半導体領域５Ａ形成のためのイオン打ち込みを
、半導体領Ｍ４Ｃ，４Ｄ形成のためのイオン打ち込みよ
り先に行なってもよい。

また、第４図及び第５図に示した工程ＫＮける熱処理を
１回で行な−１てもよい。

また、各半導体領域の導電型が逆であってもよ℃ゝＯまた、本発明はゲート電極の材料と厚さを種々変更する
ことが可能であり、ｆた、これらの変更に応じてしきい
値電圧の制御のためのイオン打ち込みのエネルギーやド
ーズ量の変更も可能である〔発明の効果〕本願におい１開示される発明のうち代表的なものによっ
て祷られる効果を膏単に説明すれば、下記のとおりであ
る。

すなわち、しきい値電圧制御のための不純物の導入に起
因するソース・ドレイン領域の不純物濃度の減少をなく
すことＫよって、ソース、ドレイン間の抵抗を増大させ
ずにしきい値電圧を制御することができる。

【図面の簡単な説明】

第１図〜第６図は、本発明の実施例であるＬＤＤ構造Ｎ
チャネル型ＭＯ８ＦＥＴの製造工程を示す断面図、第７図は１本発明による半導体領塚の不純＠濃度分ｌ電
極を示す図である。１・・・半導体基板、２・・・フィールド絶縁膜、２Ａ
・・・ゲートＰ碌膜、３・・・ゲート電極、４Ａ、４Ｂ
・・・Ｐ型不純物層、５・・・Ｎ型不紳物層、５Ａ・・
・Ｎ−型半導体領域、４Ｃ，４Ｄ・・・Ｐ−型半導体領
域、６゜　　・・・側壁スペーサ、７・・・Ｎ“型半導
体領域、８・・・層間ｅ縁膜、９・・・アルミ配線層、
１０・・・保護膜。代理人　弁理士　　小　川　勝　男″゛−゛第　　１　
　図第　　２　　図第　　３　　図２ス【ン５壊宿ト

Claims

【特許請求の範囲】１、ゲート電極を形成する工程と、第１不純物のイオン打込みを前記ゲート電極を形成する
工程の後に前記ゲート電極を通して行う工程と、前記ゲート電極をマスクとして、少なくとも、その一方
の側に、低不純物濃度領域及び高不純物濃度領域からな
るドレイン領域の前記低不純物濃度領域形成のための第
２不純物のイオン打ち込みを行う工程とを、備えたことを特徴とする半導体集積回路装置の製造方法
。２、前記第１不純物は、前記ゲート電極下では主として
半導体基板表面に、前記ゲート電極の両側では主として
半導体基板内部のソース・ドレイン領域を覆うように分
布することを特徴とする特許請求の範囲第１項に記載の
半導体集積回路装置の製造方法。３、前記第１及び第２不純物は、その導電型が逆である
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路装置の製造方法。