JPH01187870A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＩＳＦＥＴ（金属−絶縁物一半導体一電界
効果トランジスタ）を有する半導体装置に係り、特に高
速・高集積のスタティック型ＲＡＭに好適な半導体及び
その製造方法に関する。

〔従来の技術〕

低不純物密度ドレイン（以下ＬＤＤと称す）ｍ造をもつ
ＭＩＳトランジスタについては、日経マグロウ社発行Ｎ
ＩＫＫＥＩ　　ＭＩＣＲＯＤＥＶＩＣＥ８　１９８５年
７月号１）１３６〜１４５に記載されている。

その概要は、絶縁ゲートをマスクとして形成した低濃度
ソース・ドレイン拡散層と、絶縁ゲートの側面に形成し
た絶縁物よりなるゲート側壁をマスクとして形成した高
濃度ソース・ドレイン拡散層とを設けて、高耐圧構造と
したものである。

このＬＤＤ構造のＭ工Ｓトランジスタを製造するにあた
り、本発明者が検討した技術を、ｎチャネルＭＩＳトラ
ンジスタについて、以下に説明する。

（１）　　第７図に示す様に、半導体８ｉ基板１上に形
成したｐ型ウェル層２内で、フィールド酸化膜３に囲ま
れた半導体領域の表面に熱酸化膜４を形成し、その上に
多結晶シリコンよりなる絶縁ゲート５を設け、このフィ
ールド酸化膜３とゲート５をマスクとしてリン（Ｐ）な
どのドナーをイオン打込みし、自己整合で低濃度ソース
・ドレインｎ−層６を形成する。

（２）高温低圧デポジク冒ン法を用いたＳｉＯ，（７’
）を全面に堆積し、全面をエッチバックすることにより
第８図に示すようにゲート５の側面に絶縁物ゲート側壁
７を形成する。（第８図） （３）第９図に示すようにゲート５と側壁７をマスクに
ヒ素（Ａｓ）イオンを半導体領域表面にイオン打込みし
て電極コンタクトのための高濃度ソース・ドレイ／ｎ＋
層８を形成する。

〔発明（考案）が解決しようとする課題〕上記の方法で
製造したｎチャネルＭＯ８ＦＥＴをスタチック・メモリ
セル内の駆動ＭＯ８ＦＥＴとして用いたところ、外部か
らのα線等で生じた連送キャリアがドレインｎ十層内に
注入し、ドレインとｐ型ウェルとの接合容量が変化を来
たし、情報保持ノードであるこのドレインの電位が変化
し、情報破壊が生じた。そこで、外部電子の注入による
電位変動を低減し情報破壊を防ぐ目的で、不純物濃度分
布を変更してこのドレインとｐ型ウェルとの接合容量を
増やしたところ、情報を書き換え時に、情報保持ノード
であるドレインの電位変化時間が長くなり、高速化が達
せられなくなった。

さらに従来技術では第９図で示したフィールド酸化膜３
で隣り合うＭＩＳＦＥＴのソース・ドレイン８を分離す
るため、分離に必要な最小寸法幅すは、２μｍ以上確保
しなければならず高集積化が達せられなかった。

本発明の目的は、ＬＤＤ構造のＭＩＳＦＥＴを用いたメ
モリセルで形成されるスタチック型ＲＡＭの情報破壊を
防ぎ、あわせて高速高集積化を実現することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面からあきらかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡略に説明すれば、下記のとおりである。

すなわち、ＬＤＤ構造のＭＩＳＦＥＴの、絶縁ゲート及
びその側壁をマスクとして形成した半導体の溝内に、絶
縁膜を埋め込み多結晶シリコン又は４１！体膜を堆積し
、平坦化エッチバックを行ない、絶縁ゲートに対し自己
整合的にソース・ドレインの引出し電極層を形成後、バ
ターニングすることにより、隣り合うＭ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔのソース・ドレイン間を分離するものである。

〔作用〕

上記した手段によれば、ウェル層と分離されたソース・
ドレインの引出し電極を、絶縁ゲートに対し自己整合的
に形成するため、ソース・ドレイン層とウェルとの、接
合面はほとんどない。したがって、仮りに基体中あるい
はウェル層内に連送キャリアが生じても、情報保持ノー
ドであるドレイン層に注入されることはな（、情報破壊
が生じない。それと同時に、ドレインとウェルとの接合
容量は無視できるほど小さくなるため、高速化が達成さ
れる、 一方、隣り合うＭＩＳＦＥＴのソース・、ドレイン間は
、ソース・ドレインの引出し電極をパターニングするだ
けで分離されるため、最小分離寸法は、約０．８μｍに
縮小でき、高集積化が達成できる。

〔実施例〕

第１図乃至第６図は本発明の一実施例を示すものであっ
て、ｎチャネルＭＯＳトランジスタのチャネルに平行な
断面図（ａ）と交差する向きの断面面（ｂｌを、その製
造プロセスの順序にしたがって示したものである。以下
、図面に沿って、各工程ごとに詳述する。

（１）ｐ型Ｓｉ基体１（又はｎ−型Ｓｉ基体）の表面に
ボロンイオン打込乃至拡散することにより、ｐ−型ウェ
ル２を形成したものを用意し、図示されないプラズマ窒
化シリコン等の耐酸化マスクを用いてＳｉ表面を選択酸
化することにより厚いフィールド酸化膜３を形成する。

次にこのフィールド酸化膜３に囲まれたＳｉ領域表面に
薄いゲート酸化膜４を形成し、次いで多結晶シリコン膜
５を堆積し、さらＫその上に窒化シリコン等の耐酸化膜
１０を堆積し、ホトレジ工程で、耐酸化膜１０と多結晶
シリコン膜５をパターニングすることＫより、ゲート電
極５を形成する。次にリン等のｎ型不純物原子をドーピ
ングし、ゲート電極５に対し自己整合で低濃度ソース・
ドレインｎ層６を形成する（第１図）。

（２１Ｓ　ｉ　Ｏ２膜を低温高圧で全面に厚くデポジッ
ト後、ＳｉＯ□エッチとシリコンの異方性エッチと刺具
方性エッチを続けて行ない、ゲート電極５の側壁Ｓｉｎ
！膜（サイドウオール）７を形成し、このゲートと側壁
をマスクとして、シリコンをエッチすることにより溝９
を、ゲート電極５に対し自己整合で形成する（第２図）
。

（３）次に、窒化シリコン等の耐酸化膜１１を全面に堆
積し、耐酸化膜１１の異方性エツチングを行ない、ゲー
ト側壁及び８ｉ溝側壁だけ、耐酸化膜１１を残す。この
ときオーバー・エツチング量を押えて、ゲート電極５上
部の耐酸化膜１０は残しておく。つづいて酸化し、Ｓｉ
溝底部に８ｉ０．膜１２を形成する（第３図）。

（４）耐酸化膜１０及び１１を除去後、８ｉ０．エツチ
ングを行ない、Ｓ１溝側方上部の・薄いＳｉｎ、膜を除
去する（第４図）。

（５）全面に多結晶シリコン１３を堆積後、ホトレジス
トを塗布し、ホトレジスト上面を平坦にする。

次に、ホトレジストと多結晶シリコン１３のエツチング
レートが等しいエツチング条件でエッチバックを行なっ
た後、ホトレジスト工程で多結晶シリコン１３をパター
ニングして、ソース・ドレインの引出電極とする（第５
図）。

（６）ヒ素等のｎ型不純物原子を多結晶シリコン１３に
ドーピングし、ソース・ドレイン引出電極１３を低抵抗
化した後、熱処理によりソース・ドレイン引出電極中の
ヒ素をシリコン内に拡散させ。

高濃度ソース・ドレインｎ土層８を形成し、ｎチャネル
ＭＯ８ＦＥＴを完成する（第６図）。

上記プロセスで製造したｎ　　ＭＯＳＦＥＴでは、ｐ−
ウェル層２と接するソース・ドレインｎ−層６及びｎ土
層８は、ゲート電極５及びゲート側壁７の下方のみであ
るため、ｐ−ウェル層２及びＳｉ基体１からソース・ド
レインに迷走キャリアは殆んど侵入せず、情報破壊が防
げると同時に、ソース・ドレインとｐ−ウェル２との間
の寄生容量が無視できるほど小さいため、高速化が達成
できるう更にチャネルに平行な向きでのソース・ドレイ
ンは、ソース・ドレイン引出電極１３の溝１４で分離で
きるため、メモリセル面積の縮小とそれによる半導体記
憶装置の大容量化を達成できる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で徨々変更可能
である。例えば、以上の実施例の拡散層及びドーピング
不純物原子の電導型を逆にすれば、ｐチャネルＭ　０８
　ｋ’　ＥＴを形成できる。したがって本発明は、一般
のＭＯ８素子に対し有効であり、ウェルとソース・ドレ
インの相互作用による誤動作を防ぎ、高速高集積化が達
成できる。

〔発明（考案）の効果〕

本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、ソース・ドレインとウェルとの寄生容量が小
さく、ソース・ドレインとウェルとの相互作用に存置す
る特性変動がないＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを小さな素子
分離幅で形成でき、特に本構造のＭＩＳＦＥＴを用いる
と、α線等による情報破壊のない高速高集積なスタチッ
クメモリが実現できる。

【図面の簡単な説明】

第１図乃至第６図は本発明の一実施例を示すｎチャネル
ＭＯ８ＦＥＴの製造プロセスの工程断面図である。 第７図乃至第９図は従来例を示すＬＤＤ構造のｎチャネ
ルＭＯ８ＦＥＴの製造プロセスの一部工程断面図である
。 １・・・ｐ−型８ｉ（半導体）基体、２・・・ｐ型ウェ
ル層、３・・・フィールド酸化膜、４・・・ゲート酸化
膜、５・・・多結晶Ｓｉ膜（ゲート電極）、６・・・低
濃度ソース・ドレインｎ−層、７・・・Ｓｉｎ、膜（ゲ
ート側壁）、８・・・高濃度ソース・ドレインｎ−層、
９・・・Ｓｉ溝、１０．１１・・・窒化シリコン膜、１
２・・・溝内Ｓｉｎ、膜、１３・・・多結晶Ｓｉ膜（ソ
ース・ドレイン引出し電極）、１４・・・ソース・ドレ
イン引出電極の溝。　　　　　　　　　　　　　　・″
ニー）、１ｔ。 代理人　弁理士　　小　川　勝　男゛　−一一一 第１図 第　　２　図 第３図 第５図 第６図 第７図 ＼／ 第８図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に、絶縁膜を介して形成されたゲート
   と、この絶縁膜の両側面に接する絶縁物よりなるゲート
   側壁と、上記ゲートの一部及びゲート側壁下の半導体基
   板表面に形成されたソース・ドレイン領域と、上記ゲー
   ト及びゲート側壁以外の部分の半導体領域に掘られた溝
   及び、この溝内にあって側方からソース・ドレイン領域
   に接続する引出し電極とを有することを特徴とする半導
   体装置。 ２、上記溝の底部に絶縁体層が埋め込まれ、その上に堆
   積された導体膜又は多結晶半導体膜によリソース・ドレ
   イン領域よりの電極引出しがなされている特許請求の範
   囲第１項に記載の半導体装置。 ３、半導体基板の一主面に形成した絶縁ゲート電極をマ
   スクに用いて自己整合的にソース・ドレイン領域を拡散
   し、上記ゲート電極を埋め込んで形成した絶縁膜をエッ
   チバックすることによりゲートの側壁を形成し、ゲート
   電極及びゲート側壁をマスクに上記基板に溝を掘り、こ
   の溝を埋める多結晶半導体膜を形成し、この多結晶半導
   体膜に不純物原子を拡散して、上記ソース・ドレイン領
   域からの電極取り出しを行うことを特徴とする半導体装
   置の製造方法。