KR100349768B1 - 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명에 의한 반도체장치는, 반도체 기판; 상기 반도체 기판에 제공된 소자분리 영역; 상기 소자분리 영역들간에 제공된 제1 도전형의 반도체층; 상기 제1 도전형의 반도체층상에 제공된 게이트 절연층; 상기 게이트 절연층상에 제공된 게이트 전극; 상기 게이트 전극의 측벽에 제공된 게이트 전극 측벽 절연층; 대응하는 소자분리 영역의 일부를 커버하도록 상기 게이트 전극 측벽 절연층 부분에 인접하여 제공되고, 소스영역 및/또는 드레인 영역으로 작용하는 제2 도전형의 반도체층을 구비한다. 상기 게이트전극과 상기 제1 도전형의 반도체층은 서로 전기적으로 접속되어 있다. 상기 제2 도전형의 반도체층은 상기 제1 도전형의 반도체층위에 제공되고 소자분리 영역으로부터 상기 게이트전극을 향해 서서히 증가하는 두께를 갖는다.

Description

반도체 장치 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREOF}
CMOS 회로에서, 전력 소비는 전원 전압의 제곱에 비례하므로, 전원 전압을 감소하면 전력을 덜 소비하는 CMOS-LSI를 실현하는데 효과적이다. 그러나, 전원 전압이 감소하면 트랜지스터의 구동력을 감소시키기 때문에, 회로의 지연 시간을 증가시킨다. 이 문제는 전원 전압이 감소함에 따라 심각해진다. 특히, 전원 전압이 임계 전압의 3배 이하일 때, 지연 시간은 크게 증가하는 것으로 알려졌다. 이 문제를 해결하기 위한 한 가지 방법은 임계 전압을 감소시키는 것이다. 그러나, 임계 전압이 감소하면 게이트가 오프될 때 누설 전류를 증가시키므로, 게이트가 오프될 때 허용 가능한 누설 전류의 양에 따라 임계 전압의 하한 치가 규정되는 문제가 있다.
종래에는, 이러한 문제를 완화시키기 위해서, 저 전원 전압에서 작동할 수 있는 트랜지스터로서 동적 임계 전압 트랜지스터가 이를테면, F. Assaderaghi 등이지은 "A Dynamic threshold Vltage MOSFET (DTMOS) for Ultra-Low Voltage Operation"에 제안되었다. 동적 임계 전압 트랜지스터는 트랜지스터가 ON일 때 유효 임계 전압을 감소시킴으로써 낮은 전압에서 높은 구동력을 실현하게 된다. 도 34는 종래의 동적 구동 전압 트랜지스터의 구조를 나타낸다. 도 34는 USP 5,559,368 및 일본 특허출원 공개 제6-85262호에 기재된 SOI 기판을 이용하는 동적 임계 전압 트랜지스터를 나타낸다. 도 34는 NMOS 구조를 나타내지만, PMOS는 또한 극성을 바꿈으로써 실현될 수 있다.
도 34a는 종래의 SOI 기판을 이용하는 종래의 동적 임계 전압 트랜지스터의 횡단면도이다. 도 34b는 동적 임계 전압 트랜지스터의 상면도이고, 도 34c는 게이트 전극과 보디의 접속 영역을 가로지른 횡단면도이다. 부호 1000은 실리콘 기판을, 부호 1001은 매립 산화층을, 부호 1002는 소스 영역을, 부호 1003은 p-형 실리콘 층, 부호 1004는 드레인 영역을, 부호 1005는 p-형 게이트 절연층을, 부호 1006은 게이트 전극을, 부호 1007은 p-형 확산 층을, 그리고 부호 1008은 금속 배선을 나타낸다.
SOI 기판이 사용되며, 게이트 전극(1006)과 p-형 실리콘층(1003)이 p-형 확산층(1007)과 과대한 금속 배선(1008)을 통해 국부적으로 단락된다. 게이트 전극(1006)과 p-형 실리콘층(1003)이 단락되는 구조에 게이트 바이어스가 인가될 때, 순방향 바이어스는 활성 영역, 게이트 바이어스와 똑 같은 크기를 갖는 순방향 바이어스에 인가된다.
이 구조에서, 스탠바이 전류를 억제하기 위해 게이트 전극에 인가되는 전압이 0.6V 이하로 제한된다는 것을 알아야 한다. 0.6V 또는 그 근방에서, 횡방향 바이폴라 트랜지스터가 온(ON)된다. 전압의 제한으로 인해, 게이트가 오프(OFF)될 때, 기판은 통상 트랜지스터와 동일한 바이어스 상태로 되고, 게이트 바이어스가 증가함에 따라 기판은 순방향으로 바이어스된다. 이 방법에서, 임계 전압이 감소된다. 그러므로, 동적 임계 전압 트랜지스터는, 기판 바이어스(게이트 바이어스)가 오프될 때 동일한 채널 상태에서 일반적인 SOI 트랜지스터와 동일한 누설 전류를 갖는다. 트랜지스터가 온될 때, 임계 전압이 감소됨에 따라 구동력이 크게 증가된다.
그러나, 상기 구조는 SOI 구조를 이용하므로, 보디(채널 영역으로서 p-형 실리콘층)는 매우 얇은 두께(50nm∼200nm)를 갖고, 그에 따라 매우 높은 저항을 얻는다. 그러므로, 게이트 전극과 보디가 접속 영역에 의해 단락될 때에도, 게이트 전극의 전위를 보디로 이동시키기가 어려워지고, CR 시간 상수는 보디가 접속 영역으로부터 더 멀어짐에 따라 더 커진다. 그러므로, 일시적으로 동작하는 경우에, 동적 임계 금속-산화물-실리콘 FET(DTMOSFET: 이하 "DTMOS"라 함)의 효과가 억제되고, DTMOS 장치는 고속으로 동작할 수 없다.
소스 및 드레인 영역은 큰 두께를 가지므로 고 저항으로 된다. 소스 및 드레인 영역의 고 저항을 피하기 위해서 내화성 금속 재료를 이용하는 소스 및 드레인 영역을 살리사이드(자기정합 살리사이드) 하는 데 효과적이다. 그러나, 산화층에 매우 얇은 실리콘 층으로 이루어지는 소스 및 드레인 영역을 살리사이드 하기가 어렵다. SOI 기판을 사용하는 DTMOS 장치의 문제점들을 해결하기 위해서, 본 발명자들은 벌크 실리콘 기판을 이용하는 동적 임계 전압 트랜지스터를 제안하였다(일본 특허출원 공개 제10-22462호). 도 35에서 나타낸 바와 같이, 벌크 실리콘 기판을 이용하는 동적 임계 전압 트랜지스터는 벌크 실리콘 기판(0301)에 제공된 MOSFET를 포함한다. MOSFET는 벌크 실리콘 기판(0301) 상에 제공된 깊은 웰(0302), 깊은 웰(0302)에 제공되고 깊은 웰(0302)과 역 도전형을 갖는 낮은 웰(0303), 및 낮은 웰(0303)에 제공되고 낮은 웰(0303)과 역 도전형(즉, 깊은 웰(0302)과 동일한 도전형)의 소스 및 드레인 영역(0307)을 포함한다. MOSFET의 게이트 전극(0306)은 낮은 웰(0303)에 전기 접속되는 형상을 갖는다. 적어도 낮은 웰(0303)은 홈(groove) 형태의 소자 분리 영역(0304)에 의해 인접 트랜지스터에 포함된 낮은 웰(0303')로부터 전기적으로 분리되어 있다. 부호 0305는 게이트 산화층을, 부호 0308은 층간 분리층을, 부호 0309는 접속 홀을 나타낸다.
도 35에 나타낸 구조는 SOI 기판을 이용하는 DTMOS 보디의 저항을 증가시키는 문제를 해결한다. 그러나, 벌크 기판이 사용될 때, SOI 기판의 경우와 달리, 소스 및 드레인 영역과 낮은 웰 영역의 접합 평면적이 증가하고, 이에 따라 기생 용량을 증가시키게 된다. 전력 소비(P)는 P=C x V2x f(여기서 V는 전원 전압, C는 기생 용량을 포함하는 회로의 용량, f는 동작 주파수임)로 나타내진다. 즉, 전력 소비를 낮추기 위해서 전원 전원을 줄이고 또한 그 용량을 줄이는 것이 중요하다. 웰 영역에서 일정한 전위를 갖는 통상의 MOSFET에 비해, 게이트 전극과 보디 영역 또는 웰 영역을 단락하는 도 35의 구조를 갖는 DTMOS는, 소스 및 드레인 영역과 웰영역의 접합 평면적이 동일할 때 불리하다.
도 36 및 37에서 기생 용량을 상세히 설명한다. 도 36은 게이트 전극과 웰 영역이 단락되고 부호(1)의 팬아웃(fan-out)을 갖는 통상의 CMOS 인버터의 상태를 나타낸다. 도 36 및 37에서, 기생 용량은 "-" 및 "+"로 나타내진다. 도 36과 도 37을 비교해 보면 알 수 있듯이, 도 37에 나타낸 동적 임계 전압 트랜지스터는, 접합 평면적이 동일할 때 도36에 나타낸 통상의 트랜지스터의 접합보다 3배의 접합 기생 용량을 갖는다. 그러나, 실제적으로는 공핍층의 면적이 순방향 바이어스 부분과 역방향 바이어스 부분간에 차이가 있기 때문에, 그 용량은 단순히 3배가 아니다. 도 38은 부호(2)의 팬아웃 회로를 갖는 2형태의 트랜지스터의 구체적인 용량을 비교한다.
도 38a 및 38b에 나타낸 비교를 위해 사용되는 트랜지스터는 0.24 ㎛의 게이트 길이를 갖는다. 게이트 전극과 소자 분리 영역 사이의 거리(소스 및 드레인 영역의 폭)는 0.72 ㎛이다. 도 38a 및 도 38b에서, CW는 배선 용량, CG는 게이트 용량, CDR은 역 바이어스 상태에서 웰 영역과 드레인 영역의 접합 용량, CDF는 순방향 바이어스 상태에서 웰 영역과 드레인 영역의 접합 용량, CS는 웰 영역과 소스 영역의 접합 용량, CSW/DM는 낮은 웰 영역과 깊은 웰 영역 사이의 용량, 그리고 Cdep는 반전 채널 영역과 낮은 웰 사이의 용량을 나타낸다. 통상의 MOS 트랜지스터와 벌크-DTMOS(B-DTMOS) 장치는 게이트 용량 CG와 배선 용량 CW가 사실상 동일하기 때문에,통상의 트랜지스터와 동적 임계 전압 트랜지스터는 기타 용량과 비교된다. CW가 10 fF일 때(도 38a 참조), 통상의 트랜지스터는 CDR(4.7) 만을 가지며, 이에 따라 동적 임계 전압 트랜지스터는 총 용량 CDR+ CDF+ CS+ CSW/DW+ Cdep(28.5)를 갖는다. 즉, 벌크 DTMOS 장치의 접합 기생 용량은 부호(2)의 팬아웃을 갖는 회로를 이용하여 비교할 때 통상의 트랜지스터보다 6배 크다. 이러한 기생 용량의 문제는 SOI 기판이 사용될 때도 야기된다. CW가 도 38b에서처럼 100 fF 정도로 크면, 접합 기생 용량 CDR+ CDF+ CS+ CSW/DW+ Cdep은 9.2이고, 이는 상기 값 28.5보다 더 적다. 장치의 크기가 감소함에 따라, 배선 용량은 소자의 크기에 비례하여 감소될 수 없기 때문에, 배선 용량의 비는 증가된다. 접합 기생 용량의 비는 무시할 수 없을 정도까지 감소된다(예, 도38b의 경우에서도 용량은 100:107.8 정도로 약 8% 만큼 증가한다). 그러므로, 접합 기생 용량을 감소시키는 것이 중요하다.
본 발명은 스위칭 소자에 사용되는 반도체 장치, 특히 저 전원 전압으로 구동 가능하고 동적 임계 전압을 갖는 MIS형 반도체 장치 및 그의 제조방법에 관한 것이다.
도1은 본 발명에 따른 실시예1의 반도체장치의 평면도.
도2는 도1의 Q-Q'선 종단면도.
도3은 도1의 Q-Q'선 종단면도의 전류 흐름을 나타낸 도면.
도4a는 도1의 Q-Q'선 종단면도에 있는 트랜지스터의 기생 저항을 나타낸 도면.
도4b는 도4a에 있는 트랜지스터에 대한 비교예로서 종래의 반도체장치의 기생 저항을 나타낸 도면.
도5는 접속홀 형성 후 실시예1에 있는 반도체장치의 종단면도.
도6a는 실시예2의 반도체장치의 종단면도.
도6b는 실시예2의 반도체장치의 평면도.
도7은 실시예2의 반도체장치에 대한 변경의 종단면도.
도8a 및 8b는 본 발명에 따른 실시예3의 반도체장치 제조방법의 일 단계를나타낸 도면.
도9a 및 9b는 실시예3의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도10a 및 10b는 실시예3의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도11a 및 11b는 실시예3의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도12a 및 12b는 실시예3의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도13a 및 13b는 실시예3의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도14a, 14b 및 14c는 실시예3의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도15a, 15b 및 15c는 실시예3의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도16a, 16b 및 16c는 실시예3의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도17a, 17b 및 17c는 실시예3의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도18은 실시예3의 반도체장치의 다양한 영역의 상대적인 크기를 가리키는 부호를 나타내는 종단면도.
도19는 소스 및 드레인 영역을 형성할 때 실시예3의 반도체장치 구조에서 발생할 수 있는 결함을 나타낸 도면.
도20a 및 20b는 실시예3의 반도체장치의 평면도.
도21a, 21b 및 21c는 실시예3에서 소스 및 드레인 영역이 되는 제2 도전형반도체층의 불순물 확산을 나타낸 도면.
도22는 도16a의 C-C'선 종단면도.
도23a는 종래의 실시예에서 게이트전극, 활성 영역 및 접속홀 사이의 위치관계를 나타내는 평면도.
도23b는 본 발명에 따른 실시예3에서 게이트전극, 활성 영역 및 접속홀 사이의 위치관계를 나타내는 평면도.
도24a, 24b 및 24c는 본 발명에 따른 실시예4의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도25a, 25b 및 25c는 실시예4의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도26a, 26b 및 26c는 실시예4의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도27a, 27b 및 27c는 실시예4의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도28a, 28b 및 28c는 실시예4의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도29a, 29b 및 29c는 실시예4의 반도체장치 제조방법의 일 단계를 나타낸 도면.
도30a는 SOI 기판을 이용한 본 발명에 따른 반도체장치로서 직렬 접속된 트랜지스터의 단면도.
도30b는 도30a에 있는 반도체장치의 회로 구성을 나타낸 도면.
도31은 벌크 기판을 이용한 본 발명에 따른 반도체장치로서 직렬 접속된 트랜지스터의 단면도.
도32는 본 발명에 따른 반도체장치로서 전기적으로 서로 분리된 인접 트랜지스터들의 단면도.
도33은 본 발명에 따른 반도체장치로서 전기적으로 서로 분리된 인접 트랜지스터들의 단면도.
도34a, 34b 및 34c는 SOI 기판을 이용한 종래의 반도체장치를 나타낸 도면.
도35는 벌크 기판을 이용한 종래의 반도체장치를 나타낸 도면.
도36은 1의 팬아웃(fan-out)을 가진 통상의 반도체장치의 CMOS 인버터의 충전 상태 변화를 나타낸 도면.
도37은 1의 팬아웃(fan-out)을 가진 DTMOS 장치의 CMOS 인버터의 충전 상태 변화를 나타낸 도면.
도38a 및 38b는 종래의 반도체장치 및 DTMOS 장치의 용량을 비교한 그래프.
도39는 n채널 트랜지스터의 단채널효과 및 열처리 조건을 나타낸 그래프.
도40은 n채널 트랜지스터의 단채널효과 및 열처리 조건을 나타낸 그래프.
도41은 p채널 트랜지스터의 단채널효과 및 열처리 조건을 나타낸 그래프.
도42는 p채널 트랜지스터의 단채널효과 및 열처리 조건을 나타낸 그래프.
본 발명에 따른 반도체 장치는, 반도체 기판; 상기 반도체 기판에 제공된 소자분리 영역; 상기 소자분리 영역들간에 제공된 제1 도전형의 반도체층; 상기 제1 도전형의 반도체층상에 제공된 게이트 절연층; 상기 게이트 절연층상에 제공된 게이트 전극; 상기 게이트 전극의 측벽에 제공된 게이트 전극 측벽 절연층; 및 대응하는 소자분리 영역의 일부를 커버하도록 상기 게이트 전극 측벽 절연층 부분에 인접하여 제공되어 소스영역 및/또는 드레인 영역으로 작용하는 제2 도전형의 반도체층을 포함한다. 상기 게이트전극과 상기 제1 도전형의 반도체층은 서로 전기적으로 접속되고, 상기 제2 도전형의 반도체층은 상기 제1 도전형의 반도체층위에 제공되어 소자분리 영역으로부터 상기 게이트전극을 향해 서서히 증가하는 두께를 갖는다.
본 발명에 따른 구성은 상기 소스 및 드레인 영역의 기생저항을 줄이는 기능을 포함한다. 본 발명에 따른 구성으로 종래에는 매우 어려운 소스 및 드레인 영역을 실리사이드화하는 것이 매우 용이하다. 본 발명의 구성에 따르면, 소스 및 드레인 영역을 형성하기 위해 도우너 또는 억셉터로 작용하는 불순물 이온들은, 채널 영역에 축적되는 제2 도전형 반도체 영역에만 주입될 수 있고(즉, 상기 영역은 주입의 결과로 제2 도전형이 된다) 상기 축적된 영역으로부터 고체층, 즉 반도체 기판으로 확산될 수 있다. 그 결과, 접합이 형성된다. 따라서, 디바이스의 크기 감소로 인한 단채널효과는 효과적으로 억제된다. 소스 드레인 영역의 표면적은 그 평면적보다 커질 수 있다. 따라서, 소스 및 드레인 영역의 접촉 영역 및 상부 배선은 확장되어 상기 소스 및 드레인의 점유면적에 대한 접촉 저항을 줄일 수 있다.
또한, 살리사이드화(자기정합 실리사이드)를 고려하는 경우, 실리사이드화되는 표면적은 점유면적에 비해 크다. 따라서, 저항은 감소되고, 실리사이드화 반응 시 발생하는 세선(thin line)의 바람직하지 않은 영향(즉, 세선의 실리사이드화 반응이 금지된다)이 완화된다. 본 발명에 따른 구성은 게이트 전극에 의해 생성되는 수직 단차(vertical step)를 보상한다. 이는 게이트 전극의 수직 단차(vertical step)에 기인하는 반도체 디바이스 제작상의 여러 문제를 해결한다. 예컨대, 자기정합 접촉에 의한 접촉 영역을 형성하기 위해 행해지는 에칭 공정시 게이트 전극의 수직 단차에서 에칭 정지층의 에칭률이 바람직하지 않게 상승하는 문제가 해결된다. 따라서, 에칭 공정이 용이해진다. 또한, 게이트 전극상의 층간 절연층이 보다 용이하게 평탄화된다.
소스 및 드레인 영역이 형성된 후 활성 영역은 노출되지 않으므로, 상기 활성 영역은 에칭 또는 이온주입에 의해 손상되지 않는다.
본 발명에 따른 반도체 장치는, 반도체 기판; 상기 반도체 기판에 제공된 제2 도전형의 깊은 웰 영역; 상기 반도체 기판에 제공된 소자분리 영역; 상기 제2 도전형의 깊은 웰 영역에 제공된 제1 도전형의 얕은 웰 영역; 상기 제1 도전형의 얕은 웰 영역에 제공된 게이트 절연층; 상기 게이트 절연층상에 제공된 게이트 전극; 상기 게이트 전극의 측벽에 제공된 게이트 전극 측벽 절연층; 및 대응하는 소자분리 영역의 일부를 커버하도록 상기 게이트 전극 측벽 절연층 부분에 인접하여 제공되어 소스영역 및/또는 드레인 영역으로 작용하는 제2 도전형의 반도체층을 포함한다. 상기 게이트전극과 상기 제1 도전형의 얕은 웰 영역은 서로 전기적으로 접속되고, 상기 제2 도전형의 반도체층은 상기 제1 도전형의 얕은 웰 영역 위에 제공되고 소자분리 영역으로부터 상기 게이트전극을 향해 서서히 증가하는 두께를 갖는다.
본 발명에 따른 구성은 소스 및 드레인 영역의 접합의 평면적과 벌크 기판을 이용하는 동적 임계전압 트랜지스터의 웰 영역을 최소화할 수 있다. 즉, 게이트 전극의 종 방향과 수직인 게이트 길이 방향에서 게이트 전극과 소자분리 영역간의 거리는 종래의 2.5 L 내지 3 L (L은 게이트 길이이고 통상 최소의 처리 가능한 크기이다)에서 약 2/3 L로 줄어들 수 있다. 접합의 평면적은 상기 값을 트랜지스터의 폭(W)으로 곱함으로써 얻어진다. 폭(W)이 동일할 때, 상기 접합의 평면적은 종래 트랜지스터 크기의 약 4/15 내지 2/9로 작을 수 있다. 또한 접합 용량의 평면 성분은 종래 트랜지스터의 약 4/15 내지 2/9로 작을 수 있다. 즉, 상기와 같이, 본 발명에 따르면, 소스 및 드레인 영역을 형성하기 위한 도우너 또는 억셉터로 작용하는 불순물 이온을 채널 영역 상부의 축적 영역에만 주입하고 상기 축적 영역으로부터 고체층, 즉 반도체 기판으로 상기 불순물 이온들을 확산시킴으로써 접합이 형성될 수 있다. 따라서, 상기 접합은 얕은 레벨에서 형성될 수 있다. 결국, 용량의 주위 길이 성분은 감소된다. 상기와 같이, 본 발명은 소스 및 드레인 영역의 기생 저항을 줄이며, 단채널 효과를 효과적으로 제한하며, 소스 및 드레인 영역의 평면적에 대한 접촉 저항을 줄이며, 실리사이드화 반응 시 발생하는 바람직하지 않은 세선 영향을 완화하고, 게이트 전극에 의해 발생되는 수직 단차를 상쇄시키는 장점이 있다.
일 실시예에서, 소스 및 드레인 영역의 표면은 상기 소스 및 드레인 영역과 상부 배선을 연결하는 접속홀의 적어도 일부에 노출된다. 접속홀의 직경은 활성 영역의 폭, 즉 게이트 전극의 종단으로부터 그 게이트 전극의 종방향과 수직인 방향으로 취해진 절단면에 있는 소자분리 영역까지의 거리보다 클 수 있다. 따라서, 접속홀의 직경은 확대될 수 있고, 이로써 접속홀의 형성이 용이하다. 종래에는, 각각의 접속홀이 전체의 소스 또는 드레인 영역에 있어야 했다. 따라서, 접속홀은 소스 또는 드레인 영역의 폭보다 작은 직경을 가져야 하므로, 상기 접속홀의 형성 공정이 어렵다.
또한, 본 실시예의 구성에서, 접촉 영역은 게이트 전극의 종 방향의 길이가 상기 종 방향과 수직인 방향의 길이보다 클 때 충분한 크기를 가질 수 있다.
본 발명의 일 실시예에서, 반도체 장치는, 상기 소스영역 및/또는 드레인 영역을 상부 배선에 전기적으로 접속하기 위한 접속홀을 더 포함한다. 상기 게이트전극의 종방향에 대해 수직인 단면에서 상기 접속홀의 각각의 폭은 상기 게이트전극의 대응 단부와 상기 대응하는 소자분리 영역간의 거리보다 크다. 따라서, 상기 접속홀의 크기는 상기 소스 및 드레인 영역의 크기를 증가시키지 않고도 증가될 수 있다. 접속홀의 형성과 접합용량(소스 및 드레인 영역과 웰 영역의 접합의 평면적에 좌우됨)의 감소는 모두 용이해진다.
본 발명의 일 실시예에서, 상기 게이트전극의 종방향에 대해 수직인 방향에 있어서, 상기 게이트전극의 각 단부와 상기 대응하는 소자분리 영역간의 거리는, 상기 게이트전극의 폭보다 작다. 따라서, 장치의 평면크기는 감소되고, 또한 소스 및 드레인 영역과 웰 영역에서의 기생용량은 상당히 감소된다.
본 발명의 일 실시예에서, 소스 영역 및/또는 드레인 영역으로 작용하는 제2 도전형 반도체층들은 상기 반도체 기판의 불순물 확산계수보다 큰 불순물확산계수를 포함하는 재료로 형성된다. 따라서, 불순물들이 확산되고 열처리에 의해 활성화될 때, 상기 확산은 축적층과 반도체 기판간의 계면까지는 매우 빠르지만 반도체 기판에서는 매우 느리다. 결국, 채널 영역 하부의 소스 및 드레인 영역의 깊이는축적 영역 높이에 있어서의 확산에 의해 영향을 받지 않고, 따라서 반도체 기판에서의 불순물 확산에 대한 제어능력은 개선된다. 이로써 벌크 기판의 경우 만족스런 제어능력으로 얕은 접합이 형성될 수 있고, SOI 기판의 경우 채널 영역의 가로 방향으로 불순물들이 보다 용이하게 확산될 수 있다.
제2 도전형 반도체층에서의 불순물 확산계수는 반도체 기판에 있는 불순물 확산계수보다 2 내지 100배가 되는 것이 바람직하다. 이때, 채널영역 하부의 소스 및 드레인 영역의 깊이는 축적영역 높이에서의 확산에 의해 영향을 받지 않고, 따라서 반도체 기판에서의 불순물 확산에 대한 제어능력은 개선된다.
제2 도전형 반도체층은 다결정 실리콘으로 형성되는 것이 바람직하다. 다결정 실리콘은 반도체장치 제작에 종종 사용되므로, 새로운 장치 또는 조건을 도입할 필요성은 상대적으로 적다. 선택적 적층성장 장치의 요구에 따라 다량의 수소를 사용할 필요가 없다. 반도체장치 제작용 장비의 평면적는, 상당히 큰 수소 제거 장치가 부분적 원인이 되는 매우 큰 선택적 적층성장 장치의 평면적보다 훨씬 작다.
다결정 실리콘은 기둥형 결정인 것이 바람직하다. 이때, 다결정 실리콘층에서의 불순물 확산은 매우 빠르게 일어난다. 다결정 실리콘 층에 주입된 불순물들은 만족스런 제어능력으로 반도체 기판에 확산된다. 소스 및 드레인 영역의 깊이는 다결정 실리콘층의 높이 방향의 확산에 의해 영향을 받지 않는다. 따라서, 반도체 기판의 불순물 확산에 따른 제어능력은 개선된다.
다결정 실리콘의 입자 크기가 50 nm 이하일 때, 반도체 기판에서의 확산 계수보다 큰 확산 계수가 실현될 수 있다. 또한, 에칭백이 실행될 때 다결정 실리콘의 입자로 인한 다결정 실리콘층의 측벽 폭 방향의 확산은 억제될 수 있다.
본 발명의 일 실시예에서, 상기 게이트전극과 상기 제2 도전형의 반도체층은 각각, 상기 반도체장치의 표면측에 제공된 내화성 금속 실리사이드층 및 기판측에 제공된 다결정 실리콘층을 포함하는 2층 구조를 갖는다. 따라서, 상기와 같이, 소스 및 드레인 영역들과 상부 배선들의 평면적이 작을지라도, 접촉영역은 매우 낮은 저항을 가질 수 있다. 상기 실리사이드층은 채널영역 근처로 확산되므로, 기생저항은 제한되고 따라서 반도체장치의 전류구동 성능은, 소스 및 드레인 영역들과 웰 영역들의 접합의 평면적이 작을 때에도 개선될 수 있다. 상기 실리사이드층은 접속홀을 형성하는 에칭공정 동안 에칭 저지층으로 사용될 수 있다.
본 발명에 따른 반도체 제조방법은, 표면측상의 제1 도전형 반도체층을 포함하는 기판 상에, 실리콘 에칭에 대한 내성 재료로 이루어지는 소자분리 영역을 형성하는 단계; 게이트절연층, 게이트전극 및 게이트전극 측벽 절연층을 상기 제1 도전형 반도체층 상에 순차적으로 형성하는 단계; 상기 단계에 따라 형성되는 적층의 전체 면에 상기 게이트전극과 상기 소자분리 영역간의 거리보다 큰 두께를 갖는 다결정 실리콘층을 형성하는 단계; 및 상기 게이트전극상의 다결정 실리콘층의 일부가 제거될 때까지 이방성 에칭을 행하는 단계를 포함한다.
본 발명에 따른 반도체 제조방법은 실리콘 기판 상에, 실리콘 에칭에 대한 내성 재료로 이루어지는 소자분리 영역을 형성하는 단계; 제2 도전형의 깊은 웰 영역을 형성하고 이 제2 도전형의 깊은 웰 영역에 제1 도전형의 얕은 웰 영역을 형성하는 단계; 게이트절연층, 게이트전극 및 게이트전극 측벽 절연층을 상기 제1 도전형 웰 영역에 순차적으로 형성하는 단계; 상기 게이트전극과 상기 소자분리 영역간의 거리보다 큰 두께를 갖는 다결정 실리콘층을 형성하는 단계; 및 상기 게이트전극상의 다결정 실리콘층의 일부가 제거될 때까지 이방성 에칭을 행하는 단계를 포함한다.
에칭 량이 이방성 에칭백을 위한 게이트 전극상의 다결정 실리콘층을 제거하기 위한 값으로 설정될 때, 축적되는 소스 및 드레인 영역은 본 발명에서 용이하게 형성될 수 있다. 상기 실리콘 결정층이 게이트 전극으로부터 소자분리 영역까지의 거리보다 큰 두께를 가질 때, 실리콘 기판은 노출되지 않는다. 따라서, 실리콘 기판은 이방성 에칭백에 의해 손상되지 않는다. 게이트 전극의 측면에서 이방성 에칭에 의해 형성되는 축적층의 종단은 실리콘 에칭에 저항력 있는 재료로 형성되는 소자분리 영역으로 항상 확장된다. 게이트 전극 측벽의 다결정 실리콘층으로 형성되는 축적층은, 상기 에칭백 공정이 소스 및 드레인 영역을 단락회로로 만들기 때문에 소스 영역과 드레인 영역으로 분리되어야 한다.
일 반도체장치의 소스 영역과 인접 반도체 기판의 드레인 영역이 서로 접속될 필요가 있을 때, 상기 접속은 직렬로 접속된 인접 트랜지스터의 인접 게이트 전극간의 거리를 축적될 다결경 실리콘층 두께의 2배 이하로 설정함으로써 실현될 수 있다.
본 발명에 따른 반도체 제조방법은, 표면측상의 제1 도전형 반도체층을 포함하는 기판 상에, 실리콘 에칭에 대한 내성 재료로 이루어지는 소자분리 영역을 형성하는 단계; 게이트절연층, 게이트전극 및 게이트전극 측벽 절연층을 상기 제1 도전형 반도체층상에 순차적으로 형성하는 단계; 상기 단계에 따라 형성되는 적층의 전체 면에 상기 게이트전극과 상기 소자분리 영역간의 거리보다 큰 두께를 갖는 다결정 실리콘층을 형성하는 단계; 상기 게이트전극상의 다결정 실리콘층의 일부가 제거될 때까지 이방성 에칭을 행하는 단계; 소스영역과 드레인 영역을 서로 전기적으로 분리하기 위해 상기 다결정 실리콘층의 일부를 제거하는 단계; 상기 제1 도전형 반도체층 및 상기 게이트전극의 콘택트영역에 대응하는 게이트전극의 일부를 제거하는 단계; 상기 게이트전극의 일부를 제거함으로써 노출된 게이트절연층의 일부를 제거하여 상기 제1 도전형 반도체층의 표면을 노출시키는 단계; 및 상기 소스영역, 상기 드레인 영역 및 상기 게이트전극 상에 내화성 금속 실리사이드층을 형성함과 동시에 상기 제1 도전형 반도체층의 노출면상에 내화성 금속 실리사이드층을 형성하여 상기 게이트전극과 상기 제1 도전형 반도체층을 단락시키는 단계를 포함한다.
본 발명에 따른 반도체 제조방법은, 실리콘 기판 상에 실리콘 에칭에 대한 내성 재료로 이루어지는 소자분리 영역을 형성하는 단계; 제2 도전형의 깊은 웰 영역을 형성하고 이 제2 도전형의 깊은 웰 영역에 제1 도전형의 얕은 웰 영역을 형성하는 단계; 게이트절연층, 게이트전극 및 게이트전극 측벽 절연층을 상기 제1 도전형 웰 영역에 순차적으로 형성하는 단계; 상기 게이트전극과 상기 소자분리 영역간의 거리보다 큰 두께를 갖는 다결정 실리콘층을 형성하는 단계; 상기 게이트전극상의 다결정 실리콘층의 일부가 제거될 때까지 이방성 에칭을 행하는 단계; 소스영역과 드레인 영역을 서로 전기적으로 분리하기 위해 상기 다결정 실리콘층의 일부를 제거하는 단계; 상기 제1 도전형 웰 영역 및 상기 게이트전극의 콘택트영역에 대응하는 게이트전극의 일부를 제거하는 단계; 상기 게이트전극의 일부를 제거함으로써 노출된 게이트절연층의 일부를 제거하여 상기 제1 도전형 웰 영역의 표면을 노출시키는 단계; 및 상기 소스영역, 상기 드레인 영역 및 상기 게이트전극 상에 내화성 금속 실리사이드층을 형성함과 동시에 상기 제1 도전형 반도체층의 노출면상에 내화성 금속 실리사이드층을 형성하여 상기 게이트전극과 상기 제1 도전형 반도체층을 단락시키는 단계를 포함한다.
이와 같이, 게이트 전극의 측벽과 접촉하여 축적된 소스 및 드레인 영역은 자기정합 방식으로 형성될 수 있다. 일반적인 살리사이드 공정을 행함으로써, 제2 도전형의 얕은 우물영역 또는 보디 영역 및 게이트 전극은 추가적인 단계 없이 서로 동시에 접속될 수 있다.
본 발명의 일 실시예에서, 상기 소스영역과 드레인 영역을 서로 전기적으로 분리하기 위해 상기 다결정 실리콘층의 일부를 제거하는 단계와, 상기 제1 도전형 웰 영역 및 상기 게이트전극의 콘택트영역에 대응하는 게이트전극의 일부를 제거하는 단계는 동시에 행해진다.
본 발명의 일 실시예에서, 반도체장치의 제조방법은 도너 또는 억셉터로서 작용하는 불순물을 상기 소스영역, 드레인 영역 및 게이트전극에 도입하는 단계를 더 포함하고, 상기 도입은, 이온주입에 의해 상기 소스영역, 드레인 영역 및 게이트전극에 대해 동시에 행해진다.
이와 같이, 표면 채널형 반도체장치는 보다 적은 수의 이온주입단계로 형성될 수 있다. 상기와 같이, 반도체 기판 상에 축적된 소스 및 드레인 영역을 형성하는 층에 있는 불순물들의 확산계수는 상기 반도체 기판에 있는 불순물들의 확산계수보다 크다. 따라서, 게이트 전극에 대한 불순물의 주입과 소스 및 드레인 영역에 대한 불순물의 주입이 동시에 행해질 때에도, 상기 반도체장치는 만족스런 제어능력으로 형성될 수 있고, 따라서 공핍 영역이 게이트 전극에 형성되지 않거나, 불순물들이 상기 게이트 산화층을 통해 확산되지 않거나, 또는 오프셋 구조가 생성되지 않는다(즉, 불순물들이 확산되지 않아서 채널 영역에 충분히 가까운 소스 및 드레인 영역이 형성되지 않는다).
본 발명의 일 실시예에서, 상기 반도체장치는 CMOS 장치이다. 도너로서 작용하는 불순물을 n채널 반도체 장치의 상기 소스영역, 드레인 영역 및 게이트전극에 도입함과 동시에, p채널 반도체 장치의 반도체기판 또는 n도전형 얕은 웰 영역 및 게이트전극을 단락시키기 위해 콘택트 영역에 대한 도너 불순물의 주입이 행해진다. p채널 반도체 장치의 상기 소스영역, 드레인 영역 및 게이트전극으로의 억셉터로서 작용하는 불순물의 도입과 동시에, n채널 반도체 장치의 반도체기판 또는 p도전형 얕은 웰 영역 및 게이트전극을 단락시키기 위해 콘택트 영역에 대한 억셉터 불순물의 주입이 행해진다.
따라서, 게이트 전극 및 보디 영역 또는 얕은 웰 영역을 접속하기 위한 이온 주입은 추가적인 단계를 요구하지 않고 단지 통상의 CMOS 공정만을 이용하여 행해질 수 있다. 즉, 통상적으로 디바이스의 임계전압을 결정하는 얕은 웰 영역 또는보디 영역의 표면의 불순물 농도는 낮게 설정된다(5 x 1016내지 5 x 1018/cm3). 예컨대, 금속선 또는 실리사이드층(본 발명과 같음)을 상기 저농도 영역에 접속하도록 상기 얕은 웰 영역 또는 보디 영역에 접촉 영역을 형성하기 위해, 상기 접촉 영역의 불순물 농도는 높아질 필요가 있다(1028/cm3또는 그 이상). 이는 접촉 영역으로의 이온 주입을 필연적으로 요구한다. 상기 저농도 접촉영역이 금속 또는 금속 실리사이드층과 접촉하면, 오옴 접속이 아닌 쇼트키(Schottky) 접속이 발생한다.
[실시예1]
도 1 내지 4를 참조하여 본 발명에 따른 실시예 1에 대해 설명한다. 이 실시예는 SOI 기판을 이용한다. 도 1은 본 발명에 따른 실시예 1의 반도체 장치의 평면도이다. 도 2는 도 1의 Q-Q'선의 반도체 장치의 수직 단면도이다. 도 3은 도 1의 Q-Q' 선의 반도체 장치의 수직 단면도의 전류 흐름을 나타낸다. 도 4a는 도 1의 Q-Q' 선의 반도체 장치의 수직 단면도의 트랜지스터의 기생 저항을 나타낸다. 참조 부호(100)는 SOI 기판을 나타내며, 참조 부호(101)는 소자분리 영역을 나타내며, 참조 부호(102)는 활성 영역을 나타내며, 참조 부호(103)는 게이트산화막을 나타내며, 참조 부호(104)는 게이트전극을 나타내며, 참조 부호(105)는 게이트전극 측벽 절연막을 나타내며, 참조 부호(106)는 소스 및 드레인 영역을 나타내며, 참조 부호(107)는 보디 영역을 나타내며, 참조 부호(108)는 게이트-보디 콘택트 영역을 나타낸다.
이 실시예의 반도체 장치에서는, 도 1에 도시된 바와 같이, 게이트전극(104)이 제1 도전형 반도체층으로 형성된 보디 영역(107)(도 2 참조)에 게이트-보디 콘택트 영역(108)을 통해 접속된다. 도 2에 도시된 바와 같이, SOI 기판(100)은 크게 소자 분리 영역(101)과 활성 영역(102)으로 분할되며, 이 실시예의 반도체 장치는 활성 영역(102)상에 제공된 MIS 반도체 장치이다.
이 실시예의 반도체 장치는 다음의 형상을 가진다. 소스 및 드레인 영역(106)은 게이트전극(104)의 양측에 제공된 게이트전극 측벽 절연막(105)에 인접해 있다. 따라서, 상기 소스 및 드레인 영역(106)은 활성층 표면(A-A')(게이트 산화막(103)과 활성 영역(102) 사이의 계면) 상부에 있다. 게이트전극(104)의 길이방향과 수직 방향으로, 활성 영역 및 각각의 소자분리 영역 사이의 경계(C-C')는 게이트전극의 양 단부들 각각 및 소스영역과 드레인 영역(106) 각각의 단부(B-B') 사이에 존재한다. 게이트전극(104)의 길이 방향과 수직인 반도체장치의 수직 단면(도 1의 Q-Q'선의 단면)에서, 반도체기판의 활성 영역 표면(A-A') 및 소스 및 드레인 영역(106) 사이의 거리(d)는 각 소자분리 영역으로부터 게이트전극(104)을 향해 증가한다. 즉, 활성 영역(102)은 게이트전극과 소자분리 영역 사이에 어떠한 수직 단차를 형성하지 않고 서로 전기적으로 절연되어 있는 게이트, 소스 및 드레인 영역의 3개의 영역으로 피복된다.
도 3에 도시된 바와 같이, 이 구조는 소스 및 드레인 영역(106)의 표면이 각 접속홀(109)의 적어도 일부분에 노출된 특징을 가진다. 상기 접속홀(109)은 절연층(도시 안됨)을 통해 상부 배선들과 상기 소스 및 드레인 영역(106)을 접속하도록 제공되며 통상 금속으로 매립된다. 이들 특징 때문에, 이 실시예의 반도체장치는 그의 점유 면적, 즉 활성 영역에 대해 평행한 소스 및 드레인 영역(106)의 점유 면적보다 큰 소스 및 드레인 영역(106)의 표면영역을 가질 수 있다. 따라서, 이 실시예의 반도체장치는 콘택트 저항을 감소시키도록 소스 및 드레인 영역(106)과 상부 배선의 콘택트 영역의 면적을 증가시키는 효과를 가진다. 이 실시예의 반도체장치는 콘택트 영역의 면적에 관계없이 그의 점유 면적, 특히 소스 및 드레인 영역(106)의 점유 면적을 감소시킬 수 있는 효과도 가진다. 즉, 상기 구조에 의하면, 반도체장치의 사이즈를 감소시킬 수 있으므로 기생저항이 감소되어 콘택트 저항을 증가시키지 않고 매우 큰 상호 콘덕턴스를 얻을 수 있다.
상기한 구조를 가진 트랜지스터 소자는 도 3에 도시된 전류 흐름을 가진다. 본 발명에 따르면, 전류 경로에 대한 고저항을 가진 영역(D)의 비는 매우 작으며 따라서 종래 구조의 트랜지스터에 비해 소스 및 드레인 영역(106)의 기생 저항을 감소시킬 수 있다. 또한, 상기 전류 경로는 채널영역 근방의 소스 및 드레인 영역(106)으로부터 콘택트 영역으로 접근하도록 연장되어, 기생 저항을 크게 감소시킨다. 이들 특징에 의해, 상기 소자의 전류구동능력이 향상되고 따라서 상호 콘덕턴스가 증가된다.
상기한 내용을 도 4를 참조하여 설명한다. 도 4a는 이 실시예의 반도체장치의 기생 저항을 나타낸다. 도 4b는 종래의 반도체장치의 기생 저항을 나타낸다. 도 4a 및 4b에서, Rcont는 콘택트 저항을 나타내고, Rsd는 소스 및 드레인 영역의 저항을 나타내고, Rej는 소스 및 드레인 영역과 채널영역의 접합부에서의 확산 저항을 나타내다. 종래의 반도체장치에 비해, 이 실시예의 반도체장치는 콘택트 영역 및 채널영역 사이의 거리가 더 길고 따라서 Rsd가 더 작다. 즉, SOI 기판의 기본적 과제는 이 실시예의 구조를 SOI 기판을 이용하는 반도체장치에 적용함으로써 해결할 수 있다.
SOI 기판은 통상 산화막 상에 매우 얇은 실리콘막을 가진다. 그러나, 실리콘막이 더 얇아지고 있기 때문에, 소스 및 드레인 영역의 저항은 바람직하지 않게 높아지게 된다. 이 문제를 해결하도록, 소스 및 드레인 영역의 표면은 내화성 금속 실리사이드층을 형성하도록 실리사이드화될 필요가 있다. 이 해결책은 다음의 기본적인 문제를 가진다. 상기 얇은 실리콘층은 실리사이드층이 소스 및 드레인 영역 아래의 실리콘 산화막에 도달될 수 있게 함으로써, 트랜지스터 특성을 열화시킨다.
도 5는 이 실시예의 SOI 기판을 이용한 반도체장치를 실리사이드화하여 얻어진 구조를 나타낸다.
도 5에서, 참조 부호(1501)는 SOI 기판을 나타내고, 참조 부호(1502)는 산화막을 나타내고, 참조 부호(1503)는 활성 영역을 나타내고, 참조 부호(1504)는 보디영역을 나타내고, 참조 부호(1505)는 소자분리 영역을 나타내고, 참조 부호(1506)는 게이트산화막을 나타내고, 참조 부호(1507)는 게이트전극을 나타내고, 참조 부호(1508)는 게이트전극 측벽 절연막을 나타내고, 참조 부호(1509)는 소스 및 드레인 영역을 나타내고, 참조 부호(1510)는 내화성 금속 실리사이드층을 나타내고, 참조 부호(1511)는 층간절연층을 나타내며, 참조 부호(1512)는 접속홀을 나타낸다.
실리콘(다결정 실리콘)으로 형성된 소스 및 드레인 영역(1509)은 채널영역 상에 축적된다. 따라서, 채널영역 상에 축적된 실리콘층의 표면은 살리사이딩 과정 중에 내화성 금속과 반응하여, 실리사이드층을 형성한다. 따라서, 상기 실리사이드층은 SOI 기판에 산화막이 도달됨을 방지한다. 이 방식으로, 상기한 SOI 기판에 특정된 문제를 해결한다. 또한, 이 구조에서는, 실리사이드된 소스 및 드레인 영역(1509)의 표면적이 소스 및 드레인 영역(1509)의 점유 면적보다 크다. 이러한 큰 표면적에 의해 소스 및 드레인 영역(1509)의 저항을 감소시킬 수 있고 또한 실리사이딩 반응 시에 발생하는 미세 배선의 바람직하지 않은 영향(즉, 미세 배선의 실리사이딩 반응이 금지됨)을 방지하는 효과도 있다.
상기 구조는 게이트전극의 수직 단차에 의해 야기되는 반도체장치 수율의 바람직하지 않은 감소를 해소할 수 있다. 예컨대, 층간절연막이 용이하게 평탄화된다. 또한, 소자분리 영역과 활성 영역 사이의 단차가 소스 및 드레인 영역으로 피복되기 때문에, 상기 단차에 의해 광이 영향을 받지 않게 되어, 리소그래피 과정을 용이하게 한다.
[실시예2]
본 발명에 따른 실시예 2는 벌크 실리콘 기판을 이용한다. 도 6a(또는 도 7)는 실시예 1의 도 2에 대응한다. 도 6a(또는 도 7)는 본 발명에 따른 실시예 2의 DTMOS의 게이트전극의 길이방향과 수직 방향의 DTMOS의 수직 단면도이다. 도 6b는 벌크 실리콘 기판을 이용한 DTMOS의 평면도이다. 도 6b의 평면도는 실시예 1의 평면도(도 1)와 특히 다르지 않다.
도 6a(또는 도 7)에서, 참조 부호(200)는 반도체 기판을 나타내고, 참조 부호(201)는 소자분리 영역을 나타내고, 참조 부호(202)는 활성 영역을 나타내고, 참조 부호(203)는 소스 및 드레인 영역과 역 도전형의 얕은 웰 영역을 나타내고, 참조 부호(204)는 소스 및 드레인 영역과 동일 도전형의 깊은 웰 영역을 나타내고, 참조 부호(205)는 게이트산화막을 나타내고, 참조 부호(206)는 게이트전극을 나타내고, 참조 부호(207)는 게이트전극 측벽 절연막을 나타내고, 참조 부호(208)는 소스 및 드레인 영역을 나타내고, 참조 부호(209)는 층간절연막을 나타내고, 참조 부호(210)는 게이트전극(206)과 얕은 웰 영역(203)을 접속하는 콘택트 영역을 나타내고, 참조 부호(211)는 대응하는 소스 및 드레인 영역과 상부 배선(도시 안됨)을 접속하는 콘택트 영역을 나타내며, 참조 부호(212)는 채널 영역을 나타낸다.
이 실시예의 DTMOS는, 도 6a에 도시된 바와 같이, 소스 및 드레인 영역(208)의 표면이 게이트전극(206)의 길이방향에 대해 수직 방향의 수직 단면도에서 곡선 형상으로 된 특징을 가진다. 따라서, 소스 및 드레인 영역(208)의 표면적은 실시예 1보다 더 큰 차이만큼 소스 및 드레인 영역(208)의 점유 면적보다 크게될 수 있다. 따라서, 콘택트 영역의 면적이 증가될 수 있다. 도 6a에 도시된 형상은 후술되는 본 발명에 따른 실시예 3 또는 실시예 4에 기술된 방법에 의해 얻어진다.
실시예 3 또는 실시예 4에 상세하게 기술되는 바와 같이, 상기 채널영역에 축적되는 소스 및 드레인 영역(208)이 소스 및 드레인 영역(208)의 재료로서 다결정 실리콘을 에칭백 함으로써 형성될 때, 소스 및 드레인 영역(208)의 표면은 다결정 실리콘에 포함된 그레인에 의해 도 7에 도시된 바와 같이 요철이 형성된다. 이 경우, 표면적이 더욱 증가될 수 있다.
얕은 웰 영역(203)은 SOI기판의 보디영역에 대응한다. 깊은 웰 영역(204)은 인접한 반도체장치의 얕은 웰 영역으로부터 다른 얕은 웰 영역을 분리하도록 제공된다. 따라서, 소자분리 영역(201)은 얕은 웰 영역(203)보다 깊게 형성될 필요가 있다. 실시예 1에서와 같이, 게이트전극(206)은 콘택트 영역(210)을 통해 얕은 웰 영역(203)에 접속된다(도 6b 참조). 이 구조에서, 도 6a의 소스 및 드레인 영역(208)과 얕은 웰 영역(203)의 접합 면적이 최소화될 수 있다. 이 기능으로 인해, 본 발명자에 의해 발명되어 일본 공개 특허 공보 제98-22462호에 개시된 발명에 비해, 이 실시예의 벌크 기판을 이용한 동적 임계 전압 트랜지스터는 본 발명에기술된 바와 같이 소스 및 드레인 영역(208)과 얕은 웰 영역(203)의 접합 시에 용량을 상당히 감소시킬 수 있다. 특히, 벌크 기판을 이용한 종래의 DTMOS에서, 게이트전극의 길이방향과 수직 방향으로, 게이트전극(206)과 소자분리 영역(201) 사이의 거리(j)는 2.5L 내지 3L이다(L은 게이트길이이고 통상 처리 가능한 최소 길이이다). 이와 대조적으로, 본 발명에 따른 DTMOS에서, 상기 거리(j)는 게이트전극 측벽 절연막의 두께 및 포토리소그라피 과정에 대한 얼라인먼트 마진의 합계에 근접한 값으로 감소될 수 있다. 특히, 상기 거리는 약 2/3L로 감소될 수 있으며, 그중 1/3L은 얼라인먼트 마진이고 나머지 1/3L은 게이트전극 측벽 절연막의 두께이다. 소스 및 드레인 영역(208)과 얕은 웰 영역의 접합 면적은 트랜지스터의 폭(W)으로 상기 값을 곱하여 얻어진다. 폭(W)이 동일할 때, 본 발명의 트랜지스터의 접합면적은 종래의 트랜지스터의 접합면적의 약 4/15 내지 2/9로 작아질 수 있다. 본 발명의 트랜지스터의 접합 용량의 평면 성분도 종래의 트랜지스터의 약 4/15 내지 2/9로 작아질 수 있다. 또한, 이 실시예에서, 상기 접합은 채널영역상의 축적 영역에만 소스 및 드레인 영역을 형성하도록 도너 또는 억셉터로서 작용하는 불순물 이온을 주입하여 상기 축적영역으로부터 고체영역, 즉 반도체기판으로 불순물 이온을 확산시킴으로써 형성될 수 있다. 따라서, 상기 접합은 매우 얕은 레벨로 형성될 수 있다. 따라서, 용량의 주위 길이 성분도 감소될 수 있고, 또한 미세화로 인한 단채널 효과를 능률적으로 제한할 수 있다. 실시예 1에서와 같이, 이 실시예의 반도체장치도 소스 및 드레인 영역(208)의 기생저항을 감소시키고, 소스 및 드레인 영역(208)의 점유 면적에 대한 콘택트 저항을 감소시키며, 실리사이딩 반응 시에발생하는 바람직하지 않은 세선(細線) 효과를 완화시키며, 게이트전극의 형성에 의해 발생되는 수직 단차를 보상하는 효과가 있다.
[실시예3]
본 발명에 따른 실시예 3에서는, 실시예 2의 구조의 형성 방법에 대해 설명한다. 도 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a 및 17a는 실시예 3의 형성 단계의 평면도이고, 도 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b 및 17b는 도 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a 및 17a의 A-A'선의 수직 단면도이다. 도 14c, 15c, 16c 및 17c는 도 14a, 15a, 16a 및 17a의 B-B'선의 수직 단면도이다. 이 실시예에서, 게이트전극, 소스 및 드레인 영역 상에 자기정합 방식으로 실리사이드층이 형성된다(살리사이딩 과정).
도 18은 게이트전극의 길이 방향과 수직 방향의 실시예 3의 수직 단면도이다. 도 18에서 각 기호는 각 영역의 상대적 크기를 나타낸다. 도 19는 실시예 3의 구조를 가진 소스 및 드레인 영역이 형성될 때 발생할 수 있는 불량의 상태를 나타낸다. 도 20a 및 20b는 실시예 3의 구조의 평면도이다. 도 21a, 21b 및 21c는 실시예 3의 소스 및 드레인 영역의 형성을 위한 불순물 확산을 나타낸다. 도 22는 도 16의 C-C'선 단면도이다. 도 23a는 게이트전극, 활성 영역 및 접속홀 사이의 위치 관계를 나타낸 종래 구조의 평면도이다. 도 23b는 게이트전극, 활성 영역 및 접속홀 사이의 위치 관계를 나타낸, 실시예 3의 구조의 평면도이다.
먼저, 도 8에 도시된 바와 같이, 반도체기판(301)상에 잘 알려진 기술에 의해 소자분리 영역(302)이 형성된다. 이 실시예에서, 소자분리 영역(302)은 STI(얕은 트렌치 분리) 기술을 이용하여 400-700nm의 깊이를 가진 홈을 형성하여 그 홈에 산화막을 매립하여 형성한다. 그러나, 소자분리 영역의 형성 기술은 이것으로 제한되지 않는다. 얕은 웰 영역을 각 소자의 다수의 얕은 웰 영역들로 분할하는 임의의 기술도 사용 가능하다.
다음, 도 9에 도시된 바와 같이, 깊은 웰 영역(303)과 얕은 웰 영역(303)이 형성된다. 이 실시예에서, n채널 트랜지스터가 형성될 때, 깊은 웰 영역(303)은 약 250 내지 350 keV의 에너지로 약 5x1012내지 5x1013/cm2의 인을 주입함에 의해 형성된다. p채널 트랜지스터가 형성될 때, 깊은 웰 영역(303)은 약 170 내지 230 keV의 에너지로 약 5x1012내지 5x1013/cm2의 붕소를 주입함에 의해 형성된다. n채널 트랜지스터가 형성될 때, 얕은 웰 영역(304)은 약 35 내지 90 keV의 에너지로 약 1x1012내지 1x1014/cm2의 붕소를 주입함에 의해 형성된다. p채널 트랜지스터가 형성될 때, 얕은 웰 영역(304)은 약 100 내지 200 keV의 에너지로 약 1x1012내지 1x1014/cm2의 붕소를 주입함에 의해 형성된다.
각 웰의 형성 기술은 이것으로 제한되지 않는다. 기본적으로, Swxj<Td<Dwxj의 관계를 제공하는 임의의 기술도 이용가능하며, 이때 Td는 소자분리 영역의 깊이이고, Swxj는 얕은 웰 영역의 깊이이고, Dwxj는 깊은 웰 영역의 깊이이다. 엄밀하게는, Swxj+Depw<Td의 관계가 성립됨이 바람직하며, Depw는 얕은 웰 영역과 깊은 웰 영역 사이의 공핍층의 폭이다. 그러나, 저 전원 전압에서 동작될 때(실제 사용 시에, 트랜지스터는 ON될 때 P-N접합에 대해 순방향 바이어스 상태이므로 얕은 웰 영역과 소스 및 드레인 영역의 P-N 접합 시에 빌트-인 전위와 같거나 또는 작은 전원 전압에서 트랜지스터를 사용하는 것이 바람직함), Swxj<Td<Swxj+Depw의 관계가 수용될 수 있다.
다음, 도 10에 도시된 바와 같이, 통상의 방식으로 게이트 산화막(305), 게이트전극(306) 및 절연막(307)(이 실시예에서 실리콘 산화막)이 형성된다. 게이트전극(306)상에 절연막(307)이 형성된다. 도 18을 참조하여, 각 영역의 상대적 크기에 대해 설명한다. 처리 가능한 최소 사이즈를 F라 한다. 게이트전극(306)의 폭, 즉 트랜지스터의 게이트 길이가 처리 가능한 최소 사이즈로 처리된다. 이때, 게이트전극(306)에서 소자분리 영역(302)까지의 거리는 a>b+c의 관계가 성립되도록 설계될 수 있으며, b는 게이트전극 측벽 절연층의 두께이고 c는 소자분리 영역에 대해 게이트전극(306)을 얼라인하기 위한 얼라인먼트 마진(통상, c=1/3xF)이다. 상기 얼라인먼트가 최대 c까지 어긋난 경우에, a-(b+c) 또는 a-b+c에 트랜지스터의 게이트폭을 곱하여 얻어진 값이 소스 및 드레인 영역의 점유 면적, 즉 반도체기판의 표면에 대해 평행한 소스 및 드레인 영역의 표면적에 대응한다. 기본적으로, 소스 및 드레인 영역의 점유 면적을 최소화하도록, 게이트전극(306)이 설계된 바대로 소자분리 영역에 정렬되지 않을 때, 접합 용량을 감소시키는 관점에서 a-(b+c)가 가능한 한 작아야 한다. 그러나, a-(b+c)는 도너 또는 억셉터로서 작용하는 불순물이상기 축적 영역에 확산될 수 있도록 충분히 커야 하며, 기생 저항의 커다란 증가를 방지하도록 충분히 커야 한다. 특히, 본 발명자는 트랜지스터를 F=0.24㎛룰에서 b=0.05㎛, c=±0.08㎛, a=0.16㎛의 사이즈로 되도록 설계하였다.
다음, 도 11에 나타낸 바와 같이, 게이트전극 측벽 절연막(308)을 형성한다. 이 실시예에서는, 질화실리콘막을 지금까지 제조된 적층의 전면에 퇴적한다. 그 후, 거리 a가 게이트전극보다 0.16㎛만큼 큰 것을 제외하면 상기 게이트전극(306)과 동일한 편평한 형상을 가진 마스크를 이용하여 포토리소그라피-공정에 의해 구멍을 가진 레지스트층을 형성한다. 상기 레지스트막을 마스크로 이용하여, 질화실리콘막을 에칭백한다. 이 방식으로, 게이트전극 측벽 절연막(308)이 형성되는 동시에, 소자분리 영역 상에도 실리콘질화막(309)이 형성된다. 이 실시예의 게이트전극 측벽 절연막(308)은 실리콘질화막으로 형성하고 있지만, 예컨대 실리콘산화막과 실리콘질화막의 2층 구조로 될 수 있다.
다음. 도 12에 나타낸 바와 같이, 다결정 실리콘막(3l0)을 화학적 증기 증착법(CVD법)에 의해 지금까지 제조된 적층의 전면에 퇴적한다. 다결정 실리콘막(3l0)은 다음 공정에서 이방성 에칭되어 게이트전극 측벽에 남게 될 필요가 있지만, 이 때 각 측벽의 단부가 소자분리 영역(302)과 중첩되도록 처리되어야 한다. 각 측벽의 단부가 소자분리 영역(302)과 겹치지 않으면, 즉 거리 a가 과도하게 큰 경우에는, 이방성 에칭백에 의해 도 19에 도시된 바와 같이 실리콘기판이 파여지게 된다. 이러한 경우, 실리콘기판이 손상되어, 접합 누설 전류량이 증대하고, 접합이 깊게 되기 때문에, 단채널 효과가 악화된다.
구체적으로, 각 측벽의 폭 d(도 l8 참조)는 게이트전극(306)의 단차(게이트전극(306)과 절연층(307)의 전체 높이)와 상기 다결정 실리콘막(3l0)의 두께에 의해 결정된다. 이 실시예에서, 상기 트랜지스터가 a=0.16㎛으로 설계하고 있기 때문에, 게이트전극(306)과 소자분리 영역의 얼라인먼트 에러(이 실시예에서 c=±0.08㎛)를 고려하여, d>a+c의 관계를 만족하도록, d=0.3㎛으로 설정한다. d=0.3㎛으로 되도록, 게이트전극(306)의 단차를 300nm∼400nm, 다결정 실리콘막의 두께를 400nm∼500nm으로 설정한다. 상기 구체적인 수치는 F=0.24㎛ 룰 하에서 본 발명자에 의해 실현될 수 있는 범위 내에서 선택된다. a>b+c 및 d>a+c를 만족하는 임의의 다른 값을 이용할 수 있다. 또한, 소스 및 드레인 영역과 게이트전극의 측벽 사이의 용량을 감소시키도록, 게이트전극의 단차는 d>a+c의 관계를 만족하는 한 가능한 한 작은 것이 바람직하다.
다결정 실리콘막을 퇴적함에 있어서, 반도체기판의 활성층 표면과 다결정 실리콘막의 사이의 계면에 자연적인 산화막의 형성을 최대한 방지하는 방법으로 다결정 실리콘막을 퇴적함이 중요하다. 이는, 후공정에서 이온 주입에 의해 다결정 실리콘막에 불순물이 도입된 후 열확산에 의해 반도체기판에 도너 또는 억셉터로 작용하는 불순물을 확산시키기 위해 매우 중요하다. 반도체기판의 활성 영역 표면과 다결정 실리콘막 사이의 계면에 자연적으로 산화막이 형성되면, 상기 자연적으로 형성된 산화막이 확산 배리어로 작용하여 균일한 불순물 확산이 방지된다(즉, 소스 및 드레인 영역과 얕은 웰 영역의 접합 레벨의 깊이가 불균일해진다). 이것이 트랜지스터 특성에서 확산의 원인으로 된다. 이 실시예에서, 예비 배기실, 노점이항상-100℃로 유지되는 질소 퍼지실 및 퇴적 화로를 포함하는 저압 CVD(LPCVD) 장치가 상기 계면에 자연적인 산화막을 성장시키지 않고 다결정 실리콘막을 형성하도록 이용된다.
구체적으로, 다결정 실리콘막은 다음 방식으로 형성된다. 다결정 실리콘은 퇴적 직전에 불화물계 용액으로 세정하여, 자연적으로 형성되는 산화막을 일단 제거한 후, 예비 진공 배기실로 반송한다. 상기 배기실에서, 반송 시의 대기 분위기를 일단 진공 배기한 후, 질소 분위기로 치환하여 노점이 항상 -100℃로 유지되는 질소 퍼지실로 반송한다. 상기 질소 퍼지실의 역할은 웨이퍼 표면에 흡착된 물 분자를 완전히 제거하는 것이다. 웨이퍼 표면에 흡착된 물 분자는 진공에서 제거하는 것이 불가능하고, 질소 퍼지에 의해 완전히 제거할 수 있음이 본 발명자들에 의한 실험으로부터 분명히 확인되었다.
종래의 LPCVD 장치에서는, 이러한 제거되지 않은 물 분자를 웨이퍼 표면에 흡착시킨 채로 퇴적 화로로 반송된다. 통상의 다결정 실리콘막의 퇴적은 500 내지 700℃ 정도의 온도에서 행하지만, 이것 때문에, 고온 퇴적 화로에 웨이퍼를 반송할 때에 흡착된 수분자의 산소 성분이 실리콘 웨이퍼와 반응함으로써, 다결정 실리콘막이 퇴적되기 전에, 실리콘 웨이퍼 표면에 자연적인 산화막을 형성시키게 된다. 이로써, 반도체기판의 활성 영역 표면과 다결정 실리콘막의 계면에 자연적인 산화막이 형성된다. 그러나, 이 실시예의 LPCVD 장치에서는, 상기한 바와 같이 노점이 항상 -l00℃로 유지되는 질소 퍼지실에서 흡착된 물 분자를 완전히 제거한 후, 퇴적 화로로 반송하기 때문에, 자연적인 산화막이 형성되지 않고 다결정 실리콘막을형성할 수 있게 된다.
다음, 도 l3에 나타낸 바와 같이, 다결정 실리콘막(310)을 에칭백한다. 에칭은 헬리콘형 RIE 장치를 이용하여, 0.3Pa의 압력에서 염소와 산소의 혼합 가스로써 실행된다. 이 때에, 종점 검출장치(EPD)를 이용하여 l0%∼30%의 오버에칭을 실행한다. 상기 오버에칭은 게이트전극(306)상의 절연막(307)이 노출될 때까지 실행된다.
다음, 도 14에 도시된 바와 같이, 게이트 전극 상(306)의 절연층(307)이 제거된다. 본 실시예에서는, 절연층(307)이 산화실리콘으로 이루어 졌기 때문에 게이트 전극(306) 상의 절연층(307)이 불화수소계 용액으로 제거된다. 게이트 전극(306)을 제외한 웨이퍼가 다결정 실리콘층(310), 게이트 전극 측벽 절연층(308) 및 질화실리콘층(309)으로 도포되어 있기 때문에, 게이트 전극(306) 상의 절연층(307)만 제거될 수 있다. 이전 단계에서 다결정 실리콘층(310)을 에칭하는 것은 충분하지 않다. 이전 단계에서 실시된 에칭 백 후에, 여전히 다결정 실리콘층(310)이 도 20a에 도시된 바와 같이 게이트 전극 측벽 절연층(308)을 통하여 게이트 전극(306) 주변에 남아 있다. 따라서, 소스 영역과 드레인 영역이 서로 접속된다. 축적된 소스 및 드레인 영역(311)으로서 다결정 실리콘층(310)을 이용하기 위해서, 게이트 전극(306)의 양 말단에 인접하는 다결정 실리콘층(310) 부분이 제거되어 소스 영역(311)과 드레인 영역(311)이 서로 분리될 필요가 있다.
다결정 실리콘층은 건식 에칭을 거치며, 상기 일부분이 마스크로 덮이기 때문에 제거되지 않는다. 따라서, 다결정 실리콘층 부분은 소스 영역(311)과 드레인 영역(311)이 서로 분리되기 위하여 또한 게이트 전극(306)에 콘택트 영역을 형성하기 위해 제거된다. 게이트 전극 측벽이 기판 표면에 대해 수직이 되지 않는 경우에도 상기 분리를 보장하기 위하여 약간의 사이드(side) 에칭을 허용하는 조건 하에서 에칭이 실시된다. 구체적으로, 에칭은 헬리콘(helicon)형 RIE 장치를 이용하여 0.4 Pa 압력 하에 브롬화수소 및 산소의 혼합 가스로 실시된다.
소스 영역과 드레인 영역을 서로 분리하기 위한 에칭이 게이트 전극(306)에 콘택트 영역을 형성하기 위한 에칭과 동시에 실시되는 경우에, 게이트 전극(306)과 얕은 웰 영역(304)을 접속하기 위한 콘택트 영역을 형성하도록 리소그라피를 행할 필요가 없어진다. 콘택트 영역에 대응하여 위치하는 게이트 산화물층(305) 부분은 다결정 실리콘(311) 부분이 콘택트 영역과 대응하여 제거된 후에 제거된다. 게이트 산화물층(305)은 이하에서 설명되는 이온 주입과 어닐링의 활성화 후에 제거될 수 있다.
다음, 도 15에 도시된 바와 같이, 불순물 이온이 소스 및 드레인 영역(311)을 형성하기 위해 주입된다. 이 실시예에서, 게이트 전극(306)과 소스 및 드레인 영역(311)이 동일한 단계에서 도핑된다. 게이트 전극(306)과 얕은 웰 영역(304)을 접속하기 위한 콘택트 영역(313)에, 소스 및 드레인 영역(311)을 형성하기 위해 주입된 불순물 이온의 도전형과 반대의 도전형을 갖는 불순물 이온이 주입된다.
이 실시예에서, CMOS 소자를 형성하기 위해, n-채널 트랜지스터의 소스 영역, 드레인 영역 및 게이트 전극(306)영역에 도너(donor) 불순물을 주입하는 단계가 p-형 트랜지스터의 게이트 전극(306) 및 n 도전형 얕은 웰 영역(304)을 단락시키기 위한 콘택트 영역으로 도너 불순물을 주입하기 위한 단계와 동시에 실시된다.p-채널 트랜지스터의 소스 영역, 드레인 영역 및 게이트 전극(306)에 억셉터(acceptor) 불순물을 주입하는 단계는 n-채널 트랜지스터의 게이트 전극(306)과 p 도전형 얕은 웰 영역(304)을 단락시키기 위한 콘택트 영역으로 억셉터 불순물을 주입하는 단계와 동시에 실시된다.
따라서, 게이트 전극과 얕은 웰 영역을 접속하기 위한 이온 주입이 다른 추가 단계를 요구함 없이 통상의 CMOS 공정만을 이용하여 실시될 수 있다. 구체적으로, 보통 소자의 문턱 전압을 결정하는 얕은 웰 영역(304) 표면의 소스 불순물 농도는 낮게 (약 5×1016내지 5×1018/cm3) 설정된다. 예컨대, (본 발명에 따른) 금속 배선 또는 실리사이드층을 상기 낮은 농도 영역에 접속하기 위해 얕은 웰 영역에 상술한 콘택트 영역을 형성하기 위해서, 콘택트 영역의 불순물 농도는 높게 (1020/cm3이상) 할 필요가 있다. 이것은 필연적으로 콘택트 영역에 이온 주입하는 것을 요구하게 된다. 저농도 콘택트 영역이 금속 또는 금속 실리사이드층과 접속되면, 옴(ohmic) 접속이 아닌 쇼트키(Schottky) 접속이 일어난다.
이 실시예에서(도 18 참조) 게이트 전극으로서 동작하는 다결정 실리콘층의 두께(F)는 200nm 내지 250nm이다. 게이트 전극(306) 주변에 축적된 최대 높이(g)는 200nm 내지 300nm이다. 따라서, n-채널 트랜지스터의 경우에, 약 1×1015내지 1×1016/cm2의 인 이온이 약 20keV 내지 80keV의 에너지로 이온 주입된다. p-채널 트랜지스터의 경우, 약 1×1015내지 1×1016/cm2의 붕소 이온이 약 10keV 내지 40keV의 에너지로 이온 주입된다. 불순물 이온이 채널링에 의해 게이트 산화물층으로 확산되는 것을 방지하고, 다결정 실리콘층에서 이온 확산을 제어하기 위해서, 약 5×1014내지 5×1015/cm2의 실리콘 이온이 다결정 실리콘층이 무정형 실리콘층으로 변환되도록 미리 이온 주입될 수 있다. 이 경우, 다결정 실리콘의 입계(grain boundary)는 CMOS 소자를 형성하도록 예상되는 정도로 파괴되어, 다결정 실리콘층이 사용된 불순물 이온의 형태에 알맞은 조건 하에서 무정형 실리콘층으로 변환되며, 이점은 중요한 것이다.
이온 주입 후에, 약 10분 내지 120분 동안 약 800℃ 내지 950℃에서 열처리를 실시하거나, 또는 약 10초 내지 60초 동안 950℃ 내지 1100℃에서 급속 열처리를 실시한다. 이와 같이, 주입된 이온은 활성화되어 실리콘 기판으로 확산된다. 열처리는 소스 및 드레인 영역(311)이 게이트 전극(306)에 대해 오프셋 되기 직전까지 행해질 필요가 있다. 구체적으로, 불순물은 횡방향으로 적어도 게이트 전극 측벽 절연 층(308)의 두께까지 확산될 필요가 있다. 트랜지스터의 성능을 향상시키기 위해서(단 채널 효과를 방지하고 구동 전류의 양을 증가시키기 위해서), 소스 및 드레인 영역(311)은 접합 수준의 깊이가 가능한 한 얕게 형성되고 게이트 전극(306)에 대해 소스 및 드레인 영역(311)이 오프셋 되지 않도록 하는 것이 요구된다.
도 21은 불순물의 확산 방식을 나타낸다. 불순물이 도 21c에 도시된 바와 같이 횡방향으로 게이트 전극(306)에 대해 소스 및 드레인 영역(311)을 오프셋 하도록 도 21a의 포인트 A로부터 확산되는 경우, 소자의 구동 전류의 양은 현저히 감소된다. 따라서, 도 21b에 도시된 불순물 확산 상태가 바람직하다. 구체적으로, 게이트 전극 주변의 소스 및 드레인 영역과 얕은 웰 영역의 접합 수준의 깊이는 바람직하게는 게이트 전극 측벽 절연층(308)의 두께의 0.8배가 된다. 횡방향 및 종 방향에서 확산 거리가 직접 결정된다. 따라서, 소스 및 드레인 영역과 얕은 웰 영역의 접합 수준의 깊이를 감소시키고 이에 따라 단 채널 효과를 제한하기 위해서, 게이트 전극 측벽 절연층(308)이 게이트 전극 측벽의 용량의 증가가 전체 부하 용량의 증가를 야기하지 않는 범위 내에서 가능한 한 박형이 될 필요가 있다. 이 실시예에서, 게이트 전극 측벽 절연층(308)은 상기에서 설명한 바와 같이 0.05㎛이다.
도 39 내지 도 42는 단 채널 효과와 열처리 사이의 특정 관계의 데이타를 나타낸다. 도 39는 n-채널 트랜지스터에 실시된 실험 결과를 나타낸다. 이 실험에서, 5×1015cm-2의 인 이온이 소스 및 드레인 영역을 형성하기 위해서 50keV 에너지로 불순물로서 주입된다. 열처리는 각각 질소 분위기의 800℃에서 120분 동안, 질소 분위기의 850℃에서 30분 동안, 질소 분위기의 900℃의 10분 동안, 및 산소 분위기의 850℃에서 30분 동안의 조건 하에서 실시된다.
도 40은 n-채널 트랜지스터에 실시된 실험 결과를 나타낸다. 이 실험에서, 인 이온 주입이 소스 및 드레인 영역을 형성하기 위해서 불순물로서 50keV의 에너지로 각각 5×1015cm-2및 1×1016cm-2의 투여량으로 실시된 후, 질소 분위기의 1050℃에서 10초 동안 급속 열처리된다.
도 41은 p-채널 트랜지스터에 실시된 실험 결과를 나타낸다. 이 실험에서, 5×1015cm-2의 붕소 이온이 약 15keV로 소스 및 드레인 영역을 형성하기 위해서 불순물로서 이온 주입된다. 열처리는 각각 질소 분위기의 800℃에서 120분 동안, 질소 분위기의 850℃에서 30분 동안, 질소 분위기의 900℃의 10분 동안, 및 산소 분위기의 850℃에서 30분 동안의 조건 하에서 실시된다.
도 42는 p-채널 트랜지스터에 실시된 실험 결과를 나타낸다. 이 실험에서, 붕소 이온 주입이 소스 및 드레인 영역을 형성하기 위해서 불순물로서 15keV의 에너지로 각각 5×1015cm-2및 1×1016cm-2의 투여량으로 실시된 후, 질소 분위기의 1050℃에서 10초 동안 급속 열처리가 행해진다.
그 결과는 하기와 같다. 5×1015cm-2의 인 이온이 약 0.05㎛ 두께의 게이트 전극 측벽 절연층과 약 0.24㎛ 게이트 길이를 갖는 게이트 전극을 포함하는 n-채널 트랜지스터에 주입되는 경우, 질소 분위기 또는 산소 분위기의 30분 동안 850℃에서, 또는 질소 분위기의 10분 동안 900℃에서 열처리되는 경우 최적 결과가 얻어진다. 도 39에 도시된 결과를 제공하는 실험에서, 산소 분위기의 120분 동안 800℃에서 열처리하는 것은 충분하지 않다. 도시되지는 않았으나, 트랜지스터의 구동 전류에 대한 데이타를 고려하면 이러한 조건 하에서의 열처리가 오프셋 트랜지스터를 야기할 것임이 예상될 수 있다. 이온 투여량이 5×1015cm-2에서 1×1016cm-2인 경우, 도 40에 도시된 바와 같이, 고농도 불순물에 의해 야기되는 급속 확산의 영향으로인해 질소 분위기의 10초 동안 1050℃에서 열처리되는 경우 만족스러운 결과가 얻어진다. 이온의 투여량이 5×1015cm-2인 경우, 도 40에 도시된 바와 같이 질소 분위기의 10초 동안 1050℃에서 열처리하는 것에 의해서는 충분한 확산이 얻어지지 않는다. 도시되지는 않았으나, 트랜지스터의 구동 전류에 대한 데이타를 고려하면 이러한 조건 하에서의 열처리가 오프셋 트랜지스터를 야기할 것임이 예상될 수 있다.
그 결과는 다음과 같다. 5×1015cm-2의 붕소 이온이 약 0.05㎛ 두께의 게이트 전극 측벽 절연층과 약 0.24㎛ 게이트 길이를 갖는 게이트 전극을 포함하는 p-채널 트랜지스터에 주입되는 경우, 질소 분위기의 30분 동안 850℃에서 및, 질소 분위기의 10분 동안 900℃에서 열처리되는 경우 최적 결과가 얻어진다. 도 41에 도시된 결과를 제공하는 실험에서, 산소 분위기의 120분 동안 800℃ 및, 산소 분위기의 30분 동안 850℃에서 열처리하는 것은 충분하지 않다. 도시되어있지는 않지만, 그러한 조건 하에서의 열처리는 트랜지스터의 구동 전류에 대한 데이터를 고려할 때 옵셋 트랜지스터를 초래한다는 것을 알 수 있다. 이온 주입량을 5 x 1015cm-2내지 1 x 1016cm-2로 증가시키는 경우, 도 42에 도시된 바와 같이 충분한 붕소 이온 확산이 얻어지지 않는다. 도시되어 있지 않지만, 그러한 조건 하에서의 열처리는 트랜지스터의 구동 전류에 대한 데이터를 고려할 때 옵셋 트랜지스터를 초래한다는 것을 알 수 있다.
상술한 결과로부터, 1회의 열처리에 의해 게이트 전극 측벽 절연층의 두께가0.05 ㎛인 n-채널 트랜지스터와 p-채널 트랜지스터를 형성하기 위해 불순물을 확산시키는데 있어서 열처리를 질소 분위기중의 850℃에서 약 30분간 내지 질소 분위기중의 900℃에서 약 10분간의 범위 내에서 실시한다면 최적의 결과를 얻을 수 있다는 것이 밝혀졌다.
본 실시예에서는, 상술한 조건은 F = 0.24 ㎛ 규칙을 이용하여 본 발명자들에 의해 실현될 수 있는 범위 내에서 a > b+c 및 d > a+c 관계를 만족하기 위한 각 값을 설정한 결과로서 얻은 것이다. 상기 조건은 이들에 한정되는 것은 아니다. "c"는 게이트 전극과 소자 분리 영역의 위치 마진을 나타내는 것으로 도면에 도시되어 있지 않다. 예컨대, 보다 정밀한 F = 0.1 ㎛ 규칙 등을 이용하는 경우, a, b, c 및 d의 값(도 18 참조)은 상이하다. F = 0.24 ㎛ 규칙이 이용되는 경우에도, a > b + c의 관계가 만족되는 한 a, b, c 및 d의 값은 다를 수 있다. 이런 의미에서, 게이트 전극에 사용되는 다결정 실리콘층의 두께 f 및 게이트 전극 주변의 소스 및 드레인 영역의 최대 높이 g는 a, b, c 및 d의 값에 따라서 변한다. 두께 f 및 최대 높이 g는 본 실시예에서의 값에 한정되지 않는다. 최적 이온 유형, 주입 에너지, 주입량 및 열처리 조건은 a, b, c, d, f 및 g의 값에 따라서 결정한다. 본 실시예에서는 게이트 전극의 도핑 및 소스 및 드레인 영역의 형성이 동일 주입 공정에 의해 실시된다. 따라서, 이온 주입 및 열처리 조건은 게이트 절연층의 주변의 게이트 전극의 공핍화 및 불순물이 채널 영역으로 확산되는 것을 방지할 수 있고 또한 트랜지스터의 성능이 향상되도록 (단(短)채널 효과가 보다 덜 유발되고 구동 전류의 양이 증가되도록) 설정된다. (물론, 불순물이 채널 영역으로 확산되는지의 여부는게이트 전극에 사용된 다결정 실리콘층의 두께 f에 따라 상이하다). 다양한 변수가 최적 조건을 실현하는데 관여되어 있기 때문에 최적 조건을 찾기란 매우 어려울 것으로 보인다. 그러나, 본 실시예에서는 실리콘 기판(단결정 실리콘)의 확산 계수에 대해 축적 영역의 확산 계수를 설정하는 것에 의해 가공 조건의 마진을 현저히 향상시킬 수 있다. 즉, f 및 g 값, 이온 주입 조건, 열처리 조건 등과 같은 가공 조건은, 구동 전류의 양을 증가시키고, 단채널 효과를 제한하며, 또 소자의 점유면적을 소자가 가공 가능한 범위 내에서 최소화하도록 a, b, c 및 d의 값을 설정하는 것에 의해 충분한 마진을 갖도록 설정될 수 있다.
다결정 실리콘으로 형성된 축적 영역은 에피텍셜 실리콘층으로 형성된 축적 영역에 비하여 이하와 같은 이점을 갖는다. 불순물이 축적 영역으로부터 고형 층으로 확산되어 웰 영역과 소스 및 드레인 영역의 얕은 접합부를 형성하는 구조에서, 예컨대 이온 주입 및 열처리 조건은 게이트 전극의 높이, 축적 영역의 높이, 게이트 전극 측벽 절연층의 두께 등에 따라서 변한다. 축적 영역이 다결정 실리콘으로 형성된 본 실시예에서, 불순물의 확산 계수는 에피텍셜 단결정 실리콘으로 형성된 축적 영역의 확산 계수보다 약 10 내지 100배 클 수 있다. (확산 계수는 다결정 실리콘층의 입도가 작을수록 더 크다). 즉, 이온 주입 및 열처리에 대한 마진은 본 실시예에서 더 클 수 있다. 대조적으로, 축적 영역이 에피텍셜 실리콘층으로 형성된 종래의 실시예에서는, 게이트 전극에 대한 다결정 실리콘층의 확산 계수 및 축적 영역의 확산 계수는 서로 현저히 상이하다. 이 때문에, 게이트 절연층의 주변에 있는 게이트 전극의 공핍화 및 불순물이 채널 영역으로 확산되는 것을 방지하는 조건을 설정하고 또한 트랜지스터의 성능을 개량(단 채널 효과가 덜 일어나고 구동 전류의 양이 증가될 수 있도록)하기가 실질적으로 불가능하다. 그 이유는 다음과 같다. 게이트 전극용 다결정 실리콘 층에서 불순물의 확산은 축적 영역 (에피텍셜 단층) 및 단결정 반도체 기판에서 불순물이 확산되는 것보다 훨씬 더 쉽게 일어날 수 있다. 따라서, 트랜지스터가 옵셋되지 않는 조건 하에서 확산이 유발되는 경우, 붕소는 게이트 산화물 층을 통하여 확산되며; 또 게이트 산화물 층을 통한 붕소의 확산이 방지되는 조건 하에서 확산이 유발되는 경우, 트랜지스터는 옵셋된다.
소스 및 드레인 영역의 형성과 동일한 공정으로 게이트 전극의 도핑이 실시되지 않더라도, 본 실시예에서의 방법은 확산 계수의 차로 인하여 종래 방법에 비하여 이하와 같은 이점을 갖는다. (예컨대 모든 게이트 전극은 하기 실시예 4에 기재된 방법에 의해 또는 인의 확산에 의해 동일한 도전형의 불순물로 도핑될 수 있다; 이 경우, p-채널 트랜지스터는 매립된 채널형 트랜지스터이다) 다결정 실리콘 층으로부터 단결정 실리콘층(반도체 기판)으로 불순물을 확산시키는 것에 의해 소스 및 드레인 영역을 형성하는 본 실시예에서의 방법에 의해, 이하가 일어날 수 있다. 불순물은 반도체 기판내의 활성 영역과 퇴적된 다결정 실리콘층 간의 계면으로 자연스럽게 확산되지만, 작은 확산계수 때문에 상기 계면으로부터 실리콘 기판까지는 서서히 확산된다. 따라서, 상기 방법은 축적 영역의 높이, 불순물 이온 주입 거리(Rp) 등에서 불균일을 경감시킬 수 있어 얕은 웰 영역과 소스 및 드레인 영역의 접합 깊이를 균일하게 할 수 있다. 대조적으로, 에피텍셜, 단결정 실리콘이 활성영역 상에서 성장하는 경우, 생성한 축적 에피텍셜, 단결정 실리콘층에서 불순물의 확산 계수 및 반도체 기판에서 불순물의 확산 계수는 서로 거의 동일하다. 따라서, 축적 영역에서 높이의 불균일 및 불순물 이온 주입의 Rp에서 불균일이 얕은 웰 영역과 소스 및 드레인 영역의 접합 깊이에서의 불균일에 직접적으로 반영된다. 그 결과, 트랜지스터 특성이 불균일해진다.
도 15에 도시된 공정 이후, 도 16에 도시된 공정을 실시한다. 공지 살리사이드화 공정에 의해 내화성 금속 살리사이드 층(314)이 소스 및 드레인 영역(311)과 게이트 전극(306)상에 선택적으로 형성된다. 동일한 공정에서, 게이트 전극(306)은 내화성 금속 살리사이드층(314)을 통하여 얕은 웰 영역(304)에 전기적으로 접속된다. 본 실시예에서, 티탄이 내화성 금속 층으로 사용될 수 있지만, 코발트, 니켈, 백금 등도 또한 사용될 수 있다. 본 실시예에서, 소스 및 드레인 영역(311)과 게이트 전극(306)은 전체적으로 살리사이드층으로 피복되어 있다. 따라서, 살리사이드의 이점이 최대 정도로 이용될 수 있다.
임의의 추가의 단계없이 일반적인 살리사이드화 공정을 실시하는 것에 의해, 게이트 전극(306) 및 얕은 웰 영역(304)이 살리사이드화와 동일한 공정으로 서로 접속될 수 있다. 본 실시예에서, n-채널 트랜지스터에 대한 접속은 고농도 n-형 게이트 전극(306)이 내화성 금속 실리사이드 층(314), 고농도 p-형 확산 접촉영역(313) 및 저농도 p-형 얕은 웰 영역(304)에 순차적으로 실시될 수 있다. p-채널 트랜지스터에 대한 접속은 반대 극성으로, 고농도 p-형 게이트 전극(306)에서 내화성 금속 실리사이드층(314), 고농도 n-형 확산 접촉 영역(313) 및 저농도 n-형 얕은 웰 영역(304)에 순차적으로 실시된다. 어떤 경우든, 고농도 p-형 게이트 전극(306) 및 저농도 n-형 얕은 웰 영역(304)의 옴 접속과 고농도 n-형 게이트 전극(306)과 저농도 p-형 얕은 웰 영역(304)의 옴 접속은 부가 공정없이 실현될 수 있다. 이것은 내화성 금속이 실리콘과 반응할 때 측면 방향에서 성장하는 실리사이드층의 특성을 이용하여 실현된다. 보다 자세히는, 도 22에 도시한 바와 같이, 게이트 산화물층(305)은 매우 얇아서 접촉 영역(313)의 실리사이드층(3141) 및 게이트 전극의 측벽상의 실리사이드층(3142)이 측면 방향으로 성장하여 서로 접속되기 때문이다.
이어, 도 17에 도시한 바와 같이, 잘 공지된 수법에 의해 층간 절연층(315)이 형성되며 그 후 접속홀(316)이 층간 절연층의 소망하는 위치에서 형성된다. 접속홀이 형성된 후, 공지 수법에 의해 배선을 형성할 수 있다. 이 실시예에서, 각 접속홀(316)의 일부가 소스 및 드레인 영역(311)에 존재하면 충분하다. 이러한 구조는 소자의 점유 면적을 현저히 감소시킬 수 있다. 본 실시예에서, 소스 및 드레인 영역(311)은 채널 영역 위에 축적되므로 점유 면적보다 더 큰 표면적을 가질 수 있다. 이 때문에, 소스 및 드레인 영역(311)과 배선의 접촉 면적을 증가시키기 위해 각 접속홀(316)의 일부가 소스 및 드레인 영역(311)에 존재하는 것이 충분하다. 따라서, 접촉 저항이 증가되는 것을 방지하면서 얕은 웰 영역과 소스 및 드레인 영역(311)의 접합부의 점유 면적을 감소시킬 수 있다.
소자의 점유 면적의 감소를 도 23을 참조하여 기재한다. 통상의 트랜지스터를 도시하는 도 23a에 도시된 바와 같이, 게이트 전극과 소자 분리 영역간의 마진은 통상적으로 약 2.5 L 내지 3 L일 필요가 있으며, 이때 L은 게이트 길이이고 W는 게이트 전극의 폭이다. (일반적으로, 게이트 길이 L은 최소의 가공 가능한 크기이다.) (약 2.5L 내지 3L의 마진은 o+p+q에 의해 얻을 수 있으며, 이때 o는 접속홀의 폭이고, p는 접촉 영역과 게이트 전극의 단락을 방지하기 위한 정합 마진이며, 또 q는 접촉 영역과 소자 분리 영역의 접촉을 방지하기 위한 정합 마진이다). 대조적으로, 도 23b에 도시한 본 실시예에서 DTMOS의 경우, 게이트 전극과 소자 분리 영역간의 마진은 약 2/3 L(특히, L = 0.24 ㎛일 때 a = 0.16 ㎛)일 수 있다. 이러한 마진으로 인하여, 본 실시예에서 활성 영역의 점유 면적은 (2/3 L x 2 + L) x W, 즉 7/3LW인 반면에, 통상의 소자에서 활성 영역의 점유 면적은 (2.5 L x 2 + L 내지 3L x 2 + L) x W, 즉 6LW 내지 7LW이다. 따라서, 각 소자 의 활성 영역은 약 7/18 내지 1/3으로 감소될 수 있다. 접합부에서 기생 용량은 약 4/15 내지 2/9로 감소될 수 있다. LSI의 크기는 예컨대 배선 피치 및 접촉 피치에 의해 영향을 받을 수 있으며 따라서 최종 제품으로서 LSI의 면적은 피치의 디자인에 따라 상이할 수 있다. 따라서, 칩 자체의 면적은 약 1/5로 감소되지 않는다.
종래 기술에 관하여 상술한 바와 같이, 0.24 ㎛ 가공 규칙하의 통상의 MOSFET의 접합 용량은 4.7이지만, 벌크 실리콘 기판을 사용한 동적 임계 전압 트랜지스터의 CDR+ CDF+ CS+ CSW/DW+ Cdep의 전체 용량은 28.5 이다. 본 실시예에서 기생 용량은 약 6.4 이내이다. 6.4에 비하여 통상적으로 현저히 큰 배선 용량 CW및게이트 용량 CG은 회로의 전체 용량의 측면에서 볼 때 무시가능한 정도로 감소된다. 본 실시예에서는, 벌크 기판을 이용한 동적 임계 전압 트랜지스터가 기재되어 있다. 본 실시예에 기재된 트랜지스터를 제조하기 위한 방법은 웰 영역을 형성하는 공정이 상이한 것을 제외하고는, SOI 기판을 사용한 동적 임계 전압 트랜지스터에 적용 가능하다.
[실시예4]
본 발명에 따른 실시예 4에서는 실시예 2에서의 구조를 구체적으로 제조하기 위한 제2의 방법을 설명한다. 도 24a, 도 25a, 도 26a, 도 27a, 도 28a 및 도 29a는 실시예 4에서의 제조 공정의 평면도이고; 또 도 24b, 도 25b, 도 26b, 도 27b, 도 28b 및 도 29b는 도 24a, 도 25a, 도 26a, 도 27a, 도 28a 및 도 29a의 A-A'선을 따라 취한 상기 도면의 수직 단면도이다. 도 24c, 도 25c, 도 26c, 도 27c, 도 28c 및 도 29c는 도 24a, 도 25a, 도 26a, 도 27a, 도 28a 및 도 29a의 B-B'선을 따라 취한 상기 도면의 수직 단면도이다. 본 실시예에서 게이트 전극은 내화성 금속층 및 다결정 실리콘층으로 형성된다.
먼저, 도 24 및 실시예 3에 도시된 바와 같이, 소자 분리 영역(402), 깊은 웰 영역(403), 얕은 웰 영역(404) 및 게이트 산화물층 (405)을 반도체 기판(401)에 형성한다. 이어, 다결정 실리콘층(406)을 퇴적하고, 레지스트(407)를 마스크로 이용하여 게이트 전극과 얕은 웰 영역(404)을 접속하기 위한 접속홀(408)을 형성한다. 1 x 1020/cm3이상의 농도를 갖는 고농도 확산 영역(409)은 얕은 웰 영역(404)의불순물과 동일한 도전형의 불순물을 이온 주입하는 것에 의해 형성한다.
이어, 도 25에 도시한 바와 같이, 불순물 이온을 게이트 전극으로 될 다결정 실리콘층(406)의 일부에 주입함으로써 불순물 확산 영역(410)을 형성한다. 본 실시예에서는, 인 이온을 주입하여 n-채널 트랜지스터를 형성하며 또 붕소 이온을 주입하여 표면 채널형 소자를 형성하기 위한 p-채널 트랜지스터를 형성한다. 표면 채널형 CMOS 소자에서, n 도전형 불순물 및 p 도전형 불순물 모두는 게이트 전극으로 될 다결정 실리콘의 일부로 주입될 필요가 있다. 따라서, 본 실시예에서는 게이트 전극으로 이온 주입할 때 1 x 1020/cm3이상의 농도를 갖는 고농도 확산 영역(409)을 형성하기 위한 얕은 웰 영역(404)의 불순물과 동일한 도전형의 불순물 이온을 주입하는 공정을 실시할 수 있다. 이때, 게이트 전극의 도전형 및 표면 채널형 CMOS 소자에서 웰(404)의 도전형은 서로 상이하다. 따라서, n-채널 트랜지스터의 게이트 전극으로 될 다결정 실리콘층의 일부로 불순물을 주입하는 공정과 p-채널 트랜지스터의 접촉 영역을 형성하기 위해 불순물을 주입하는 공정을 동시에 실시할 필요가 있다. 또한 p-채널 트랜지스터의 게이트 전극으로 될 다결정 실리콘층의 일부로 불순물을 주입하는 공정과 n-채널 트랜지스터의 접촉 영역을 형성하기 위해 불순물을 주입하는 공정을 동시에 실시할 필요도 있다.
도 26에 도시한 바와 같이, 질화 티탄층(411), 텅스텐 층(412) 및 절연층(413)을 다결정 실리콘층(406) 및 불순물 확산영역(410)상에 순차 퇴적한다. (절연층(413)으로서는 본 실시예에서는 질화 실리콘이 사용되지만, 산화 실리콘 등다른 절연물질도 사용될 수 있다.) 질화티탄층(411)은 다결정 실리콘층(406)과 텅스텐층(412)이 후 공정에서 실시될 열처리 동안 서로 반응하지 않도록 하기 위해 제공된다. 다결정 실리콘층(410) 및 텅스텐 층(412)이 서로 반응하면, 텅스텐 실리사이드층을 형성하여 저항이 증가된다. 질화 티탄층은 질화 텅스텐층 또는 다결정 실리콘층(406) 및 텅스텐층(412)의 반응을 방지하는 기타 다른 도전재료의 층으로 대체될 수 있다. 도 26c에 도시한 바와 같이, 고농도 확산영역(409) 및 도전성 질화 티탄층(411)은 접촉 영역에서 서로 접속된다.
이어, 도 27에 도시한 바와 같이, 질화 실리콘층(413), 텅스텐층(412), 질화 티탄층(411) 및 다결정 실리콘층(406)을 순차 에칭함으로써 게이트 전극(414)을 형성한다. 이어, 게이트 전극 측벽 절연층(415)을 형성한다. 이 게이트 전극 측벽 절연층(415)은 본 실시예에서는 질화 실리콘으로 형성하지만, 산화 실리콘층 및 질화실리콘층을 포함하는 2층 구조를 가질 수 있다.
본 실시예에서는 F = 0.18 ㎛ 규칙이 이용된다. 따라서, 소자를 구성하는데 이용된 a, b, c 및 d의 값(실시예 3에 기재되어 있음)은 a = 0.12 ㎛, b = 0.03 ㎛, c = ±0.06 ㎛ 및 d = 0.25 ㎛이다. 따라서, 게이트 전극의 높이 및 절연층의 두께를 비롯한 전체 공정은 약 200 nm 내지 300 nm 일 수 있다.
도 28 및 실시예 3에 도시한 바와 같이, 다결정 실리콘층(416)은 화학기상퇴적(CVD)법에 의해 형성한다. 본 실시예에서, 다결정 실리콘층(416)은 약 300 내지 400 nm 두께로 형성된다. 이어, 다결정 실리콘층(416)을 에칭백한다. 에칭 백 조건은 실시예 3에서의 조건과 유사하다. 실시예 3에 기재한 바와 같이, 상기 공정에서 다결정 실리콘층(416)의 에칭백은 충분하지 않다. 본 실시예에서 실시한 에칭백 이후에 다결정 실리콘층은 게이트 전극 측벽 절연층(415)을 통하여 게이트 전극 주변에 여전히 잔존하다. 다결정 실리콘층(416)을 소스 및 드레인 영역으로 이용하기 위해서는, 소스 영역 및 드레인 영역이 서로 분리될 필요가 있다. 본 실시예에서는 게이트 전극 측벽이 실시예 3에서처럼 기판의 표면에 대하여 수직이 아니더라도 분리를 보장하도록 약간 사이드 에칭을 허용하는 조건 하에서 에칭을 실시한다. 그러나, 본 실시예에서는 접촉 영역(408)이 게이트 전극 및 얕은 웰 영역을 접속하기 위해 이미 형성되어 있기 때문에 소스 영역 및 드레인 영역의 분리만을 필요로 한다. 실시예 3에서와 같이, 불순물 이온 주입을 실시한다. 본 실시예에서는, 실시예 3과는 달리 이 공정에서는 소스 및 드레인 영역만이 도핑된다. 실시예 3에서와 같이, 내화성 금속 실리사이드층(417)은 공지 살리사이드화 공정에 의해 소스 및 드레인 영역에만 선택적으로 형성된다. 본 실시예에서는 티탄이 내화성 금속층으로 사용되지만, 코발트, 니켈, 백금 등도 또한 사용될 수 있다. 본 실시예에서, 게이트 전극은 금속 실리사이드층의 저항보다 더 낮은 저항을 갖는 텅스텐으로 형성되고 또 산화 실리콘층 또는 질화 실리콘층이 게이트 전극 상에 제공된다. 따라서, 소스 및 드레인 영역만이 실리사이드화된다. 이렇게 하여 도 28에 도시된 구조를 갖는 반도체 소자를 수득한다.
이어, 도 29 및 실시예 3에 도시된 바와 같이, 공지 수법에 의해 층간 절연막(418)을 형성하고 또 층간 절연층의 소망하는 위치에 접속홀(419)을 형성한다. 상기 접속홀을 형성한 후, 공지 수법에 의해 배선을 형성할 수 있다. 본 실시예에서, 접속홀(419)의 일부가 소스 및 드레인 영역(416a)에 있으면 충분하다. 이러한 구조는 소자 의 점유 면적을 현저히 감소시킬 수 있다.
본 실시예에서, 질화 실리콘층(413)을 게이트 전극 상에 제공한다. 따라서, 실시예 3과 비교하여, 접속홀(419)의 위치 자유도가 증가한다. 접속홀이 게이트 전극(410a)에 부분적으로 존재하는 경우에서도, 소스 및 드레인 영역(416a)은 접속홀(419)을 통하여 게이트 전극(410a)에 의해 단락되지 않는다. 이것은 접속홀(419)과 게이트 전극(410a)간의 단락을 방지하기 위한 마진(정합 마진 포함)을 제공할 필요성을 없애준다. 특히, 게이트 전극(410a)상의 층간 절연층(418) 및 질화 실리콘층(413)의 재료 및 게이트 전극 측벽 절연층(415)의 재료는 게이트 전극(410a) 및 게이트 전극 측벽 절연층(415)상의 질화 실리콘층(413)과 층간 절연층(418)의 에칭 비율이 적합한 에칭 조건 하에서 적합하도록 선택된다.
보다 구체적으로, 게이트전극(410a)의 질화실리콘층(413) 및 게이트 전극 측벽절연층(415)은 질화실리콘층으로 형성될 수 있고, 중간절연층(418)은 예컨대 붕소 및 인을 포함한 실리케이트 유리로 형성된다. 이 경우, 불화탄소가스를 사용한 에칭을 행함으로써, 상기 질화실리콘층들과 붕소 및 인을 포함한 실리케이트 유리층의 에칭 비는 1:10 내지 1:100 이상일 수 있다. 이와 같은 조건 하에서, 에칭을 행하여 접속홀을 형성함으로써, 게이트전극(410a)이 노출되는 것을 방지할 수 있다.
적절한 범위의 에칭 비를 제공하는 에칭은 구동 고립영역(402)과 중간절연층(418)간의 관계에 적용될 수 있다. 예컨대, 실시예3 및 상기 실시예에서, 접속홀이 구동 고립영역(402)에 부분적으로 존재한다. 중간절연층(418)에 사용되는 절연층의 에칭 비와 구동 고립영역(402)에 사용되는 절연층의 에칭 비는 접속홀 형성시 서로 다르지 않고, 상기 구동 고립영역(402)에도 홀이 형성된다. 상기 문제를 해결하기 위해, 예컨대, 적어도 소자분리 영역을 형성하는 절연층의 표면을, 실시예3에서와 같이, 질화실리콘층 등으로 형성된 중간절연층(418)에 대하여 에칭 비를 갖는 재료로 형성할 수 있다.
실시예3 및 4에 있어서의 다결정실리콘으로 형성된 축적영역의 그레인(grain) 사이즈는 소스/드레인 영역(416a)의 평면적에 비해 충분히 작은 것이 바람직하다. 실시예3 및 4에 상기한 바와 같이, 처리 마진(소스/드레인 영역을 형성하기 위한 불순물 이온주입, 열처리 조건 등에 대한 마진)을 증가시키기 위해, 다결정실리콘으로 형성된 축적영역들의 확산계수는 실리콘기판의 확산계수보다 적어도 2배인 것이 바람직하다(바람직하게는, 축적영역들의 확산계수가 실리콘 기판의 단결정실리콘의 확산계수보다 적어도 10배이다). 다결정실리콘층에서의 불순물의 확산은, 다결정실리콘층의 그레인 경계의 수가 커짐에 따라 더욱 증가한다. 따라서, 그레인 사이즈는 소스/드레인 영역(416a)의 평면적에 비해 충분히 작아야 한다. F=0.24㎛로 하여 비교적 큰 최소처리가능 사이즈를 설정하더라도, 게이트전극과 소자분리 영역 사이의 마진이 약 0.16㎛가 되도록 장치를 설계한다. 원주 모양의 결정은 하부 방향으로의 확산을 가속시키기 때문에 그레인을 원주 모양의 결정으로 하는 것이 보다 바람직하다.
실시예3 및 4에서, 축적된 소스/드레인 영역(416a)은 다결정실리콘층으로 형성된다. 또한, 실리콘 게르마늄(다결정성)층이 사용 가능하다. 또한, 실리콘 또는 실리콘 게르마늄(SixGey)층의 비결정질의 단층, 또는 비결정질층과 다결정성층의 2층 구조도 사용 가능하다. 실리콘 게르마늄을 사용하면 실리콘에 비해 불순물의 활성 비를 개선시키는 효과를 제공할 수 있다.
상기 실시예에서는, SOI 기판 및 벌크 실리콘 기판에 대해 설명한다. 상기 실시예의 구조는 다른 재료의 기판 예컨대, SiC 기판 또는 사파이어 기판에도 적용 가능하다하다.
[실시예5]
본 발명에 따른 실시예5에서, MIS형 반도체소자는 소자분리 영역과 활성 영역으로 대략 분할된 반도체기판 상에 형성된다. 실시예1 내지 4와 같이, 상기 실시예의 반도체소자에서는, 게이트전극으로부터, 게이트전극의 종방향과 수직인 게이트 길이방향으로 있는 소자분리 영역까지의 거리를, 하나의 게이트전극이 하나의 활성 영역에 제공되는 경우에는 폭(a)(도18 참조)으로 한다. 복수의 게이트 전극이 하나의 활성 영역에 제공되는 경우에는, 복수의 게이트전극들중 소자분리 영역에 가장 근접한 게이트전극으로부터 게이트전극의 종방향과 수직인 게이트 길이방향으로 있는 소자분리 영역까지의 거리를 폭(a)으로 한다.
상기 실시예의 반도체소자에서는, 실시예1 내지 4에서와 같이, 소스/드레인 영역은 실리콘 에칭에 강한 재료의 실리콘 기판에 소자분리 영역을 형성하는 단계; 게이트 절연층, 게이트전극 및 게이트전극 측벽절연층을 순차 형성하는 단계; 두께가 폭(a)보다 큰 다결정실리콘층을 형성하는 단계; 및 게이트전극의 다결정실리콘층이 제거될 때까지 이방성 에칭을 행하는 단계를 행하는 단계에 의해 얻어지는 형상을 갖는다.
그러나, 상기 실시예의 반도체소자는 실시예1 내지 4와는 상이한 형상을 갖는다.
실시예1 내지 4에서는, 도18을 참조하여 a>d의 관계식을 정의한다. 그러나, 게이트전극(306) 사이의 거리(t)나 인접한 게이트전극 또는 측벽의 폭(d)은 언급하지 않는다. 자세히 설명하면, 상기 실시예3 또는 4에 기재된 방식으로 소자를 형성하고, 인접한 게이트전극들 간의 거리(t)를 t<2d로 하는 경우, 소스/드레인 영역(311)은 점차 게이트전극(306) 쪽으로 두께가 증가하도록 형성되지 않는다.
예컨대, 상기 실시예3 또는 4에 기재된 방식으로 소자를 형성하고, 인접한 게이트전극들 간의 거리(t)를 t<2d로 하는 경우, 다결정실리콘층이 도30a에 나타낸 바와 같이 게이트전극(506)들 사이의 공간을 메운다.
도30a는 SOI 기판을 사용한 반도체소자의 실시예를 나타낸다. 따라서, 소스/드레인 영역(511) 하부에 산화실리콘층이 즉시 제공된다. 이에 의해, 2개의 보디(body) 영역(540a)이 공통 소스/드레인 영역(511)에 의해 서로 분리되며 단락되지 않는다. 그러나, 소스/드레인(500)이 존재하지 않는 활성 영역들 사이, 즉 게이트전극(506)과 보디영역(504a) 사이의 접촉영역을 형성하는 각각의 영역들 사이에 소자분리 영역을 제공해야 한다. 이 경우, 도30b에 나타낸 회로가 생성되고, 인접한 트랜지스터들은 공통 소스/드레인 영역(500)을 공유한다.
회로에서는 이와 같은 트랜지스터의 직렬접속이 종종 사용된다. 벌크 기판을 사용하는 반도체소자에서 트랜지스터를 직렬로 접속하면, 도31에 나타낸 바와 같이 게이트전극(506)들 사이에 소자분리 영역(502)을 제공하여, 거기에 형성된 트랜지스터들이 서로 얕은 웰 영역(504)들을 고립시킨다. 소스영역(511) 및 드레인 영역(511)들을 서로 고립시켜 t<2d가 되도록 해야 하는 경우에는, 도32에 나타낸 바와 같이 에칭을 행하여 소스영역(511) 및 드레인 영역(511)들을 서로 고립시킨다. 실시예3 및 4에 나타낸 바와 같이, 소스영역 및 드레인 영역이 서로 분리되도록 에칭공정을 행함으로써 이를 실현할 수 있다. 도33에 나타낸 바와 같이, 소스영역과 드레인 영역 사이의 단락을 방지하기 위해 더미게이트 전극(560D)을 제공할 수 있다.
상기한 바와 같이, 본 발명에 의하면, SOI 기판을 사용하는 동적 임계전압 트랜지스터의 중요한 목적, 즉 소스/드레인 영역들의 저항 감소를 실현할 수 있다. 또한, 소스/드레인 영역들의 평면적을 대폭 감소시킬 수 있다.
벌크 기판을 사용하는 동적 임계전압 트랜지스터에 따르면, SOI 기판과 마찬가지로 소스/드레인 영역들의 평면적을 감소시킬 수 있다. 소스/드레인 영역들의 기생 용량도 감소시킬 수 있다. 또한, 접합 용량을 약 2/15 내지 2/9로 감소시킴으로써, 벌크 기판을 사용하는 동적 임계전압 트랜지스터의 중요한 목적, 즉 접합 용량의 증가의 제한을 실현할 수 있다. (동적 임계전압을 채택하지 않는 통상의MOSFET와 비교하여, 동적 임계전압을 채택하고 있는 DTMOS의 접합점에서의 기생 용량은, 그 접합점의 면적이 통상의 MOSFET와 동일한 경우, 약 3배 이상 증가한다. 이와 같은 차이는 DTMOS의 게이트전극과 얕은 웰 영역 사이의 단락에 의해 발생한다.)
상기 효과들에 의해, 본 발명은 소자들의 상호 컨덕턴스를 대폭 증가시키고, 구동전류의 양을 증가시키고, CR 시정수를 대폭 감소시키며, 저 전원 전압에서 고속동작을 제공하기 때문에, 전력소비를 대폭 감소시킨다.
더욱 상세하게, 본 발명에 의하면, 소스/드레인 영역의 평면적보다 활성 영역 위의 소스/드레인 영역의 표면적이 보다 커질 수 있다. 따라서, 소스/드레인 영역과 상부 배선의 접촉면적이 증가하여 접촉 저항이 낮아질 수 있다. 또한, 본 발명은, 채널영역과 접속홀 사이의 거리를 대폭 단축키고, 전류가 통하는 고저항 불순물 확산영역의 폭을 감소시키며, 기생 저항을 대폭 감소시키는 효과를 제공한다.
소자의 평면적, 특히 소스/드레인 영역의 평면적은 접촉영역의 사이즈에 관계없이 감소될 수 있다. 따라서, 소스/드레인 영역의 접합점 및 반도체기판(종래 CMOS 소자에서는, 소스/드레인 영역의 접합점 및 상기 소소/드레인 영역과 역도전형인 웰 영역)은 접촉 저항을 증가시키지 않고서도 감소될 수 있다. 이에 의해, 접합 용량을 효과적으로 감소시킬 수 있다.
요약하면, 본 발명의 구조에 따라서, 평면적의 감소, 기생 용량의 감소 및 기생 저항(접합 저항)의 감소를 접촉 저항의 증가없이 실현할 수 있다. 따라서, 아주 큰 상호 컨덕턴스를 제공할 수 있다(즉, 큰 트랜지스터 구동전류를 제공할 수있다). 또한, 충전하는데 필요한 전하의 양이 다음 이유에 의해 감소한다. CMOS LSI에서는, 회로의 동작속도가 트랜지스터 구동전류에 비례하고 부하 용량에 반비례하기 때문에, 부하 용량의 일부인 접합 용량을 감소시킴으로써 충전하는데 필요한 전하의 양을 감소시킬 수 있다. 전하의 양이 감소하기 때문에, 본 발명에 따라 설계된 회로의 동작속도가 증가한다.
본 발명에 의하면, 전류경로에 대한 고저항 영역의 비가 매우 낮기 때문에, 소스/드레인 영역의 기생저항이 상기 구조를 갖는 회로보다 낮다. 또한, 전류경로는 채널영역 근방의 소스/드레인 영역으로부터 접촉영역에 근접하며 팽창한다. 이에 의해 기생저항이 대폭 감소한다. 상기 효과들에 의해, 장치의 전류구동능력이 증가하고, 이에 의해 상호 컨덕턴스가 개선된다.
본 발명에 의하면, 소스/드레인 불순물 확산영역과 웰 영역의 접합점이, 트랜지스터의 채널영역에 비해 낮은 레벨에서 쉽게 형성될 수 있다. 이에 의해 단채널효과를 효과적으로 방지할 수 있다.
에피텍셜 성장기술을 사용하지 않고, 얇은 접합을 실현할 수 있기 때문에, 단채널효과를 억제할 수 있다. 확산은 상기 에피텍셜 성장기술에 의해서보다 용이하게 제어될 수 있고, 이에 의해 소자마다의 분산(dispersion)이 감소한다. 소스/드레인 영역을 형성한 후에 활성 영역을 노출시키지 않기 때문에, 에칭 또는 이온주입처리동안 손상이 발생하지 않는다.
일 실시예에서, 열처리를 행하여 불순물을 확산시키고 활성화하면, 축적영역과 반도체기판 사이의 계면까지 불순물이 매우 급속하게 확산되지만, 반도체기판에서는 느리게 확산된다. 따라서, 채널영역과 웰 영역 아래의 소스/드레인 영역 부분의 깊이는 축적영역의 높이에서의 분산에 의해 영향을 받지 않는다. 결과적으로, 제어 가능한 얇은 접합을 형성할 수 있다.
본 발명에 따른 구성에서는, 반도체소자 생산에 바람직하지 않은, 게이트전극의 수직공정에 의한 수율의 감소가 제한된다. 예컨대, 중간절연층이 용이하게 평탄화된다. 게이트전극의 수직공정을 갖는 반도체소자에서, 자기접합 콘택트(SAC)에 의한 접촉영역을 형성하기 위해 행해지는 에칭공정 시, 게이트전극의 수직공정에서 에칭정지층의 에칭비가 바람직하지 않게 상승하고 불량접촉이 발생한다. 이와 같은 불량접촉이 본 발명에 따른 구성에서는 발생하지 않는다.
일 실시예에서, 게이트전극의 다결정실리콘을 제거하도록 에칭량을 설정함으로써, 본 발명에서의 축적된 소스/드레인 영역을 용이하게 형성할 수 있다. 다결정실리콘층의 두께가 게이트전극과 소자분리 영역 사이의 거리(소스/드레인 영역의 폭)보다 크기 때문에, 실리콘기판은 노출되지 않거나 이방성 에칭에 의해 손상되지 않는다. 게이트전극 측벽들과의 접촉부에 제공된 이방성 에칭에 의해 형성되는 축적영역의 단부는, 실리콘 에칭에 강한 재료로 형성되는 소자분리 영역 상에서 항상 팽창한다.
일 실시예에서, 게이트전극 및 보디영역 또는 얕은 웰 영역은 소스/드레인 영역 및 게이트전극에 행해지는 살리사이드화 공정에 의해 서로 자동적으로 접속된다.
일 실시예에서, 이방성 에칭에 의해 형성된 다결정 실리콘층을 소스영역 및드레인 영역으로 분리하기 위한 에칭을 행하는 처리는, 게이트전극과 보디영역 또는 얕은 웰 영역을 접속하는 접촉영역을 형성하는 에칭을 행하는 공정과 동시에 행해진다. 이에 의해, 제조방법이 간소화된다.
일 실시예에서, 이온주입을 사용하여, 소스영역, 드레인 영역 및 게이트영역에 동시에 도우너와 억셉터로서 작용하는 불순물의 주입을 행한다. 이에 의해, 소수의 이온주입 공정으로 장치를 형성할 수 있다. 상기 축적된 소스/드레인 영역을, 상기한 바와 같이, 반도체기판의 불순물 확산계수보다 큰 불순물 확산계수를 갖는 재료로 형성하기 때문이다. 따라서, 게이트전극을 불순물로 도핑하고 소스/드레인 전극을 불순물로 도핑하는 것을 동시에 행하면, 제어 가능한 장치를 형성할 수 있어 게이트전극의 공핍층이 형성되지 않고, 산화게이트층을 통해 불순물이 확산되지 않고, 또는 오프셋 구조가 생성되지 않는다(즉, 채널영역에 충분히 근접한 소스/드레인 영역을 형성할 만큼 불순물이 확산되지 않는다).
일 실시예에서, CMOS 공정에 의해 소스/드레인 영역을 형성하도록 이온주입을 행함으로써, 게이트전극과 보디영역 또는 얕은 웰 영역을 접속하기 위한 이온주입도 행해질 수 있다. 이에 의해, 제조방법이 간략화될 수 있다.

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  15. 반도체 기판;
    상기 반도체 기판에 제공된 소자분리 영역;
    상기 소자분리 영역들간에 제공된 제1 도전형의 반도체층;
    상기 제1 도전형의 반도체층상에 제공된 게이트 절연층;
    상기 게이트 절연층상에 제공된 게이트 전극;
    상기 게이트 전극의 측벽에 제공된 게이트 전극 측벽 절연층; 및
    대응하는 소자분리 영역의 일부를 커버하도록 상기 게이트 전극 측벽 절연층 부분에 인접하여 제공되고, 소스영역 및/또는 드레인 영역으로 작용하는 제2 도전형의 반도체층을 포함하며,
    상기 게이트전극과 상기 제1 도전형의 반도체층은 서로 전기적으로 접속되고,
    상기 제2 도전형의 반도체층은 상기 제1 도전형의 반도체층위에 제공되고 소자분리 영역으로부터 상기 게이트전극을 향해 서서히 증가하는 두께를 갖는, 반도체 장치.
  16. 반도체 기판;
    상기 반도체 기판에 제공된 제2 도전형의 깊은 웰 영역;
    상기 반도체 기판에 제공된 소자분리 영역;
    상기 제2 도전형의 깊은 웰 영역에 제공된 제1 도전형의 얕은 웰 영역;
    상기 제1 도전형의 얕은 웰 영역에 제공된 게이트 절연층;
    상기 게이트 절연층상에 제공된 게이트 전극;
    상기 게이트 전극의 측벽에 제공된 게이트 전극 측벽 절연층; 및
    대응하는 소자분리 영역의 일부를 커버하도록 상기 게이트 전극 측벽 절연층 부분에 인접하여 제공되고, 소스영역 및/또는 드레인 영역으로 작용하는 제2 도전형의 반도체층을 포함하며,
    상기 게이트전극과 상기 제1 도전형의 얕은 웰 영역은 서로 전기적으로 접속되고,
    상기 제2 도전형의 반도체층은 상기 제1 도전형의 얕은 웰 영역 위에 제공되고 소자분리 영역으로부터 상기 게이트전극을 향해 서서히 증가하는 두께를 갖는, 반도체 장치.
  17. 제15항에 있어서, 상기 소스영역 및/또는 드레인 영역을 상부 배선에 전기적으로 접속하기 위한 접속홀을 더 포함하고,
    상기 게이트전극의 종방향과 수직인 단면에 있어서, 상기 게이트전극과 이 게이트전극으로부터 이격되어 있는 각 접속홀의 두 단부중 하나 사이의 거리는, 상기 게이트전극의 대응 단부와 상기 대응하는 소자분리 영역간의 거리보다 큰, 반도체 장치.
  18. 제16항에 있어서, 상기 소스영역 및/또는 드레인 영역을 상부 배선에 전기적으로 접속하기 위한 접속홀을 더 포함하고,
    상기 게이트전극의 종방향과 수직인 단면에 있어서, 상기 게이트전극과 이 게이트전극으로부터 이격되어 있는 각 접속홀의 두 단부중 하나 사이의 거리는, 상기 게이트전극의 대응 단부와 상기 대응하는 소자분리 영역간의 거리보다 큰, 반도체 장치.
  19. 제15항에 있어서, 상기 소스영역 및/또는 드레인 영역을 상부 배선에 전기적으로 접속하기 위한 접속홀을 더 포함하고,
    상기 게이트전극의 종방향과 수직인 단면의 각 접속홀의 폭은, 상기 게이트전극의 대응 단부와 상기 대응하는 소자분리 영역간의 거리보다 큰, 반도체 장치.
  20. 제16항에 있어서, 상기 소스영역 및/또는 드레인 영역을 상부 배선에 전기적으로 접속하기 위한 접속홀을 더 포함하고,
    상기 게이트전극의 종방향과 수직인 단면의 각 접속홀의 폭은, 상기 게이트전극의 대응 단부와 상기 대응하는 소자분리 영역간의 거리보다 큰, 반도체 장치.
  21. 제15항에 있어서, 상기 게이트전극의 종방향과 수직인 방향에 있어서, 상기 게이트전극의 각 단부와 상기 대응하는 소자분리 영역간의 거리는, 상기 게이트전극의 폭보다 작은, 반도체 장치.
  22. 제16항에 있어서, 상기 게이트전극의 종방향과 수직인 방향에 있어서, 상기 게이트전극의 각 단부와 상기 대응하는 소자분리 영역간의 거리는, 상기 게이트전극의 폭보다 작은, 반도체 장치.
  23. 제15항에 있어서, 상기 소스영역 및/또는 드레인 영역으로 작용하는 제2 도전형의 반도체층은 상기 반도체기판의 불순물확산계수보다 큰 불순물확산계수를 갖는 재료로 형성되는, 반도체 장치.
  24. 제16항에 있어서, 상기 소스영역 및/또는 드레인 영역으로 작용하는 제2 도전형의 반도체층은 상기 반도체기판의 불순물확산계수보다 큰 불순물확산계수를 갖는 재료로 형성되는, 반도체 장치.
  25. 제15항에 있어서, 상기 게이트전극과 상기 제2 도전형의 반도체층은 각각, 상기 반도체장치의 표면측에 제공된 내화성 금속 실리사이드층 및 기판측에 제공된 다결정 실리콘층을 포함하는 2층 구조를 갖는, 반도체 장치.
  26. 제16항에 있어서, 상기 게이트전극과 상기 제2 도전형의 반도체층은 각각, 상기 반도체장치의 표면측에 제공된 내화성 금속 실리사이드층 및 기판측에 제공된 다결정 실리콘층을 포함하는 2층 구조를 갖는, 반도체 장치.
  27. 표면측상의 제1 도전형 반도체층을 포함하는 기판 상에, 실리콘 에칭에 대한 내성 재료로 이루어지는 소자분리 영역을 형성하는 단계;
    게이트절연층, 게이트전극 및 게이트전극 측벽 절연층을 상기 제1 도전형 반도체층상에 순차적으로 형성하는 단계;
    상기 단계에 따라 형성되는 적층의 전체 면에 상기 게이트전극과 상기 소자분리 영역간의 거리보다 큰 두께를 갖는 다결정 실리콘층을 형성하는 단계; 및
    상기 게이트전극상의 다결정 실리콘층의 일부가 제거될 때까지 이방성 에칭을 행하는 단계를 포함하는, 반도체장치의 제조방법.
  28. 실리콘 기판 상에, 실리콘 에칭에 대한 내성 재료로 이루어지는 소자분리 영역을 형성하는 단계;
    제2 도전형의 깊은 웰 영역을 형성하고 이 제2 도전형의 깊은 웰 영역에 제1 도전형의 얕은 웰 영역을 형성하는 단계;
    게이트절연층, 게이트전극 및 게이트전극 측벽 절연층을 상기 제1 도전형 웰 영역에 순차적으로 형성하는 단계;
    상기 게이트전극과 상기 소자분리 영역간의 거리보다 큰 두께를 갖는 다결정 실리콘층을 형성하는 단계; 및
    상기 게이트전극상의 다결정 실리콘층의 일부가 제거될 때까지 이방성 에칭을 행하는 단계를 포함하는, 반도체장치의 제조방법.
  29. 표면측상의 제1 도전형 반도체층을 포함하는 기판 상에, 실리콘 에칭에 대한 내성 재료로 이루어지는 소자분리 영역을 형성하는 단계;
    게이트절연층, 게이트전극 및 게이트전극 측벽 절연층을 상기 제1 도전형 반도체층상에 순차적으로 형성하는 단계;
    상기 단계에 따라 형성되는 적층의 전체 면에 상기 게이트전극과 상기 소자분리 영역간의 거리보다 큰 두께를 갖는 다결정 실리콘층을 형성하는 단계;
    상기 게이트전극상의 다결정 실리콘층의 일부가 제거될 때까지 이방성 에칭을 행하는 단계;
    소스영역과 드레인 영역을 서로 전기적으로 분리하기 위해 상기 다결정 실리콘층의 일부를 제거하는 단계;
    상기 제1 도전형 반도체층 및 상기 게이트전극의 콘택트영역에 대응하는 게이트전극의 일부를 제거하는 단계;
    상기 게이트전극의 일부를 제거함으로써 노출된 게이트절연층의 일부를 제거하여, 상기 제1 도전형 반도체층의 표면을 노출시키는 단계; 및
    상기 소스영역, 상기 드레인 영역 및 상기 게이트전극 상에 내화성 금속 실리사이드층을 형성함과 동시에, 상기 제1 도전형 반도체층의 노출면상에 내화성 금속 실리사이드층을 형성하여, 상기 게이트전극과 상기 제1 도전형 반도체층을 단락시키는 단계를 포함하는, 반도체장치의 제조방법.
  30. 실리콘 기판 상에, 실리콘 에칭에 대한 내성 재료로 이루어지는 소자분리 영역을 형성하는 단계;
    제2 도전형의 깊은 웰 영역을 형성하고 이 제2 도전형의 깊은 웰 영역에 제1 도전형의 얕은 웰 영역을 형성하는 단계;
    게이트절연층, 게이트전극 및 게이트전극 측벽 절연층을 상기 제1 도전형 웰 영역에 순차적으로 형성하는 단계;
    상기 게이트전극과 상기 소자분리 영역간의 거리보다 큰 두께를 갖는 다결정 실리콘층을 형성하는 단계;
    상기 게이트전극상의 다결정 실리콘층의 일부가 제거될 때까지 이방성 에칭을 행하는 단계;
    소스영역과 드레인 영역을 서로 전기적으로 분리하기 위해 상기 다결정 실리콘층의 일부를 제거하는 단계;
    상기 제1 도전형 웰 영역 및 상기 게이트전극의 콘택트영역에 대응하는 게이트전극의 일부를 제거하는 단계;
    상기 게이트전극의 일부를 제거함으로써 노출된 게이트절연층의 일부를 제거하여, 상기 제1 도전형 웰 영역의 표면을 노출시키는 단계; 및
    상기 소스영역, 상기 드레인 영역 및 상기 게이트전극 상에 내화성 금속 실리사이드층을 형성함과 동시에, 상기 제1 도전형 반도체층의 노출면상에 내화성 금속 실리사이드층을 형성하여, 상기 게이트전극과 상기 제1 도전형 반도체층을 단락시키는 단계를 포함하는, 반도체장치의 제조방법.
  31. 제30항에 있어서, 상기 소스영역과 드레인 영역을 서로 전기적으로 분리하기 위해 상기 다결정 실리콘층의 일부를 제거하는 단계와, 상기 제1 도전형 웰 영역 및 상기 게이트전극의 콘택트영역에 대응하는 게이트전극의 일부를 제거하는 단계는 동시에 행해지는, 반도체 장치의 제조방법.
  32. 제29항에 있어서, 도너 또는 억셉터로서 작용하는 불순물을 상기 소스영역, 드레인 영역 및 게이트전극으로 도입하는 단계를 더 포함하고, 상기 도입은, 이온주입에 의해 상기 소스영역, 드레인 영역 및 게이트전극에 대해 동시에 행해지는, 반도체 장치의 제조방법.
  33. 제30항에 있어서, 도너 또는 억셉터로서 작용하는 불순물을 상기 소스영역, 드레인 영역 및 게이트전극으로 도입하는 단계를 더 포함하고, 상기 도입은, 이온주입에 의해 상기 소스영역, 드레인 영역 및 게이트전극에 대해 동시에 행해지는, 반도체 장치의 제조방법.
  34. 제32항에 있어서, 상기 반도체장치는 CMOS 장치이고,
    도너로서 작용하는 불순물을 n채널 반도체 장치의 상기 소스영역, 드레인 영역 및 게이트전극에 도입함과 동시에, p채널 반도체 장치의 반도체기판 또는 n도전형 얕은 웰 영역 및 게이트전극을 단락시키기 위해 콘택트 영역으로의 도너 불순물 주입이 행해지고,
    p채널 반도체 장치의 상기 소스영역, 드레인 영역 및 게이트전극으로의 억셉터로서 작용하는 불순물의 도입과 동시에, n채널 반도체 장치의 반도체기판 또는 p도전형 얕은 웰 영역 및 게이트전극을 단락시키기 위해 콘택트 영역으로의 억셉터 불순물 주입이 행해지는, 반도체 장치 제조방법.
  35. 제33항에 있어서, 상기 반도체장치는 CMOS 장치이고,
    도너로서 작용하는 불순물을 n채널 반도체 장치의 상기 소스영역, 드레인 영역 및 게이트전극에 도입함과 동시에, p채널 반도체 장치의 반도체기판 또는 n도전형 얕은 웰 영역 및 게이트전극을 단락시키기 위해 콘택트 영역으로의 도너 불순물 주입이 행해지고,
    p채널 반도체 장치의 상기 소스영역, 드레인 영역 및 게이트전극으로의 억셉터로서 작용하는 불순물의 도입과 동시에, n채널 반도체 장치의 반도체기판 또는 p도전형 얕은 웰 영역 및 게이트전극을 단락시키기 위해 콘택트 영역으로의 억셉터 불순물 주입이 행해지는, 반도체 장치 제조방법.
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