JP2964925B2 - 相補型ｍｉｓ型ｆｅｔの製造方法 - Google Patents
相補型ｍｉｓ型ｆｅｔの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＭＩＳ型ＦＥＴの構造及びその製造方法に関する。
ＭＩＳ型ＦＥＴの構造及びその製造方法に関する。
【０００２】
【従来の技術】ＭＩＳ型ＦＥＴのゲート長の微細化とと
もに、短チャネル効果（ゲート長を短くするとしきい値
電圧が下がったり、素子が非導通にならなくなる現象）
を抑えるために、ソース・ドレイン領域の深さもゲート
長にほぼ比例するように縮小していく必要がある。
もに、短チャネル効果（ゲート長を短くするとしきい値
電圧が下がったり、素子が非導通にならなくなる現象）
を抑えるために、ソース・ドレイン領域の深さもゲート
長にほぼ比例するように縮小していく必要がある。
【０００３】通常、ソース・ドレイン領域はイオン注入
法により基板内に不純物を導入したのち、加熱によって
不純物を電気的に活性化（不純物が半導体の格子位置に
収まるようにする）することで形成される。この場合ソ
ース・ドレイン拡散層を浅くするためには、イオン注入
のエネルギを下げてイオンの飛程を減らす、あるいは熱
処理時間を短縮したり処理温度を下げて不純物拡散を抑
えることが行われる。しかし、このようなイオン注入法
では、基板原子との衝突確率が小さい特定の結晶方向に
向かって不純物分布が深さ方向に裾を引く現象（チャネ
リング現象）が起こる。特にこのような現象はボロン原
子のように質量数の小さい原子で顕著になる。また、活
性化のためには無制限な熱処理時間の短縮あるいは処理
温度の低下は許されない。以上の理由により、単純に注
入エネルギと熱処理を変えるだけでは、サブミクロン素
子で要求される浅い接合の実現が困難になりつつある。
法により基板内に不純物を導入したのち、加熱によって
不純物を電気的に活性化（不純物が半導体の格子位置に
収まるようにする）することで形成される。この場合ソ
ース・ドレイン拡散層を浅くするためには、イオン注入
のエネルギを下げてイオンの飛程を減らす、あるいは熱
処理時間を短縮したり処理温度を下げて不純物拡散を抑
えることが行われる。しかし、このようなイオン注入法
では、基板原子との衝突確率が小さい特定の結晶方向に
向かって不純物分布が深さ方向に裾を引く現象（チャネ
リング現象）が起こる。特にこのような現象はボロン原
子のように質量数の小さい原子で顕著になる。また、活
性化のためには無制限な熱処理時間の短縮あるいは処理
温度の低下は許されない。以上の理由により、単純に注
入エネルギと熱処理を変えるだけでは、サブミクロン素
子で要求される浅い接合の実現が困難になりつつある。
【０００４】さらに、仮に浅い接合が実現されたとして
も、寄生抵抗の問題が残る。すなわち、ＭＩＳ型ＦＥＴ
が微細化されるにつれ、素子のチャネル部の抵抗は小さ
くなっていく。一方、ソース・ドレイン領域の寄生抵抗
は、その深さが減ることにより、逆に大きくなる傾向に
ある。このため、素子本体の性能は向上するにもかかわ
らず、寄生抵抗により全体の性能が抑えられてしまい、
微細化の利益が大きく損なわれることになる。
も、寄生抵抗の問題が残る。すなわち、ＭＩＳ型ＦＥＴ
が微細化されるにつれ、素子のチャネル部の抵抗は小さ
くなっていく。一方、ソース・ドレイン領域の寄生抵抗
は、その深さが減ることにより、逆に大きくなる傾向に
ある。このため、素子本体の性能は向上するにもかかわ
らず、寄生抵抗により全体の性能が抑えられてしまい、
微細化の利益が大きく損なわれることになる。
【０００５】そこで、微細ＭＩＳ型ＦＥＴ実現のために
は、浅く、かつ低抵抗のソース・ドレインの拡散層を形
成することが必要になる。そのための手段として、従来
からソース・ドレイン領域を基板に対してせり上げた素
子構造が検討されている。このような構造については、
アイイーディーエム・テクニカル・ダイジェスト（ＩＥ
ＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ），１９８７
年，第５９０〜５９３頁にその製造方法が記載されてい
る。図９は上述の論文に示された微細ｐチャネルＭＯＳ
ＦＥＴの製造方法を工程順に示した断面図である。以
下、上記論文に示された従来の技術を第１の従来例とい
う。
は、浅く、かつ低抵抗のソース・ドレインの拡散層を形
成することが必要になる。そのための手段として、従来
からソース・ドレイン領域を基板に対してせり上げた素
子構造が検討されている。このような構造については、
アイイーディーエム・テクニカル・ダイジェスト（ＩＥ
ＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ），１９８７
年，第５９０〜５９３頁にその製造方法が記載されてい
る。図９は上述の論文に示された微細ｐチャネルＭＯＳ
ＦＥＴの製造方法を工程順に示した断面図である。以
下、上記論文に示された従来の技術を第１の従来例とい
う。
【０００６】図９（ａ）に示すように、シリコン基板２
１の表面に素子分離絶縁膜２２を設けた後、ゲート絶縁
膜２３およびゲート電極２４さらにこのゲート電極２４
上にキャップ絶縁膜２５を形成する。次に、低濃度拡散
層２６を形成する。ここで、この低濃度拡散層２６はボ
ロンのイオン注入によって行われ、この不純物濃度は１
０18原子／ｃｍ3 程度になるように設定される。
１の表面に素子分離絶縁膜２２を設けた後、ゲート絶縁
膜２３およびゲート電極２４さらにこのゲート電極２４
上にキャップ絶縁膜２５を形成する。次に、低濃度拡散
層２６を形成する。ここで、この低濃度拡散層２６はボ
ロンのイオン注入によって行われ、この不純物濃度は１
０18原子／ｃｍ3 程度になるように設定される。
【０００７】次に、図９（ｂ）に示すように、ゲート電
極２４の側壁を被覆する側壁絶縁膜２７を形成する。こ
の側壁絶縁膜２７の膜厚は１００ｎｍ程度である。この
ようにした後、前述の低濃度拡散層２６上にせり上がり
部２８を形成する。このせり上がり部２８は単結晶シリ
コンの選択成長により形成される。次に、イオン注入法
により、選択的に形成したせり上がり部２８にボロン不
純物を導入し熱処理を行う。この場合、イオン注入を注
入ボロンの裾部分が半導体基板内に達するようにする方
法と、ボロンがほとんど全てせり上がり部２８に含まれ
るように注入してその後の熱処理で基板まで拡散させる
方法とがある。しかし、拡散は不純物分布の裾引きを初
期状態より大きくするので、前者の方法が妥当である。
極２４の側壁を被覆する側壁絶縁膜２７を形成する。こ
の側壁絶縁膜２７の膜厚は１００ｎｍ程度である。この
ようにした後、前述の低濃度拡散層２６上にせり上がり
部２８を形成する。このせり上がり部２８は単結晶シリ
コンの選択成長により形成される。次に、イオン注入法
により、選択的に形成したせり上がり部２８にボロン不
純物を導入し熱処理を行う。この場合、イオン注入を注
入ボロンの裾部分が半導体基板内に達するようにする方
法と、ボロンがほとんど全てせり上がり部２８に含まれ
るように注入してその後の熱処理で基板まで拡散させる
方法とがある。しかし、拡散は不純物分布の裾引きを初
期状態より大きくするので、前者の方法が妥当である。
【０００８】以上のようにして、図９（ｃ）に示すよう
にせり上がったソース・ドレイン拡散層２８Ａを有する
ｐチャネル型ＭＯＳＦＥＴが形成される。ここで、この
ＭＯＳＦＥＴのソース・ドレイン領域の拡散層は低不純
物濃度の領域と高不純物濃度の領域とを有する構造（以
下、ＬＤＤ構造と呼称する）となる。
にせり上がったソース・ドレイン拡散層２８Ａを有する
ｐチャネル型ＭＯＳＦＥＴが形成される。ここで、この
ＭＯＳＦＥＴのソース・ドレイン領域の拡散層は低不純
物濃度の領域と高不純物濃度の領域とを有する構造（以
下、ＬＤＤ構造と呼称する）となる。
【０００９】前述の第１の従来例とは別のソース・ドレ
イン領域の形成方法が、アイイーディーエム・テクニカ
ル・ダイジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ），１９９２年，第８５３〜８５６頁に記載
されている。図１０はこの論文に示されている微細ｎチ
ャネルＭＯＳＦＥＴの製造方法を工程順に示す断面図で
ある。以下、この論文に示された従来の技術を第２の従
来例という。
イン領域の形成方法が、アイイーディーエム・テクニカ
ル・ダイジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ），１９９２年，第８５３〜８５６頁に記載
されている。図１０はこの論文に示されている微細ｎチ
ャネルＭＯＳＦＥＴの製造方法を工程順に示す断面図で
ある。以下、この論文に示された従来の技術を第２の従
来例という。
【００１０】図１０（ａ）に示すように、シリコン基板
３１の表面に素子分離絶縁膜３２を形成しその後、ゲー
ト絶縁膜３３、ゲート電極３４、キャップ絶縁膜３５お
よび側壁絶縁膜３６を形成する。このようにした後、せ
り上がり部３７を形成する。ここで、このせり上がり部
３７は単結晶シリコンの選択成長で形成される。さら
に、側壁絶縁膜３６に接するところにファセット３８が
形成される。
３１の表面に素子分離絶縁膜３２を形成しその後、ゲー
ト絶縁膜３３、ゲート電極３４、キャップ絶縁膜３５お
よび側壁絶縁膜３６を形成する。このようにした後、せ
り上がり部３７を形成する。ここで、このせり上がり部
３７は単結晶シリコンの選択成長で形成される。さら
に、側壁絶縁膜３６に接するところにファセット３８が
形成される。
【００１１】次に、せり上がり部３７にリンのイオン注
入を行い熱処理を施す。このようにして、図１０（ｂ）
に示すようにソース・ドレイン拡散層３７Ａがせり上が
り部３７に形成され、シリコン基板３１内の１部にソー
ス・ドレイン接合面３９が形成される。
入を行い熱処理を施す。このようにして、図１０（ｂ）
に示すようにソース・ドレイン拡散層３７Ａがせり上が
り部３７に形成され、シリコン基板３１内の１部にソー
ス・ドレイン接合面３９が形成される。
【００１２】この第２の従来例の第１の従来例と異なる
ところについて、その導電型を別にしてまとめると、第
１の違いは、ソース・ドレインの拡散層がＬＤＤ構造で
ないことである。しかし、その替わりに側壁絶縁膜３６
の厚さを数１０ｎｍに薄くし、せり上がり部３７にイオ
ン注入したリンが、イオン注入および熱拡散によりゲー
ト電極３４の下に達するようにしている。第２の違い
は、選択成長で形成するせり上がり部３７の側壁絶縁膜
３６に接する部分にファセット（エピ成長時に出現する
特定の結晶方位を向いた面）３８を設けている点であ
る。これにより、側壁絶縁膜を薄くした場合のゲート電
極３４とソース・ドレイン拡散層３７Ａとの間の寄生容
量の増加を抑制するようにしている。
ところについて、その導電型を別にしてまとめると、第
１の違いは、ソース・ドレインの拡散層がＬＤＤ構造で
ないことである。しかし、その替わりに側壁絶縁膜３６
の厚さを数１０ｎｍに薄くし、せり上がり部３７にイオ
ン注入したリンが、イオン注入および熱拡散によりゲー
ト電極３４の下に達するようにしている。第２の違い
は、選択成長で形成するせり上がり部３７の側壁絶縁膜
３６に接する部分にファセット（エピ成長時に出現する
特定の結晶方位を向いた面）３８を設けている点であ
る。これにより、側壁絶縁膜を薄くした場合のゲート電
極３４とソース・ドレイン拡散層３７Ａとの間の寄生容
量の増加を抑制するようにしている。
【００１３】一方、浅い接合を得るために選択成長した
半導体を用いる方法が、ＳＳＤＭＥｘｔｅｎｄｅｄ Ａ
ｂｓｔｒａｃｔｓ、１９９４年、９９９〜１０００頁に
報告されている。以下、この論文に示された従来の技術
を第３の従来例という。図１１（ａ）に示すように、シ
リコン基板４１の表面に素子分離絶縁膜４２を形成しそ
の後、ゲート絶縁膜４３、ポリシリコンのゲート電極４
４を形成する。その後、熱酸化により基板４１とゲート
電極４４の表面にシリコン酸化膜４５ＡとＢを形成す
る。このとき基板４１とゲート電極４４とで酸化の速さ
が異なるため、ゲート電極上により厚い酸化膜４５Ａが
形成される。次に等方性エッチングにより酸化膜４５を
エッチングし、ゲート電極４４の周辺に酸化膜４５Ａを
残したまま基板４１のみを露出させる。次にボロンをド
ープしたｐ型のシリコン−ゲルマニウム混晶の単結晶４
６を基板４１の露出面にのみ選択的に成長させる。以上
により図１１（ｂ）のようなｐ型ＭＩＳＦＥＴが形成さ
れる。
半導体を用いる方法が、ＳＳＤＭＥｘｔｅｎｄｅｄ Ａ
ｂｓｔｒａｃｔｓ、１９９４年、９９９〜１０００頁に
報告されている。以下、この論文に示された従来の技術
を第３の従来例という。図１１（ａ）に示すように、シ
リコン基板４１の表面に素子分離絶縁膜４２を形成しそ
の後、ゲート絶縁膜４３、ポリシリコンのゲート電極４
４を形成する。その後、熱酸化により基板４１とゲート
電極４４の表面にシリコン酸化膜４５ＡとＢを形成す
る。このとき基板４１とゲート電極４４とで酸化の速さ
が異なるため、ゲート電極上により厚い酸化膜４５Ａが
形成される。次に等方性エッチングにより酸化膜４５を
エッチングし、ゲート電極４４の周辺に酸化膜４５Ａを
残したまま基板４１のみを露出させる。次にボロンをド
ープしたｐ型のシリコン−ゲルマニウム混晶の単結晶４
６を基板４１の露出面にのみ選択的に成長させる。以上
により図１１（ｂ）のようなｐ型ＭＩＳＦＥＴが形成さ
れる。
【００１４】
【発明が解決しようとする課題】まず、第１と第２の従
来例における基本的な考え方は、イオン注入工程および
熱処理工程を経た後の不純物の広がりを深さａとし、せ
り上がり部の厚さをｂとして、ａからｂを差し引くこと
により接合の半導体基板表面からの深さを浅くするとと
もに、せり上がり部でソース・ドレイン領域の厚さを確
保して寄生抵抗を低減することである。しかし、接合深
さを引き算により決定するこの方法では、接合深さの誤
差が大きい。例えば、ａ＝１００ｎｍ、ｂ＝５０ｎｍ、
ａとｂの相対誤差をそれぞれ±１０％とすれば、接合深
さはａ−ｂ＝５０ｎｍとなり、接合深さの最大誤差は１
００ｎｍ×０．１＋５０ｎｍ×０．１＝１５ｎｍである
から、接合深さの相対誤差（＝１５ｎｍ／５０ｎｍ）は
±３０％に達し、そのバラツキの制御が困難である。
来例における基本的な考え方は、イオン注入工程および
熱処理工程を経た後の不純物の広がりを深さａとし、せ
り上がり部の厚さをｂとして、ａからｂを差し引くこと
により接合の半導体基板表面からの深さを浅くするとと
もに、せり上がり部でソース・ドレイン領域の厚さを確
保して寄生抵抗を低減することである。しかし、接合深
さを引き算により決定するこの方法では、接合深さの誤
差が大きい。例えば、ａ＝１００ｎｍ、ｂ＝５０ｎｍ、
ａとｂの相対誤差をそれぞれ±１０％とすれば、接合深
さはａ−ｂ＝５０ｎｍとなり、接合深さの最大誤差は１
００ｎｍ×０．１＋５０ｎｍ×０．１＝１５ｎｍである
から、接合深さの相対誤差（＝１５ｎｍ／５０ｎｍ）は
±３０％に達し、そのバラツキの制御が困難である。
【００１５】さらに、第１と第２の従来例に共通する難
点として、イオン注入を用いているため、前述した不純
物分布の裾引きの影響により、ソース・ドレイン拡散層
の基板内部での濃度を十分に高められないという点も挙
げられる。不純物濃度をＮ、深さをｘと置くと、この裾
部分において近似的に、第１式の関係が成り立つ。
点として、イオン注入を用いているため、前述した不純
物分布の裾引きの影響により、ソース・ドレイン拡散層
の基板内部での濃度を十分に高められないという点も挙
げられる。不純物濃度をＮ、深さをｘと置くと、この裾
部分において近似的に、第１式の関係が成り立つ。
【００１６】
【数１】
【００１７】ここで、半導体基板表面からの接合深さｘ
＝ｘj における濃度ＮをＮj と置けば、基板表面（せり
上がり部下面）における濃度Ｎs は近似的に第２式で与
えられる。ここで、Ｃは定数である。
＝ｘj における濃度ＮをＮj と置けば、基板表面（せり
上がり部下面）における濃度Ｎs は近似的に第２式で与
えられる。ここで、Ｃは定数である。
【００１８】
【数２】
【００１９】イオン注入では裾引きが大きく、言い替え
ればＣが小さい、このため、Ｎs を十分高くできず、ソ
ース・ドレイン領域のうち基板表面より下の部分の抵抗
が十分下がらない。せり上げ構造では、ソース・ドレイ
ン抵抗に占めるゲート電極の側壁下部の抵抗の割合が大
きい。このために、この基板内部分の抵抗の低減は重要
となる。
ればＣが小さい、このため、Ｎs を十分高くできず、ソ
ース・ドレイン領域のうち基板表面より下の部分の抵抗
が十分下がらない。せり上げ構造では、ソース・ドレイ
ン抵抗に占めるゲート電極の側壁下部の抵抗の割合が大
きい。このために、この基板内部分の抵抗の低減は重要
となる。
【００２０】第１の従来例の個別の問題点として、短チ
ャネル効果や寄生抵抗の大きさがＬＤＤ部分の構造によ
ってほとんど決定されてしまうことが挙げられる。ＬＤ
Ｄ部分はごく普通の作り方をしているので、その深さは
さほど浅くできず、高濃度のソース・ドレイン拡散層の
みを浅くしてもあまり短チャネル効果の改善は期待でき
ない。また、ソース・ドレイン領域の寄生抵抗において
は、濃度の低いＬＤＤ部が大きな割合を占めるため、せ
り上げによる抵抗低減効果も小さい。従って、この素子
の特性は通常のＬＤＤ素子と同等か、わずかの改善が見
られる程度にとどまる。
ャネル効果や寄生抵抗の大きさがＬＤＤ部分の構造によ
ってほとんど決定されてしまうことが挙げられる。ＬＤ
Ｄ部分はごく普通の作り方をしているので、その深さは
さほど浅くできず、高濃度のソース・ドレイン拡散層の
みを浅くしてもあまり短チャネル効果の改善は期待でき
ない。また、ソース・ドレイン領域の寄生抵抗において
は、濃度の低いＬＤＤ部が大きな割合を占めるため、せ
り上げによる抵抗低減効果も小さい。従って、この素子
の特性は通常のＬＤＤ素子と同等か、わずかの改善が見
られる程度にとどまる。
【００２１】第２の従来例の個別の問題点として、ゲー
ト電極の側壁絶縁膜を薄くしているため、ゲート電極と
ソース・ドレイン領域間の寄生容量がどうしても大きく
なる点である。これを抑えるために、この実施例ではフ
ァセットを利用しているが、イオン注入を用い且つ接合
深さを減らす効果を得るためには、ゲート電極の側壁絶
縁膜とせり上がり部が完全に接するように設定せざるを
得ず、容量低減効果は限られる。また、このときせり上
がり部の一部に不純物のドーピングされない領域が生じ
るため、抵抗の低減効果は小さくなる。
ト電極の側壁絶縁膜を薄くしているため、ゲート電極と
ソース・ドレイン領域間の寄生容量がどうしても大きく
なる点である。これを抑えるために、この実施例ではフ
ァセットを利用しているが、イオン注入を用い且つ接合
深さを減らす効果を得るためには、ゲート電極の側壁絶
縁膜とせり上がり部が完全に接するように設定せざるを
得ず、容量低減効果は限られる。また、このときせり上
がり部の一部に不純物のドーピングされない領域が生じ
るため、抵抗の低減効果は小さくなる。
【００２２】次に、第３の従来例に関しては、イオン注
入を用いず、ソース・ドレインを予めドーピングされた
結晶の選択成長により形成するため、浅い接合を制御性
良く作ることが可能である。しかし、選択成長層の厚さ
を寄生容量が問題にならない、文献記載の程度に薄く
（１５ｎｍ）すると、接合が浅いことによる抵抗の増加
を十分抑えることができない。逆に、厚さを増すことで
ソース・ドレインのせり上げによる抵抗低減が期待でき
るが、従来例２以上に寄生容量が問題となる。固相拡散
を用いる場合は、不純物の横方向の広がりが小さく、ソ
ース・ドレインの不純物がゲートの下に達するように、
選択成長層とゲートとの距離を従来例２以上にぎりぎり
（１０ｎｍ程度）まで近づける必要がある。そうしなけ
れば素子の駆動能力が著しく損なわれる。その結果、拡
散源とゲートとの間の寄生容量が著しく増加し、回路の
動作速度が遅くなる。本方法のもう一つの難点は、相補
型構成が形成しにくいことである。従来例１、２のよう
にイオン注入を用いる場合は、一方の導電型のソース・
ドレインのイオン注入の際、他方の導電型の領域をフォ
トレジストで覆うことで容易に相補型ＭＩＳＦＥＴが形
成できる。しかし予めドーピングされた拡散源を形成す
る本方法ではこの単純な方法は使用できない。
入を用いず、ソース・ドレインを予めドーピングされた
結晶の選択成長により形成するため、浅い接合を制御性
良く作ることが可能である。しかし、選択成長層の厚さ
を寄生容量が問題にならない、文献記載の程度に薄く
（１５ｎｍ）すると、接合が浅いことによる抵抗の増加
を十分抑えることができない。逆に、厚さを増すことで
ソース・ドレインのせり上げによる抵抗低減が期待でき
るが、従来例２以上に寄生容量が問題となる。固相拡散
を用いる場合は、不純物の横方向の広がりが小さく、ソ
ース・ドレインの不純物がゲートの下に達するように、
選択成長層とゲートとの距離を従来例２以上にぎりぎり
（１０ｎｍ程度）まで近づける必要がある。そうしなけ
れば素子の駆動能力が著しく損なわれる。その結果、拡
散源とゲートとの間の寄生容量が著しく増加し、回路の
動作速度が遅くなる。本方法のもう一つの難点は、相補
型構成が形成しにくいことである。従来例１、２のよう
にイオン注入を用いる場合は、一方の導電型のソース・
ドレインのイオン注入の際、他方の導電型の領域をフォ
トレジストで覆うことで容易に相補型ＭＩＳＦＥＴが形
成できる。しかし予めドーピングされた拡散源を形成す
る本方法ではこの単純な方法は使用できない。
【００２３】本発明の目的は、以上の課題を解決し、浅
接合で寄生抵抗および寄生容量の小さいソース・ドレイ
ン拡散層を有し微細化に敵したＭＩＳ型ＦＥＴを提供す
ることにある。
接合で寄生抵抗および寄生容量の小さいソース・ドレイ
ン拡散層を有し微細化に敵したＭＩＳ型ＦＥＴを提供す
ることにある。
【００２４】
【課題を解決するための手段】このために本発明のＭＩ
Ｓ型ＦＥＴでは、半導体基板の主面に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記ゲート電極を挟んで前記半導体基板の主面に形
成された一導電型の２つのソース・ドレイン拡散層とを
有し、前記ソース・ドレイン拡散層の形成された半導体
基板の主面に、同導電型不純物のドープされた半導体薄
膜層が選択的に堆積され、前記ゲート電極の側壁に面す
る前記半導体薄膜の端部にファセット面が形成され、前
記ファセット面が前記ゲート電極の側壁面と前記半導体
基板の主平面との間の傾斜角度を有する。又、相補型の
ＭＩＳ型ＦＥＴにおいては、少なくともｎ型ＭＩＳＦＥ
Ｔ型またはｐ型ＭＩＳ型ＦＥＴの一方において上記形状
が形成されている。
Ｓ型ＦＥＴでは、半導体基板の主面に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記ゲート電極を挟んで前記半導体基板の主面に形
成された一導電型の２つのソース・ドレイン拡散層とを
有し、前記ソース・ドレイン拡散層の形成された半導体
基板の主面に、同導電型不純物のドープされた半導体薄
膜層が選択的に堆積され、前記ゲート電極の側壁に面す
る前記半導体薄膜の端部にファセット面が形成され、前
記ファセット面が前記ゲート電極の側壁面と前記半導体
基板の主平面との間の傾斜角度を有する。又、相補型の
ＭＩＳ型ＦＥＴにおいては、少なくともｎ型ＭＩＳＦＥ
Ｔ型またはｐ型ＭＩＳ型ＦＥＴの一方において上記形状
が形成されている。
【００２５】ここで好ましくは、前記半導体薄膜層が単
結晶シリコンやゲルマニウム、またはシリコンとゲルマ
ニウムの混晶よりなる薄膜等、シリコンと同一結晶構造
を有するもので構成されることが好ましく、前記半導体
基板の主面が｛１００｝｝面であり、前記ファセット面
が｛３１１｝面あるいは｛１１１｝であり、前記ゲート
電極のチャネル幅方向が＜０１１＞方向となるように設
定される。
結晶シリコンやゲルマニウム、またはシリコンとゲルマ
ニウムの混晶よりなる薄膜等、シリコンと同一結晶構造
を有するもので構成されることが好ましく、前記半導体
基板の主面が｛１００｝｝面であり、前記ファセット面
が｛３１１｝面あるいは｛１１１｝であり、前記ゲート
電極のチャネル幅方向が＜０１１＞方向となるように設
定される。
【００２６】このＭＩＳ型ＦＥＴの製造方法は、半導体
基板の主面のゲート絶縁膜上にゲート電極を形成した
後、前記ゲート電極の側壁面に第１の絶縁膜を形成する
工程と、ソース・ドレイン拡散層を形成する半導体基板
の主面の１領域に一導電型の不純物を含む半導体薄膜層
を選択的に成長させる工程とを有する。又この工程の後
に前記半導体薄膜層から前記一導電型の不純物を前記半
導体基板内に熱拡散させる工程とを有してもよい。
基板の主面のゲート絶縁膜上にゲート電極を形成した
後、前記ゲート電極の側壁面に第１の絶縁膜を形成する
工程と、ソース・ドレイン拡散層を形成する半導体基板
の主面の１領域に一導電型の不純物を含む半導体薄膜層
を選択的に成長させる工程とを有する。又この工程の後
に前記半導体薄膜層から前記一導電型の不純物を前記半
導体基板内に熱拡散させる工程とを有してもよい。
【００２７】ここで、前記半導体薄膜層の選択成長にお
いて、前記ゲート電極の側壁面と前記半導体基板の主平
面との間の傾斜角度を有するファセット面を前記ゲート
電極の側壁に面する半導体薄膜層の端部に形成する。
いて、前記ゲート電極の側壁面と前記半導体基板の主平
面との間の傾斜角度を有するファセット面を前記ゲート
電極の側壁に面する半導体薄膜層の端部に形成する。
【００２８】さらには、前記半導体薄膜層を選択的に成
長させた後、前記ゲート電極の側壁面に形成された前記
第１の絶縁膜を被覆して第２の絶縁膜を形成する工程
と、前記半導体薄膜層を通して前記一導電型の不純物を
イオン注入し、前記半導体基板内部に一導電型の不純物
をドープするとともに前記ゲート電極内にも同不純物を
ドープする工程とを含む。
長させた後、前記ゲート電極の側壁面に形成された前記
第１の絶縁膜を被覆して第２の絶縁膜を形成する工程
と、前記半導体薄膜層を通して前記一導電型の不純物を
イオン注入し、前記半導体基板内部に一導電型の不純物
をドープするとともに前記ゲート電極内にも同不純物を
ドープする工程とを含む。
【００２９】あるいは、相補型トランジスタのゲート絶
縁膜とゲート電極とを前記半導体基板上に形成した後、
前記半導体基板の全面を絶縁膜で被覆する工程と、相補
型トランジスタのうちの一方のトランジスタの形成され
る領域と他方のトランジスタのゲート電極の側壁面とに
前記絶縁膜を残して前記絶縁膜の異方性ドライエッチン
グをする工程とを含む。
縁膜とゲート電極とを前記半導体基板上に形成した後、
前記半導体基板の全面を絶縁膜で被覆する工程と、相補
型トランジスタのうちの一方のトランジスタの形成され
る領域と他方のトランジスタのゲート電極の側壁面とに
前記絶縁膜を残して前記絶縁膜の異方性ドライエッチン
グをする工程とを含む。
【００３０】
【作用】このように、せり上がり部の形成において選択
成長させながら同時に不純物ドープすることにより、従
来のイオン注入法で不純物ドープする場合と比較して不
純物は一様かつ高濃度にドープされる。これによりせり
上がり部の抵抗が従来技術より低下する。また、成長直
後においてせり上がり部と基板との間の濃度勾配は極め
て急峻な階段状になる。基板への不純物導入はこの状態
から出発した固相拡散によるため、イオン注入を用いる
場合に比べて急峻な分布を得ることができ、接合深さが
同じなら、基板内部のソース・ドレイン拡散層の抵抗も
イオン注入を用いた場合より低くなる。接合深さは拡散
量のみで決まり制御され易く、従来のせり上げ法のよう
な接合深さのばらつきの問題は生じない。不純物がゲー
ト電極下に達する必要性からゲート電極側壁の側壁絶縁
膜の厚さは薄く設定されることになるが、これにより低
抵抗のせり上がり部がゲート電極と近接し、寄生抵抗が
効果的に低減される。さらに、イオン注入を用いないた
め、ゲート電極の側壁に面するせり上がり部側面を全面
にファセットで構成することができ、寄生容量は最小限
に抑えられるようになる。
成長させながら同時に不純物ドープすることにより、従
来のイオン注入法で不純物ドープする場合と比較して不
純物は一様かつ高濃度にドープされる。これによりせり
上がり部の抵抗が従来技術より低下する。また、成長直
後においてせり上がり部と基板との間の濃度勾配は極め
て急峻な階段状になる。基板への不純物導入はこの状態
から出発した固相拡散によるため、イオン注入を用いる
場合に比べて急峻な分布を得ることができ、接合深さが
同じなら、基板内部のソース・ドレイン拡散層の抵抗も
イオン注入を用いた場合より低くなる。接合深さは拡散
量のみで決まり制御され易く、従来のせり上げ法のよう
な接合深さのばらつきの問題は生じない。不純物がゲー
ト電極下に達する必要性からゲート電極側壁の側壁絶縁
膜の厚さは薄く設定されることになるが、これにより低
抵抗のせり上がり部がゲート電極と近接し、寄生抵抗が
効果的に低減される。さらに、イオン注入を用いないた
め、ゲート電極の側壁に面するせり上がり部側面を全面
にファセットで構成することができ、寄生容量は最小限
に抑えられるようになる。
【００３１】なお、相補型のＭＩＳ型ＦＥＴを作製する
場合、それぞれの素子を絶縁膜で覆ってそれぞれのせり
上がり部を選択成長することで、導電型の異なるせり上
がり部がそれぞれ形成されるようになる。
場合、それぞれの素子を絶縁膜で覆ってそれぞれのせり
上がり部を選択成長することで、導電型の異なるせり上
がり部がそれぞれ形成されるようになる。
【００３２】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のＭＩＳ型ＦＥＴの製
造方法を工程順に示す断面図である。なお、本発明の構
造についてはこの製造方法の中で示される。
る。図１は本発明の第１の実施例のＭＩＳ型ＦＥＴの製
造方法を工程順に示す断面図である。なお、本発明の構
造についてはこの製造方法の中で示される。
【００３３】図１（ａ）に示すように、ｎ型にドープさ
れ面方位が（１００）面のシリコン基板１上に素子分離
絶縁膜２を形成したのち、ゲート絶縁膜３を形成し、ゲ
ート電極材料および絶縁膜を堆積し、エッチングにより
ゲート電極４とキャップ絶縁膜５を形成する。
れ面方位が（１００）面のシリコン基板１上に素子分離
絶縁膜２を形成したのち、ゲート絶縁膜３を形成し、ゲ
ート電極材料および絶縁膜を堆積し、エッチングにより
ゲート電極４とキャップ絶縁膜５を形成する。
【００３４】このエッチングにおいて、ゲート電極のチ
ャネル幅の方向すなわち図１（ａ）に示されている断面
に垂直な方向が＜０１１＞あるいは＜０１１＞に近い方
向になるように、ゲート電極４およびキャップ絶縁膜５
がパターニングされる。ここで＜０１１＞方向とは［０
１１］に同価な方向のことである。次にＣＶＤ法などを
用いて基板表面全体に再度絶縁膜を堆積した後、エッチ
バックを行うことにより、ゲート電極４の側面に厚さ５
〜５０ｎｍ程度の側壁絶縁膜６を形成するとともに、ソ
ース・ドレイン拡散層の形成される基板表面を露出させ
る。ここで、ゲート電極の材料としては、ポリシリコ
ン、金属、金属とシリコンとの化合物（金属シリサイ
ド）、あるいはこれらを２層以上積層したものなど適宜
選択する。キャップ絶縁膜５あるいは側壁絶縁膜６とし
ては、シリコン窒化膜またはシリコン酸化膜を用いる。
次に、基板表面の露出した部分にのみ、ボロン１０19〜
１０20原子／ｃｍ3 台にドープした単結晶シリコン薄膜
を公知のＣＶＤ方法により選択的に成長し、せり上がり
部７を形成する（図１（ｂ））。成長はなるべく低温
（例えば６００℃）で行い成長中にボロンが基板内へ拡
散しないようにし、せり上がり部７とシリコン基板との
境界での濃度の遷移を階段状にし急峻にする。また、単
結晶シリコンの｛３１１｝面あるいは｛１１１｝面の成
長速度が遅いことを利用して、側壁絶縁膜６に接する部
分に｛３１１｝面あるいは｛１１１｝面のファセット８
が生じるようにする。このとき、せり上がり部７が側壁
絶縁膜６と接するようにしてもよいが、寄生容量が増す
ので得策ではない。この実施例では、ファセット８はシ
リコン基板表面に接するが側壁絶縁膜には接しないよう
に形成されている。
ャネル幅の方向すなわち図１（ａ）に示されている断面
に垂直な方向が＜０１１＞あるいは＜０１１＞に近い方
向になるように、ゲート電極４およびキャップ絶縁膜５
がパターニングされる。ここで＜０１１＞方向とは［０
１１］に同価な方向のことである。次にＣＶＤ法などを
用いて基板表面全体に再度絶縁膜を堆積した後、エッチ
バックを行うことにより、ゲート電極４の側面に厚さ５
〜５０ｎｍ程度の側壁絶縁膜６を形成するとともに、ソ
ース・ドレイン拡散層の形成される基板表面を露出させ
る。ここで、ゲート電極の材料としては、ポリシリコ
ン、金属、金属とシリコンとの化合物（金属シリサイ
ド）、あるいはこれらを２層以上積層したものなど適宜
選択する。キャップ絶縁膜５あるいは側壁絶縁膜６とし
ては、シリコン窒化膜またはシリコン酸化膜を用いる。
次に、基板表面の露出した部分にのみ、ボロン１０19〜
１０20原子／ｃｍ3 台にドープした単結晶シリコン薄膜
を公知のＣＶＤ方法により選択的に成長し、せり上がり
部７を形成する（図１（ｂ））。成長はなるべく低温
（例えば６００℃）で行い成長中にボロンが基板内へ拡
散しないようにし、せり上がり部７とシリコン基板との
境界での濃度の遷移を階段状にし急峻にする。また、単
結晶シリコンの｛３１１｝面あるいは｛１１１｝面の成
長速度が遅いことを利用して、側壁絶縁膜６に接する部
分に｛３１１｝面あるいは｛１１１｝面のファセット８
が生じるようにする。このとき、せり上がり部７が側壁
絶縁膜６と接するようにしてもよいが、寄生容量が増す
ので得策ではない。この実施例では、ファセット８はシ
リコン基板表面に接するが側壁絶縁膜には接しないよう
に形成されている。
【００３５】ここで、ゲート電極のチャネル幅方向が前
述のように＜０１１＞方向になるように形成されている
と、ファセット８とゲート電極の側壁との離間距離がチ
ャネル幅方向で一定になる。このために、一定深さの浅
接合がチャネル幅方向で均一に形成されるようになる。
なお、このゲート電極のチャネル幅の方向は＜０１１＞
方向の近傍であれば、ほぼ上述したのと同様の効果が得
られる。
述のように＜０１１＞方向になるように形成されている
と、ファセット８とゲート電極の側壁との離間距離がチ
ャネル幅方向で一定になる。このために、一定深さの浅
接合がチャネル幅方向で均一に形成されるようになる。
なお、このゲート電極のチャネル幅の方向は＜０１１＞
方向の近傍であれば、ほぼ上述したのと同様の効果が得
られる。
【００３６】このような構造はイオン注入により不純物
ドープを行う従来の方法では採用できない。なぜならこ
のファセット８が基板表面に接するところの単結晶シリ
コン薄膜は極端に薄くなるため、このイオン注入法では
前記の接する領域の基板表面に深いソース・ドレイン接
合面が形成されるようになるからである。次に熱処理を
加えて、せり上がり部７に含まれるボロンをシリコン基
板１内に拡散させ、基板内部にソース・ドレイン接合面
９を形成する。この熱処理はソース・ドレイン接合面９
がゲート電極４の直下に到達する程度に行う（図１
（ｃ））。従って、接合の深さは側壁絶縁膜６の厚さと
同程度にまで抑えることができる。
ドープを行う従来の方法では採用できない。なぜならこ
のファセット８が基板表面に接するところの単結晶シリ
コン薄膜は極端に薄くなるため、このイオン注入法では
前記の接する領域の基板表面に深いソース・ドレイン接
合面が形成されるようになるからである。次に熱処理を
加えて、せり上がり部７に含まれるボロンをシリコン基
板１内に拡散させ、基板内部にソース・ドレイン接合面
９を形成する。この熱処理はソース・ドレイン接合面９
がゲート電極４の直下に到達する程度に行う（図１
（ｃ））。従って、接合の深さは側壁絶縁膜６の厚さと
同程度にまで抑えることができる。
【００３７】なお、上記最後の熱処理を省略することに
より、理想的な接合深さゼロのＭＩＳＦＥＴを実現する
ことが可能である。ただし、ソースとドレインが絶縁膜
６の厚さだけゲート電極から離れるために起こる駆動能
力の低下を抑えるためには、絶縁膜６を十分（ゲート絶
縁膜の厚さと同じ程度）に薄くする必要がある。
より、理想的な接合深さゼロのＭＩＳＦＥＴを実現する
ことが可能である。ただし、ソースとドレインが絶縁膜
６の厚さだけゲート電極から離れるために起こる駆動能
力の低下を抑えるためには、絶縁膜６を十分（ゲート絶
縁膜の厚さと同じ程度）に薄くする必要がある。
【００３８】以上のプロセスにより形成されたソース・
ドレイン領域のせり上げ構造を有するＭＩＳ型ＦＥＴ
は、せり上がり部分７の全体がｐ型にドープされ、かつ
そのゲート電極の側壁に向く面が上部にいくほどゲート
電極から離れる斜面をなす、という特徴を持つ。これに
より、ゲート電極とソース・ドレイン領域間に生じる寄
生容量は半減するとともに、浅くて低抵抗なソース・ド
レイン領域が得られるようになる。
ドレイン領域のせり上げ構造を有するＭＩＳ型ＦＥＴ
は、せり上がり部分７の全体がｐ型にドープされ、かつ
そのゲート電極の側壁に向く面が上部にいくほどゲート
電極から離れる斜面をなす、という特徴を持つ。これに
より、ゲート電極とソース・ドレイン領域間に生じる寄
生容量は半減するとともに、浅くて低抵抗なソース・ド
レイン領域が得られるようになる。
【００３９】以上にｐチャネルトランジスタの形成につ
いて説明したが、ｎチャネルトランジスタでも導電型を
逆にすることで、本実施例と同様に形成される。
いて説明したが、ｎチャネルトランジスタでも導電型を
逆にすることで、本実施例と同様に形成される。
【００４０】図２は、本発明のような選択成長で形成さ
れたせり上がり部からの固相拡散の効果を説明するため
の概念図である。ここで、不純物はボロンの場合であ
る。階段状の急峻な不純物分布を有するせり上がり部か
らの固相拡散による不純物分布（本発明の方法に示す）
は、チャネリングの生じ易いイオン注入の方法の場合の
不純物分布よりも分布の裾での傾きが大きい。言い替え
れば、先に説明した定数Ｃが大きい。このため、接合深
さ（基板濃度とソース・ドレイン拡散層の不純物濃度が
等しくなる深さ）は、本発明の方法によるほうがイオン
注入の方法よりも浅く形成されるようになり、さらに
は、本発明によるほうが半導体基板内部表面での不純物
量が多く、基板内部の抵抗は１／２以下に低減する。
れたせり上がり部からの固相拡散の効果を説明するため
の概念図である。ここで、不純物はボロンの場合であ
る。階段状の急峻な不純物分布を有するせり上がり部か
らの固相拡散による不純物分布（本発明の方法に示す）
は、チャネリングの生じ易いイオン注入の方法の場合の
不純物分布よりも分布の裾での傾きが大きい。言い替え
れば、先に説明した定数Ｃが大きい。このため、接合深
さ（基板濃度とソース・ドレイン拡散層の不純物濃度が
等しくなる深さ）は、本発明の方法によるほうがイオン
注入の方法よりも浅く形成されるようになり、さらに
は、本発明によるほうが半導体基板内部表面での不純物
量が多く、基板内部の抵抗は１／２以下に低減する。
【００４１】以上の効果は、不純物がリンあるいはヒ素
の場合でも同様にみられる。但し、これらの不純物の場
合は、本発明の方法とイオン注入の方法での差はボロン
不純物の場合より小さい。
の場合でも同様にみられる。但し、これらの不純物の場
合は、本発明の方法とイオン注入の方法での差はボロン
不純物の場合より小さい。
【００４２】次に第２の実施例について図３および図４
に基づいて説明する。本発明では、せり上がり部に予め
不純物をドープする方法をとるため、ｎチャネルトラン
ジスタとｐチャネルトランジスタを同一基板上に構成す
る相補型のＭＩＳ型ＦＥＴの形成では若干の工夫を要す
る。この実施例は、このような場合の１例である。ここ
では、ｎチャネルトランジスタのソース・ドレイン拡散
層として、浅い部分と深い部分を有する構造を通常のイ
オン注入法により形成する場合を示す。第１の実施例と
同様、シリコン基板１上に素子分離絶縁膜２、ゲート絶
縁膜２、ゲート電極４およびキャップ絶縁膜５を通常の
方法により形成したのち、ｐチャネルトランジスタ部１
Ｂをイオン注入用レジストマスク１３Ａにより覆い、ヒ
素、リンなどのｎ型不純物をイオン注入して、ｎチャネ
ルトランジスタの低濃度拡散層１０を形成する（図３
（ａ））。次に、イオン注入用レジストマスク１３Ａを
除去し、全面にシリコン酸化膜を堆積し、ｎチャネルト
ランジスタ部１Ａのみをレジストマスクで覆って、ｐチ
ャネル部１Ｂのみのシリコン酸化膜をエッチバックす
る。これにより、ｎチャネル部１Ａ全体を覆う絶縁膜
６′と、ｐチャネル部１Ｂのゲート電極の側面を覆う薄
い側壁絶縁膜６が形成される。その後、ボロンをドープ
したせり上がり部７を、第１の実施例と同様にして、基
板が露出するｐチャネルトランジスタ部１Ｂのシリコン
基板表面に成長する（図３ｂ）。次に、厚いシリコン酸
化膜を全面に堆積しエッチバックすることにより、厚い
側壁絶縁膜１２を、ｎチャネルトランジスタ、ｐチャネ
ルトランジスタの両方に形成する（図３ｃ）。次に、ｐ
チャネルトランジスタ部１Ｂをイオン注入用レジストマ
スク１３Ｂにより覆い、再びｎ型の不純物をイオン注入
してｎチャネルトランジスタの深いソ−ス・ドレイン拡
散層１１を形成する（図４ａ）。次にこのレジストマス
クを除去し、熱処理を加えることでイオン注入された不
純物を活性化するとともに、ｐチャネルトランジスタ部
１Ｂのせり上がり部７からボロンを基板中に拡散させ
る。このようにして、基板内部にｐ型のソース・ドレイ
ン接合面９が形成される（図４ｂ）。
に基づいて説明する。本発明では、せり上がり部に予め
不純物をドープする方法をとるため、ｎチャネルトラン
ジスタとｐチャネルトランジスタを同一基板上に構成す
る相補型のＭＩＳ型ＦＥＴの形成では若干の工夫を要す
る。この実施例は、このような場合の１例である。ここ
では、ｎチャネルトランジスタのソース・ドレイン拡散
層として、浅い部分と深い部分を有する構造を通常のイ
オン注入法により形成する場合を示す。第１の実施例と
同様、シリコン基板１上に素子分離絶縁膜２、ゲート絶
縁膜２、ゲート電極４およびキャップ絶縁膜５を通常の
方法により形成したのち、ｐチャネルトランジスタ部１
Ｂをイオン注入用レジストマスク１３Ａにより覆い、ヒ
素、リンなどのｎ型不純物をイオン注入して、ｎチャネ
ルトランジスタの低濃度拡散層１０を形成する（図３
（ａ））。次に、イオン注入用レジストマスク１３Ａを
除去し、全面にシリコン酸化膜を堆積し、ｎチャネルト
ランジスタ部１Ａのみをレジストマスクで覆って、ｐチ
ャネル部１Ｂのみのシリコン酸化膜をエッチバックす
る。これにより、ｎチャネル部１Ａ全体を覆う絶縁膜
６′と、ｐチャネル部１Ｂのゲート電極の側面を覆う薄
い側壁絶縁膜６が形成される。その後、ボロンをドープ
したせり上がり部７を、第１の実施例と同様にして、基
板が露出するｐチャネルトランジスタ部１Ｂのシリコン
基板表面に成長する（図３ｂ）。次に、厚いシリコン酸
化膜を全面に堆積しエッチバックすることにより、厚い
側壁絶縁膜１２を、ｎチャネルトランジスタ、ｐチャネ
ルトランジスタの両方に形成する（図３ｃ）。次に、ｐ
チャネルトランジスタ部１Ｂをイオン注入用レジストマ
スク１３Ｂにより覆い、再びｎ型の不純物をイオン注入
してｎチャネルトランジスタの深いソ−ス・ドレイン拡
散層１１を形成する（図４ａ）。次にこのレジストマス
クを除去し、熱処理を加えることでイオン注入された不
純物を活性化するとともに、ｐチャネルトランジスタ部
１Ｂのせり上がり部７からボロンを基板中に拡散させ
る。このようにして、基板内部にｐ型のソース・ドレイ
ン接合面９が形成される（図４ｂ）。
【００４３】以上のようにして、相補型のＭＩＳ型ＦＥ
Ｔが形成される。ここで、ｎチャネルトランジスタのソ
ース・ドレインは、浅い部分１０と深い部分１１から成
る、いわゆるＬＤＤ構造の拡散層で形成され、ｐチャネ
ルトランジスタのソース・ドレイン領域に本発明が適用
される。なお、ここではｎチャネル素子にＬＤＤ構造を
用いる場合を示したが、単一の深さのソース・ドレイン
を用いる場合は、図３（ｃ）〜図４（ａ）の工程を省略
すれば良い。
Ｔが形成される。ここで、ｎチャネルトランジスタのソ
ース・ドレインは、浅い部分１０と深い部分１１から成
る、いわゆるＬＤＤ構造の拡散層で形成され、ｐチャネ
ルトランジスタのソース・ドレイン領域に本発明が適用
される。なお、ここではｎチャネル素子にＬＤＤ構造を
用いる場合を示したが、単一の深さのソース・ドレイン
を用いる場合は、図３（ｃ）〜図４（ａ）の工程を省略
すれば良い。
【００４４】第１、第２の実施例では、ゲート電極４の
上面はキャップ絶縁膜５で覆われていた。キャップ絶縁
膜５は、ゲート電極上に選択成長が起こるのを防ぐ働き
をする。しかし、ゲート電極４とシリコン基板１との間
に成長の選択性があって、絶縁膜で覆わなくてもゲート
電極４上への成長が抑えられる場合がある。また、ゲー
ト電極上への成長を敢えて防ぐ必要がない場合もある。
その場合は絶縁膜５を省略できる。ゲート長０．４μｍ
未満の微細シリコンＭＩＳ型ＦＥＴでは、ｎチャネルト
ランジスタのゲート電極としてｎ型ポリシリコン、ｐチ
ャネルトランジスタのゲート電極としてｐ型ポリシリコ
ンを用いるデュアルゲート構造をとるのが普通である。
キャップ絶縁膜５を省略する利点は、ソース・ドレイン
拡散層をイオン注入により形成する際、同時にゲート電
極への同不純物のドープを行うことにより、デュアルゲ
ート構造を短いプロセスで実現できる点である。
上面はキャップ絶縁膜５で覆われていた。キャップ絶縁
膜５は、ゲート電極上に選択成長が起こるのを防ぐ働き
をする。しかし、ゲート電極４とシリコン基板１との間
に成長の選択性があって、絶縁膜で覆わなくてもゲート
電極４上への成長が抑えられる場合がある。また、ゲー
ト電極上への成長を敢えて防ぐ必要がない場合もある。
その場合は絶縁膜５を省略できる。ゲート長０．４μｍ
未満の微細シリコンＭＩＳ型ＦＥＴでは、ｎチャネルト
ランジスタのゲート電極としてｎ型ポリシリコン、ｐチ
ャネルトランジスタのゲート電極としてｐ型ポリシリコ
ンを用いるデュアルゲート構造をとるのが普通である。
キャップ絶縁膜５を省略する利点は、ソース・ドレイン
拡散層をイオン注入により形成する際、同時にゲート電
極への同不純物のドープを行うことにより、デュアルゲ
ート構造を短いプロセスで実現できる点である。
【００４５】次に、以上のような場合の本発明の第３の
実施例を図５および図６に基づいて説明する。ここで
は、上述の方法でデュアルゲートの相補型のＭＩＳ型Ｆ
ＥＴを作製する場合の工程順の断面図を示している。第
２の実施例と同様に、シリコン基板１の表面に素子分離
絶縁膜２、ゲート絶縁膜３およびゲート電極４を形成し
た後、イオン注入用レジストマスク１３Ａをｐチャネル
トランジスタ部１Ｂを覆いｎチャネルトランジスタ部１
Ａにヒ素のイオン注入を行う。このようにして低濃度拡
散層１０を形成する。ここで、ゲート電極４は不純物を
含まないポリシリコン、あるいはポリシリコンと他の低
抵抗素材（金属あるいは金属シリサイド）とを、ポリシ
リコンが最も下になるように積層したものからなる。次
に、ｎチャネルトランジスタ部１Ａを薄い絶縁膜６′で
被覆しｐチャネルトランジスタのゲート電極の側壁に薄
い側壁絶縁膜６を形成する。このようにした後、シリコ
ン薄膜の選択成長を行い単結晶シリコン薄膜で形成され
たせり上がり部７を形成する（図５（ｂ））。この場合
の単結晶シリコン薄膜の膜厚は５０ｎｍ程度に設定され
る。ここで、ゲート電極がポリシリコンで形成されてい
るとこの上部にはボロン不純物を含む膜厚が約５０ｎｍ
のポリシリコンが堆積する。このゲート電極４の上部が
タングステンシリサイドのような金属シリサイドで構成
されていると、このゲート電極上にはシリコン薄膜は形
成されない。このようにした後、ｎチャネルトランジス
タのゲート電極４およびｐチャネルトランジスタのゲー
ト電極４の側壁部に厚い側壁絶縁膜１２を形成する（図
５（ｃ））。
実施例を図５および図６に基づいて説明する。ここで
は、上述の方法でデュアルゲートの相補型のＭＩＳ型Ｆ
ＥＴを作製する場合の工程順の断面図を示している。第
２の実施例と同様に、シリコン基板１の表面に素子分離
絶縁膜２、ゲート絶縁膜３およびゲート電極４を形成し
た後、イオン注入用レジストマスク１３Ａをｐチャネル
トランジスタ部１Ｂを覆いｎチャネルトランジスタ部１
Ａにヒ素のイオン注入を行う。このようにして低濃度拡
散層１０を形成する。ここで、ゲート電極４は不純物を
含まないポリシリコン、あるいはポリシリコンと他の低
抵抗素材（金属あるいは金属シリサイド）とを、ポリシ
リコンが最も下になるように積層したものからなる。次
に、ｎチャネルトランジスタ部１Ａを薄い絶縁膜６′で
被覆しｐチャネルトランジスタのゲート電極の側壁に薄
い側壁絶縁膜６を形成する。このようにした後、シリコ
ン薄膜の選択成長を行い単結晶シリコン薄膜で形成され
たせり上がり部７を形成する（図５（ｂ））。この場合
の単結晶シリコン薄膜の膜厚は５０ｎｍ程度に設定され
る。ここで、ゲート電極がポリシリコンで形成されてい
るとこの上部にはボロン不純物を含む膜厚が約５０ｎｍ
のポリシリコンが堆積する。このゲート電極４の上部が
タングステンシリサイドのような金属シリサイドで構成
されていると、このゲート電極上にはシリコン薄膜は形
成されない。このようにした後、ｎチャネルトランジス
タのゲート電極４およびｐチャネルトランジスタのゲー
ト電極４の側壁部に厚い側壁絶縁膜１２を形成する（図
５（ｃ））。
【００４６】次に、ｐチャネルトランジスタ部１Ｂをイ
オン注入用レジストマスク１３Ｂで覆いｎチャネルトラ
ンジスタ部１Ａに高濃度のヒ素イオン注入を行いソース
・ドレイン拡散層１１を形成する（図６（ａ））。ここ
で、高濃度のヒ素イオン注入を行うとき、このゲート電
極のうちｎチャネルトランジスタ部分のみ、ポリシリコ
ンがｎ型にドープされ、ｎ型ゲート電極４Ａとなる。次
に、ｎチャネルトランジスタ部分のみをレジストマスク
１３ｃで覆い、ｐチャネルトランジスタ部分にのみボロ
ンなどのｐ型不純物をイオン注入し、ｐチャネルトラン
ジスタの深いソース・ドレイン接合面１１Ｂを形成する
と同時に、ｐチャネルトランジスタのゲート電極をｐ型
ゲート電極４Ｂに変換する（図６（ｂ））。最後に熱処
理を加えることにより、イオン注入された不純物を活性
化するとともに、ｐチャネルトランジスタのせり上がり
部分７からボロンを基板中に拡散させて、基板内部に浅
いソース・ドレイン接合面９を形成する（図６
（ｃ））。このようにして、本発明を適用したＭＩＳ型
ＦＥＴが形成される。
オン注入用レジストマスク１３Ｂで覆いｎチャネルトラ
ンジスタ部１Ａに高濃度のヒ素イオン注入を行いソース
・ドレイン拡散層１１を形成する（図６（ａ））。ここ
で、高濃度のヒ素イオン注入を行うとき、このゲート電
極のうちｎチャネルトランジスタ部分のみ、ポリシリコ
ンがｎ型にドープされ、ｎ型ゲート電極４Ａとなる。次
に、ｎチャネルトランジスタ部分のみをレジストマスク
１３ｃで覆い、ｐチャネルトランジスタ部分にのみボロ
ンなどのｐ型不純物をイオン注入し、ｐチャネルトラン
ジスタの深いソース・ドレイン接合面１１Ｂを形成する
と同時に、ｐチャネルトランジスタのゲート電極をｐ型
ゲート電極４Ｂに変換する（図６（ｂ））。最後に熱処
理を加えることにより、イオン注入された不純物を活性
化するとともに、ｐチャネルトランジスタのせり上がり
部分７からボロンを基板中に拡散させて、基板内部に浅
いソース・ドレイン接合面９を形成する（図６
（ｃ））。このようにして、本発明を適用したＭＩＳ型
ＦＥＴが形成される。
【００４７】次に、本発明の第４の実施例を図７に基づ
いて説明する。ここでは、ｎチャネルトランジスタ、ｐ
チャネルトランジスタともせり上がり部のあるソース・
ドレイン領域をもつ相補型のＭＩＳ型ＦＥＴの作製方法
を示す。以下、図面の説明において記載のないところ
は、図５および６で説明したものと同一とする。
いて説明する。ここでは、ｎチャネルトランジスタ、ｐ
チャネルトランジスタともせり上がり部のあるソース・
ドレイン領域をもつ相補型のＭＩＳ型ＦＥＴの作製方法
を示す。以下、図面の説明において記載のないところ
は、図５および６で説明したものと同一とする。
【００４８】はじめに、ｐチャネルトランジスタ部１Ｂ
全体を薄い絶縁膜６Ａ′で覆い、ｎチャネルトランジス
タのソース・ドレイン領域になる領域にのみヒ素あるい
はリンをドープした単結晶シリコン薄膜を選択成長しｎ
型のせり上がり部７Ａを形成する。ここでファセット８
Ａも形成される（図７（ａ））。次に、図７（ｂ）に示
すように、薄い絶縁膜６Ｂを全面に堆積し、ｐチャネル
トランジスタ部１Ｂの薄い絶縁膜のみに異方性のあるド
ライエッチング処理を施してシリコン基板表面を露出さ
せ、そこにボロンをドープした単結晶シリコン薄膜を選
択成長しｐ型のせり上がり部７Ｂを形成する。この場合
もファセット８Ｂが形成される（図７（ｃ））。次に熱
処理を施して、せり上がり部分から不純物をシリコン基
板１内に拡散させ、基板内部のｎ型のソース・ドレイン
接合面９Ａおよびシリコン基板１内部のｐ型のソース・
ドレイン接合面９Ｂを形成する（図７（ｄ））。このよ
うにして、ｎチャネルトランジスタおよびｐチャネルト
ランジスタのソース・ドレイン領域の形成に本発明を適
用した相補型のＭＩＳ型ＦＥＴが形成される。
全体を薄い絶縁膜６Ａ′で覆い、ｎチャネルトランジス
タのソース・ドレイン領域になる領域にのみヒ素あるい
はリンをドープした単結晶シリコン薄膜を選択成長しｎ
型のせり上がり部７Ａを形成する。ここでファセット８
Ａも形成される（図７（ａ））。次に、図７（ｂ）に示
すように、薄い絶縁膜６Ｂを全面に堆積し、ｐチャネル
トランジスタ部１Ｂの薄い絶縁膜のみに異方性のあるド
ライエッチング処理を施してシリコン基板表面を露出さ
せ、そこにボロンをドープした単結晶シリコン薄膜を選
択成長しｐ型のせり上がり部７Ｂを形成する。この場合
もファセット８Ｂが形成される（図７（ｃ））。次に熱
処理を施して、せり上がり部分から不純物をシリコン基
板１内に拡散させ、基板内部のｎ型のソース・ドレイン
接合面９Ａおよびシリコン基板１内部のｐ型のソース・
ドレイン接合面９Ｂを形成する（図７（ｄ））。このよ
うにして、ｎチャネルトランジスタおよびｐチャネルト
ランジスタのソース・ドレイン領域の形成に本発明を適
用した相補型のＭＩＳ型ＦＥＴが形成される。
【００４９】上記第４の実施例においては、ｐ型素子部
分のせり上げ工程時において、ゲート側壁が第１の側壁
絶縁膜６Ａおよび第２の側壁絶縁膜６Ｂが積層されたも
のとなる。このため側壁厚さがｎ型素子よりも厚くな
り、ｎ型素子とｐ型素子で独立に側壁の膜厚を設定する
ことができない。この点について改善した本発明の第５
の実施例を図８に基づいて説明する。
分のせり上げ工程時において、ゲート側壁が第１の側壁
絶縁膜６Ａおよび第２の側壁絶縁膜６Ｂが積層されたも
のとなる。このため側壁厚さがｎ型素子よりも厚くな
り、ｎ型素子とｐ型素子で独立に側壁の膜厚を設定する
ことができない。この点について改善した本発明の第５
の実施例を図８に基づいて説明する。
【００５０】はじめに、ｎチャネルトランジスタのゲー
ト側面およびｐチャネルトランジスタ部１Ｂ全体を第１
の絶縁膜６Ａと６Ａ′で覆う。ここで第１の絶縁膜６Ａ
と６Ａ′としてシリコン基板、ゲート絶縁膜、ゲート材
料のいずれとも異なり、選択的にエッチング除去可能な
材料を用いる。ここではシリコン窒化膜とする。ｎチャ
ネルトランジスタのソース・ドレイン領域となる領域に
のみヒ素あるいはリンをドープした短結晶のシリコン薄
膜を選択成長しｎ型のせり上がり部７Ａを形成する。こ
こでファセット８Ａも形成される（図８ａ）。その後、
シリコン窒化膜６Ａと６Ａ′を燐酸水溶液などを用い
て、選択的に除去する。次に、図８（ｂ）に示すよう
に、ｎチャネルトランジスタ部１Ａ全体とｐチャネルト
ランジスタのゲート側面を覆う第２の絶縁膜６Ｂ′と６
Ｂを形成し、ｐチャネルトランジスタのソース・ドレイ
ン領域となる領域にのみボロンをドープした単結晶シリ
コン薄膜を選択成長しｐ型のせり上がり部７Ｂを形成す
る。ここでファセット８Ｂも形成される（図８
（ｂ））。次に熱処理を施してせり上がり部分から不純
物をシリコン基板１内に拡散させ、基板内部のｎ型のソ
ース・ドレイン接合面９Ａおよびｐ型のソース・ドレイ
ン接合面９Ｂを形成する（図８（ｃ））。このようにし
て、ｎチャネルトランジスタおよびｐチャネルトランジ
スタのソース・ドレイン領域に本発明を適用した相補型
のＭＩＳ型ＦＥＴが形成される。絶縁膜６Ａと６Ａ′を
除去したのち絶縁膜６Ｂと６Ｂ′を形成するため、ｎチ
ャネルトランジスタとｐチャネルトランジスタとで独立
にゲート側壁膜厚を設定することができる。なお、ｎチ
ャネルトランジスタとｐチャネルトランジスタの形成順
序は入れ換えても良い。
ト側面およびｐチャネルトランジスタ部１Ｂ全体を第１
の絶縁膜６Ａと６Ａ′で覆う。ここで第１の絶縁膜６Ａ
と６Ａ′としてシリコン基板、ゲート絶縁膜、ゲート材
料のいずれとも異なり、選択的にエッチング除去可能な
材料を用いる。ここではシリコン窒化膜とする。ｎチャ
ネルトランジスタのソース・ドレイン領域となる領域に
のみヒ素あるいはリンをドープした短結晶のシリコン薄
膜を選択成長しｎ型のせり上がり部７Ａを形成する。こ
こでファセット８Ａも形成される（図８ａ）。その後、
シリコン窒化膜６Ａと６Ａ′を燐酸水溶液などを用い
て、選択的に除去する。次に、図８（ｂ）に示すよう
に、ｎチャネルトランジスタ部１Ａ全体とｐチャネルト
ランジスタのゲート側面を覆う第２の絶縁膜６Ｂ′と６
Ｂを形成し、ｐチャネルトランジスタのソース・ドレイ
ン領域となる領域にのみボロンをドープした単結晶シリ
コン薄膜を選択成長しｐ型のせり上がり部７Ｂを形成す
る。ここでファセット８Ｂも形成される（図８
（ｂ））。次に熱処理を施してせり上がり部分から不純
物をシリコン基板１内に拡散させ、基板内部のｎ型のソ
ース・ドレイン接合面９Ａおよびｐ型のソース・ドレイ
ン接合面９Ｂを形成する（図８（ｃ））。このようにし
て、ｎチャネルトランジスタおよびｐチャネルトランジ
スタのソース・ドレイン領域に本発明を適用した相補型
のＭＩＳ型ＦＥＴが形成される。絶縁膜６Ａと６Ａ′を
除去したのち絶縁膜６Ｂと６Ｂ′を形成するため、ｎチ
ャネルトランジスタとｐチャネルトランジスタとで独立
にゲート側壁膜厚を設定することができる。なお、ｎチ
ャネルトランジスタとｐチャネルトランジスタの形成順
序は入れ換えても良い。
【００５１】以上の実施例においては、ＭＩＳ型ＦＥＴ
がシリコン半導体基板に形成される場合について説明し
た。しかし、本発明の適用はこのような基板に限定され
るものでない。例えばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板の表面にＭＩＳ型ＦＥＴが形
成される場合も同様な効果は発生する。この場合の利点
は、トランジスタのソース・ドレイン形成においてイオ
ン注入による結晶の破壊が起らず、ＳＯＩ基板において
も良質の拡散層の形成が可能になることである。通常の
イオン注入でソース・ドレイン拡散層を形成すると特に
ＳＯＩ基板では破壊された結晶の回復は難しい。これに
対し本発明の方法では不純物拡散層の結晶性は良質のま
まに保たれ、結晶性回復の問題を回避できる。
がシリコン半導体基板に形成される場合について説明し
た。しかし、本発明の適用はこのような基板に限定され
るものでない。例えばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板の表面にＭＩＳ型ＦＥＴが形
成される場合も同様な効果は発生する。この場合の利点
は、トランジスタのソース・ドレイン形成においてイオ
ン注入による結晶の破壊が起らず、ＳＯＩ基板において
も良質の拡散層の形成が可能になることである。通常の
イオン注入でソース・ドレイン拡散層を形成すると特に
ＳＯＩ基板では破壊された結晶の回復は難しい。これに
対し本発明の方法では不純物拡散層の結晶性は良質のま
まに保たれ、結晶性回復の問題を回避できる。
【００５２】更に、本発明において、ソース・ドレイン
領域のせり上がり部の表面にチタンシリサイド等の金属
薄膜を堆積しても、本発明の効果は失われないことに言
及しておく。
領域のせり上がり部の表面にチタンシリサイド等の金属
薄膜を堆積しても、本発明の効果は失われないことに言
及しておく。
【００５３】
【発明の効果】以上に説明したように、ソース・ドレイ
ン領域のせり上がり部に用いる単結晶シリコン薄膜の選
択成長において、成長しながら不純物のドープを行い、
次にこの不純物をシリコン基板に固相拡散することによ
りソース・ドレイン接合面をシリコン基板の主面に形成
する。これにより、接合深さのバラツキがなく極めて浅
い接合が実現される。また、シリコン基板内部での不純
物分布を急峻にできること、せり上がり部をゲート電極
に近接させることができることから、従来技術でみられ
た浅くすることによる寄生抵抗の増大が防止される。ま
たイオン注入を用いないため、ゲート電極に面するせり
上がり部側面を完全にファセットで構成することがで
き、ゲート電極とソース・ドレイン領域間に生じる寄生
容量が大幅に低減される。また、相補型のＭＩＳ型ＦＥ
Ｔのｎチャネルトランジスタおよびｐチャネルトランジ
スタのソース・ドレイン用の拡散層を本発明の方法で形
成する場合、一方の導電型のせり上がり部を選択成長で
形成する際、他方の導電型の素子を絶縁膜で覆っておく
ことで容易に実現される。
ン領域のせり上がり部に用いる単結晶シリコン薄膜の選
択成長において、成長しながら不純物のドープを行い、
次にこの不純物をシリコン基板に固相拡散することによ
りソース・ドレイン接合面をシリコン基板の主面に形成
する。これにより、接合深さのバラツキがなく極めて浅
い接合が実現される。また、シリコン基板内部での不純
物分布を急峻にできること、せり上がり部をゲート電極
に近接させることができることから、従来技術でみられ
た浅くすることによる寄生抵抗の増大が防止される。ま
たイオン注入を用いないため、ゲート電極に面するせり
上がり部側面を完全にファセットで構成することがで
き、ゲート電極とソース・ドレイン領域間に生じる寄生
容量が大幅に低減される。また、相補型のＭＩＳ型ＦＥ
Ｔのｎチャネルトランジスタおよびｐチャネルトランジ
スタのソース・ドレイン用の拡散層を本発明の方法で形
成する場合、一方の導電型のせり上がり部を選択成長で
形成する際、他方の導電型の素子を絶縁膜で覆っておく
ことで容易に実現される。
【図１】本発明の第１の実施例を工程順に説明する断面
図である。
図である。
【図２】本発明の効果を説明する拡散層の不純物分布図
である。
である。
【図３】本発明の第２の実施例を工程順に説明する断面
図である。
図である。
【図４】本発明の第２の実施例を工程順に説明する断面
図である。
図である。
【図５】本発明の第３の実施例を工程順に説明する断面
図である。
図である。
【図６】本発明の第３の実施例を工程順に説明する断面
図である。
図である。
【図７】本発明の第４の実施例を工程順に説明する断面
図である。
図である。
【図８】本発明の第５の実施例を工程順に説明する断面
図である。
図である。
【図９】従来のＭＩＳ型ＦＥＴの製造方法を工程順に説
明する断面図である。
明する断面図である。
【図１０】従来のＭＩＳ型ＦＥＴの製造方法を工程順に
説明する断面図である。
説明する断面図である。
【図１１】従来のＭＩＳ型ＦＥＴの製造方法を工程順に
説明する断面図である。
説明する断面図である。
１，２１，３１，４１ シリコン基板 １Ａ ｎチャネルトランジスタ部 １Ｂ ｐチャネルトランジスタ部 ２，２２，３２，４２ 素子分離絶縁膜 ３，２３，３３，４３ ゲート絶縁膜 ４，２４，３４，４４ ゲート電極 ４Ａ ｎ型ゲート電極 ４Ｂ ｐ型ゲート電極 ５，２５，３５ キャップ絶縁膜 ６，６′，２７，３６ 側壁絶縁膜 ６Ａ，６Ａ′ 第１側壁絶縁膜 ６Ｂ，６Ｂ′ 第２側壁絶縁膜 ７，７Ａ，７Ｂ，１５，２８，３７ せり上がり部 ８，８Ａ，８Ｂ，３８ ファセット ９，９Ａ，９Ｂ，１１Ａ，１１Ｂ，３９ ソース・ドレ
イン接合面 １０，１４，２６ 低濃度拡散層 １１，２８Ａ，３７Ａ ソース・ドレイン拡散層 １２ 厚い側壁絶縁膜 １３，１３Ａ，１３Ｂ，１３Ｃ イオン注入用レジスト
マスク ４５ シリコン熱酸化膜 ４６ ボロンをドープしたＳｉＧｅ単結晶膜
イン接合面 １０，１４，２６ 低濃度拡散層 １１，２８Ａ，３７Ａ ソース・ドレイン拡散層 １２ 厚い側壁絶縁膜 １３，１３Ａ，１３Ｂ，１３Ｃ イオン注入用レジスト
マスク ４５ シリコン熱酸化膜 ４６ ボロンをドープしたＳｉＧｅ単結晶膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 半導体基板の主面に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記ゲート電極を挟んで前記半導体基板の主面に形
成された一導電型の二つのソース・ドレイン拡散層とを
有するＭＩＳ型ＦＥＴから成る相補型ＭＩＳ型ＦＥＴで
あり、少なくともｎ型ＭＩＳ型ＦＥＴまたはｐ型ＭＩＳ
型ＦＥＴの一方において、前記ソース・ドレイン拡散層
の形成された半導体基板の主面に、同導電型不純物が堆
積と同時にドープされた半導体薄膜層が選択的に堆積さ
れ、前記ゲート電極の側壁に面する前記半導体薄膜層の
端部にファセット面が形成され、前記ソース・ドレイン
領域の少なくとも前記ゲート電極近傍付近が前記半導体
薄膜層からの固相拡散によって形成され、前記主面が
｛１００｝面であり、前記ゲート電極のチャネル幅方向
が〈０１１〉方向であり、前記ファセット面が｛３１
１｝面または｛１１１｝面である相補型ＭＩＳ型ＦＥＴ
の製造方法であって、 相補型トランジスタのゲート電極を半導体基板の主面の
ゲート絶縁膜上に形成した後、第二導電型トランジスタ
が形成される領域をフォトレジスト膜で覆い、第一導電
型不純物を第一導電型トランジスタ領域にイオン注入し
半導体基板の主面の一部に低不純物濃度の第一導電型不
純物濃度領域を形成する工程と、 前記フォトレジスト膜を除去し前記半導体基板の全面に
絶縁膜を堆積して被覆する工程と、 第一導電型のトランジスタが形成される領域と第二導電
型のトランジスタのゲート電極の側壁面とに前記絶縁膜
を残して前記絶縁膜の異方性ドライエッチングをする工
程と、 前記第二導電型トランジスタが形成される領域に第二導
電型不純物をドープした半導体薄膜層を選択的に成長さ
せる工程と、 前記第一導電型トランジスタの領域に第一導電型不純物
のイオン注入を行う工程と、 熱処理を加えて第一導電型不純物を活性化させるととも
に第二導電型不純物を基板内部に固相拡散させる工程と
を含む相補型ＭＩＳ型ＦＥＴの製造方法。 - 【請求項２】 半導体基板の主面に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記ゲート電極を挟んで前記半導体基板の主面に形
成された一導電型の二つのソース・ドレイン拡散層とを
有するＭＩＳ型ＦＥＴから成る相補型ＭＩＳ型ＦＥＴで
あり、少なくともｎ型ＭＩＳ型ＦＥＴまたはｐ型ＭＩＳ
型ＦＥＴの一方において、前記ソース・ドレイン拡散層
の形成された半導体基板の主面に、同導電型不純物が堆
積と同時にドープされた半導体薄膜層が選択的に堆積さ
れ、前記ゲート電極の側壁に面する前記半導体薄膜層の
端部にファセット面が形成され、前記ソース・ドレイン
領域の少なくとも前記ゲート電極近傍付近が前記半導体
薄膜層からの固相拡散によって形成され、前記主面が
｛１００｝面であり、前記ゲート電極のチャネル幅方向
が〈０１１〉方向であり、前記ファセット面が｛３１
１｝面または｛１１１｝面である相補型ＭＩＳ型ＦＥＴ
の製造方法であって、 相補型トランジスタのゲート電極を半導体基板の主面の
ゲート絶縁膜上に形成した後、第二導電型トランジスタ
が形成される領域を第一のフォトレジスト膜で覆い、第
一導電型不純物を第一導電型トランジスタが形成される
領域にイオン注入し半導体基板の主面の一部に低不純物
濃度の第一導電型不純物濃度領域を形成する工程と、 前記第一のフォトレジスト膜を除去し前記第一導電型ト
ランジスタ領域を薄い絶縁膜で覆うとともに前記第二導
電型トランジスタのゲート電極の側壁に第一の絶縁膜を
形成する工程と、 前記第二導電型トランジスタが形成される領域にファセ
ット面をもつ半導体薄膜層を堆積させる工程と、 前記第一導電型トランジスタおよび第二導電型トランジ
スタのゲート電極の側壁に第一の絶縁膜より厚い第二の
絶縁膜を形成する工程と、 前記第一導電型トランジスタ領域に第二のフォトレジス
ト膜を形成して第二導電型不純物を第二導電型トランジ
スタ領域にイオン注入する工程と、 熱処理を加えてイオン注入された不純物を活性化すると
ともに第二導電型不純物を基板内部に固相拡散させる工
程とを含む相補型ＭＩＳ型ＦＥＴの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221739A JP2964925B2 (ja) | 1994-10-12 | 1995-08-30 | 相補型ｍｉｓ型ｆｅｔの製造方法 |
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| KR1019950034839A KR100237279B1 (ko) | 1994-10-12 | 1995-10-11 | Misfet, 상보형misfet 및 그 제조방법 |
| US08/890,826 US5970351A (en) | 1994-10-12 | 1997-07-10 | Production method for a MISFET, complementary MISFET |
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|---|---|---|---|
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| JP24645494 | 1994-10-12 | ||
| JP7221739A JP2964925B2 (ja) | 1994-10-12 | 1995-08-30 | 相補型ｍｉｓ型ｆｅｔの製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119417B2 (en) | 2003-09-25 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and fabrication method thereof |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3082671B2 (ja) * | 1996-06-26 | 2000-08-28 | 日本電気株式会社 | トランジスタ素子及びその製造方法 |
| JP2894283B2 (ja) * | 1996-06-27 | 1999-05-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2988414B2 (ja) * | 1997-02-20 | 1999-12-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3485435B2 (ja) * | 1997-04-04 | 2004-01-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| EP1100128B1 (en) * | 1998-06-30 | 2009-04-15 | Sharp Kabushiki Kaisha | Method of manufacture of a semiconductor device |
| KR100280809B1 (ko) * | 1998-12-30 | 2001-03-02 | 김영환 | 반도체 소자의 접합부 형성 방법 |
| KR100308133B1 (ko) * | 1999-01-12 | 2001-09-26 | 김영환 | 듀얼 게이트 모스 트랜지스터 제조방법 |
| KR100347544B1 (ko) * | 1999-02-13 | 2002-08-07 | 주식회사 하이닉스반도체 | 반도체 소자의 접합 제조 방법 |
| US6346732B1 (en) * | 1999-05-14 | 2002-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with oxide mediated epitaxial layer |
| KR100353526B1 (ko) * | 1999-06-18 | 2002-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100332106B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| US7391087B2 (en) * | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
| US6633066B1 (en) * | 2000-01-07 | 2003-10-14 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices and substrates having unstrained silicon active layers |
| JP3492973B2 (ja) * | 2000-03-30 | 2004-02-03 | 株式会社東芝 | 半導体装置の製造方法 |
| US6303450B1 (en) * | 2000-11-21 | 2001-10-16 | International Business Machines Corporation | CMOS device structures and method of making same |
| US6495402B1 (en) | 2001-02-06 | 2002-12-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture |
| US7176109B2 (en) | 2001-03-23 | 2007-02-13 | Micron Technology, Inc. | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer |
| JP2002365812A (ja) * | 2001-06-05 | 2002-12-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6703271B2 (en) * | 2001-11-30 | 2004-03-09 | Taiwan Semiconductor Manufacturing Company | Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer |
| JP2004014856A (ja) * | 2002-06-07 | 2004-01-15 | Sharp Corp | 半導体基板の製造方法及び半導体装置の製造方法 |
| KR100438788B1 (ko) * | 2002-06-12 | 2004-07-05 | 삼성전자주식회사 | 반도체 장치 및 그의 제조방법 |
| US6872606B2 (en) * | 2003-04-03 | 2005-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with raised segment |
| WO2005045924A1 (en) * | 2003-10-31 | 2005-05-19 | Advanced Micro Devices, Inc. | An advanced technique for forming transistors having raised drain and source regions with different height |
| DE10351008B4 (de) * | 2003-10-31 | 2008-07-10 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe sowie ein Halbleiterbauelement |
| JP2005286341A (ja) * | 2004-03-30 | 2005-10-13 | Samsung Electronics Co Ltd | 低ノイズ及び高性能のｌｓｉ素子、レイアウト及びその製造方法 |
| US7053400B2 (en) * | 2004-05-05 | 2006-05-30 | Advanced Micro Devices, Inc. | Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility |
| JP5055697B2 (ja) * | 2005-01-06 | 2012-10-24 | ソニー株式会社 | 絶縁ゲート電界効果トランジスタ及びその動作方法 |
| JP4361880B2 (ja) | 2005-01-11 | 2009-11-11 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| JP4481181B2 (ja) | 2005-01-27 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4369379B2 (ja) | 2005-02-18 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| JP4867176B2 (ja) * | 2005-02-25 | 2012-02-01 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4274566B2 (ja) | 2005-04-25 | 2009-06-10 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US7553732B1 (en) * | 2005-06-13 | 2009-06-30 | Advanced Micro Devices, Inc. | Integration scheme for constrained SEG growth on poly during raised S/D processing |
| JP2008016523A (ja) * | 2006-07-04 | 2008-01-24 | Sony Corp | 半導体装置およびその製造方法 |
| JP5503833B2 (ja) * | 2006-08-23 | 2014-05-28 | ピーエスフォー ルクスコ エスエイアールエル | Ｍｏｓトランジスタ、半導体装置及びその製造方法 |
| US7998821B2 (en) * | 2006-10-05 | 2011-08-16 | United Microelectronics Corp. | Method of manufacturing complementary metal oxide semiconductor transistor |
| US8767514B2 (en) * | 2007-12-03 | 2014-07-01 | Kolo Technologies, Inc. | Telemetric sensing using micromachined ultrasonic transducer |
| US7994014B2 (en) * | 2008-10-10 | 2011-08-09 | Advanced Micro Devices, Inc. | Semiconductor devices having faceted silicide contacts, and related fabrication methods |
| KR101576529B1 (ko) | 2010-02-12 | 2015-12-11 | 삼성전자주식회사 | 습식 식각을 이용한 실리콘 파셋트를 갖는 반도체 장치 및 제조방법 |
| JP5956809B2 (ja) * | 2012-04-09 | 2016-07-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982768A (ja) * | 1982-11-02 | 1984-05-12 | Nec Corp | 半導体装置の製造方法 |
| JP2562840B2 (ja) * | 1988-08-01 | 1996-12-11 | 富士通株式会社 | 電界効果トランジスタ |
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| JPH0350771A (ja) * | 1989-07-18 | 1991-03-05 | Seiko Instr Inc | 半導体装置 |
| JPH0350742A (ja) * | 1989-07-18 | 1991-03-05 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH0671073B2 (ja) * | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| JPH0786579A (ja) * | 1993-09-14 | 1995-03-31 | Toshiba Corp | 半導体装置 |
-
1995
- 1995-08-30 JP JP7221739A patent/JP2964925B2/ja not_active Expired - Lifetime
- 1995-10-11 KR KR1019950034839A patent/KR100237279B1/ko not_active IP Right Cessation
- 1995-10-11 US US08/540,911 patent/US5962892A/en not_active Expired - Lifetime
-
1997
- 1997-07-10 US US08/890,826 patent/US5970351A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119417B2 (en) | 2003-09-25 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5970351A (en) | 1999-10-19 |
| US5962892A (en) | 1999-10-05 |
| JPH08167718A (ja) | 1996-06-25 |
| KR100237279B1 (ko) | 2000-01-15 |
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