JP3282143B2 - 単ゲート及び双ゲート電界効果トランジスタ及び作製方法 - Google Patents

単ゲート及び双ゲート電界効果トランジスタ及び作製方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、単ゲート及び双ゲ
ートの電界効果トランジスタ（ＦＥＴ）に関し、特に、
シリコン・オン・インサレータ（ＳＯＩ）基板上に形成
されたＦＥＴに関する。さらに、これらのＦＥＴを作製
する方法に関する。
【０００２】
【従来の技術】現在可能であるよりもさらに高集積密度
のメモリ、論理及び他の素子等の集積回路（ＩＣ）を作
製可能とするためには、電界効果トランジスタ（ＦＥ
Ｔ）の大きさをさらに縮小させる方法を見出さなければ
ならない。ＦＥＴは、これらのＩＣの多くにおいて重要
な構成要素である。
【０００３】ＦＥＴの大きさが縮小されると、汎用技術
によるチャネル短絡効果を制御することが益々困難とな
る。標準的な金属酸化物半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）を凌ぐ進歩が双ゲートＭＯＳＦＥＴで
あり、この場合、チャネルがトップ・ゲートとボトム・
ゲートとの間に制限される。この構造は、対称的ゲート
構造を有するが、汎用的構造と比較してチャネル長さを
約半分に縮小できる。
【０００４】以下の文献は、ＦＥＴに関し、それらのう
ち幾つかは特に双ゲートＦＥＴに関する。
【０００５】I. Yangらの文献「Back gated CMOS on SO
IAS for dynamic threshold voltage control」(1995 I
EDM Technical Digest, pp.877-880)においては、しき
い値電圧を制御するためにボトム・ゲートを使用するこ
とにより、集積回路の電力損失を管理することが提示さ
れている。この文献ではさらに、ボトム・ゲートを作製
するためにシリコン・オン・インサレータ(ＳＯＩ)の使
用が記述されている。この文献に記載された素子のボト
ム・ゲートは、自己配列型ではないため、接地板に対す
る副次的容量(parasitic capacitance)の点で大きな欠
点がある。
【０００６】T. Yoshimotoらの文献「Silicided Silico
n-sidewall source and drain (S4D) structure for hi
gh-performance 75-nm gate length pMOSFETs」(1995 S
ymposium on VLSI Technology Digest of Technical Pa
pers, pp. 11-12)においては、ソースとドレインを接触
させるためにシリサイド・アモルファス・シリコン側壁
を使用することが提示されている。後述の本発明ではこ
れを発展させ、アモルファス・シリコン側壁自体が、側
壁のエッチング後に側壁の外側の水平なシリコン領域を
エッチングするためのエッチ・マスクとして用いられ
る。これにより、ソースとドレインが、チャネルから離
れて横方向に拡がることが排除される。このことは、副
次的効果を格段に低減するという利点がある。さらに、
T. Yoshimotoらにより開示されたｐＭＯＳＦＥＴは、単
一ゲートを有するのみである。
【０００７】米国特許第5158898号及び同第5235189号で
は、薄膜トランジスタが開示されている。このような薄
膜トランジスタは、一般的に単結晶チャネルをもたな
い。開示された薄膜トランジスタは、薄膜ディスプレイ
等に適しているが、コンプリメンタリ金属酸化物半導体
(ＣＭＯＳ)の超高密度集積回路（ＶＬＳＩ）には適さな
い。これらの薄膜トランジスタは、本発明により提示さ
れた構造とは次の点で異なる。チャネル及びソース／ド
レイン領域が、誘電性の溝に一致してこれを覆うように
置かれるため、単結晶とすることができない。ドレイン
は別個に形成されず、後に側壁を形成するためにエッチ
ングされる。薄膜トランジスタは、ボトム・ゲートを有
するがトップ・ゲートはもたない。ボトム・ゲートは、
トップ・ゲート及びソース／ドレイン側壁をマスクとし
て用いて輪郭形成されない。さらに、ソースとドレイン
の接触は、（側面からではなく）上からであり、自己配
列型シリサイドを用いていない。
【０００８】米国特許第5188973号では、双ゲート構造
が開示されている。この構造のボトム・ゲートは、トッ
プ・ゲートに対して自己配列しないので、本発明に置き
換わることはできない。さらに、そのプロセス及び設計
思想は、後述する本発明とは大きく異なる。
【０００９】米国特許第5185535号では、ＣＭＯＳトラ
ンジスタのしきい値電圧を制御する手段が提示されてい
る。これは、別個に接触させられたウェルを用いて実現
される。しきい値電圧を制御できること以外、本発明と
の共通点はない。
【００１０】別の双ゲート・トランジスタが米国特許第
５１４０３９１号に開示されている。これは、側壁のソ
ース及びドレインをもたない。いくつかの相違点がある
が、このトランジスタのボトム・ゲートは、チャネル領
域を成長させる前にパターン化されるので、このゲート
はトップ・ゲートに対して配列しない。
【００１１】米国特許第5349228号では、別の双ゲート
・トランジスタが記載され特許請求されている。このト
ランジスタは、側壁のソースとドレインをもたない。ボ
トム・ゲートが酸化されなければならないという事実に
より、ボトム・ゲート材料の選択が制限される。ボトム
・ゲート酸化物はチャネルの前に形成されるので、ボト
ム酸化物のために、高品質成長したケイ素／二酸化ケイ
素界面の使用が妨げられる。
【００１２】よって、双ゲートＦＥＴを製造する方法
は、非常に複雑であるか又はパラメータ制御の点で大き
な欠点があるかのいずれかである。公知技術による構造
のいくつかは、ボトム・ゲートに対して過剰な副次的容
量を有する。対等の自己配列型双ゲート構造を有する構
造は、存在しない。特に、ＳＯＩ基板上に統合された自
己配列型双ゲート構造は知られていない。
【００１３】
【発明が解決しようとする課題】本発明の目的は、現在
のＩＣ製造技術と互換性のある単ゲート及び双ゲート電
界効果トランジスタを作製する方法を提供することであ
る。
【００１４】本発明の更なる目的は、ボトム・ゲートに
対する副次的容量が低く、ドレイン及びソース抵抗が低
い単ゲート及び双ゲート電界効果トランジスタを提供す
ることである。
【００１５】本発明の更なる目的は、製造ラインで使用
するに適した方法を提供することである。
【００１６】
【課題を解決するための手段】本発明は、電界効果トラ
ンジスタを作製する方法に関する。本発明の方法は、次
のステップを有する。 （ａ）チャネル層を形成するステップ （ｂ）前記チャネル層の上にトップ・ゲート絶縁層を形
成するステップ （ｃ）前記トップ・ゲート絶縁層の上にトップ・ゲート
を形成するステップ （ｄ）前記トップ・ゲートの上にゲート柱を形成するス
テップ （ｅ）前記トップ・ゲート及び前記ゲート柱に隣接して
絶縁側壁層を形成するステップ （ｆ）ドーパントの導入により前記チャネル層内に一体
的なドレイン及びソース領域を形成するステップ （ｇ）前記絶縁側壁層のそれぞれの側面にて該絶縁側壁
層に隣接して導電性アモルファス・シリコン側壁を形成
し、該アモルファス・シリコン側壁の１つは前記ドレイ
ン領域に接し、もう１つは前記ソース・コード領域に接
するようにするステップ （ｈ）前記トップ・ゲート、ゲート柱、絶縁側壁層、及
びアモルファス・シリコン側壁をマスクとして用いて前
記チャネル層をエッチングすることにより、前記マスク
の横方向の拡がりを前記チャネル層へと伝え、前記支持
構造に対して立ち上げられた一体的なドレイン及びソー
ス領域をチャネルに設けるステップ
【００１７】本方法及びその変形により、後述するよう
に、新規の発明性のある単ゲート及び双ゲート電界効果
トランジスタを作製することができる。
【００１８】本発明の方法の利点は、個々のＦＥＴの性
能及び制御性が向上することである。
【００１９】本発明の方法及び構造の別の利点は、ボト
ム・ゲートに対する副次的容量が非常に低いことであ
る。これは、トップ・ゲートがボトム・ゲートに対して
適切に配列されているからである。自己配列的手法が用
いられるので、高い複製性が確保される。副次的容量が
約１／２であり、汎用的非側壁ドレイン、非自己配列型
構造のそれより小さい。
【００２０】本発明により、コンパクトな単ゲート及び
双ゲート構造を作製することができる。これらの構造を
作成可能な密度は、汎用的（単ゲート）ＣＭＯＳに匹敵
し、共有接点をもつｐ−及びｎ−チャネル・トランジス
タの汎用的空間配置よりも近づけることができる。
【００２１】さらに、本素子は、プレーナ・シリコン・
チャネルにおける良好な伝送特性を示す。加えて、「立
ち上げられた」ソース／ドレイン型構造のため、ソース
及びドレインの抵抗が低減される。
【００２２】トップとボトムの双方のゲート層を外側か
ら独立して操作可能である、すなわち独立した配線層を
用いることができることも本構造の利点である。
【００２３】開始層（図３の層３１、３２、３３）が個
別化されていない。ボトム・ゲートは、チャネル層の形
成の前には構造化（パターン化）されない。このことは
非常に重要である。なぜなら、開始ウェハ（部分的に処
理されたウェハ）の在庫として蓄積できると共に、これ
らのウェハにおける高い完成度を実現することができる
からである。開始層形成の後には、汎用的シリコン集積
回路技術を拡張して用い、かつ汎用的材料を利用する。
【００２４】
【発明の実施の形態】以下で用いられる表現による支持
構造は、半導体基板や絶縁トップ層を具備する基板等
々、任意の種類の基板を含むことを意図する。これらの
支持構造は、別の半導体層及び他の種類の層を有しても
よい。他の半導体素子は、同じ支持構造へ一体化させて
もよい。「側壁」とは、半導体構造において基板の面に
対して傾斜している任意に種類の表面を意味する。特
に、基板の面に対して垂直な側壁が重要である。「立ち
上げられた」チャネルとは、例えば、下にある各層又は
支持構造に一体化されたチャネルに対して、下にある各
層又は支持構造よりも上に設けられたチャネルを意味す
る。
【００２５】明確にするために、以下の説明は、シリコ
ン集積回路技術を用いる本発明の特定の実施形態に関す
るものとする。より一般的な実施形態においては、本発
明の主要な特徴を維持しつつ他の材料に置換することが
できる。
【００２６】図１は、本発明による第１の双ゲートＦＥ
Ｔ１０の断面図である。ＦＥＴ１０を作製するために用
いられる４個のリソグラフィ用マスクの概略図を図２に
示す。
【００２７】ＦＥＴ１０は基板１１上に位置し、タング
ステン等から作製されるボトム・ゲート１３を基本的に
有しており、ボトム・ゲート１３はボトム・ゲート側壁
絶縁体１２により保護されている。ＳｉＯ2は、絶縁体
１２として非常に適している。ボトム・ゲート１３の上
に、薄いボトム・ゲート絶縁体１４が置かれる。本実施
例では、この絶縁体１４はＳｉＯ2からなる。半導体チ
ャネル領域１５並びに多量にドープされたソース領域２
０．１及びドレイン領域２０．２が、絶縁体１４の上に
位置する。トップ・ゲート２１とチャネル・ゲート１５
の間には、トップゲート絶縁体２２として薄い絶縁体が
設けられている。トップ・ゲート２１は、例えばタング
ステンからなる。トップ・ゲート２１の上には、ゲート
柱１９が形成される。このゲート柱１９は窒化シリコン
とすることができる。トップ・ゲート２１及びゲート柱
１９の側壁は、例えばＳｉＯ2からなるトップ・ゲート
側壁絶縁体１８．１及び１８．２により少なくとも部分
的に被覆される。ソース側壁及びドレイン側壁の延長部
１７．１及び１７．２は、上記トップゲート側壁絶縁体
１８．１及び１８．２に隣接して設けられ、ソース領域
２０．１及びドレイン領域２０．２の上に載せられる。
ソース側壁及びドレイン側壁の延長部１７．１及び１
７．２はアモルファス・シリコンから形成される。そし
て、ソース接点１６．１及びドレイン接点１６．２が形
成される。これらは、それぞれの側壁延長部１７．１及
び１７．２へ接触し、かつソース領域２０．１及びドレ
イン領域２０．２へ接触する。ソース接点１６．１及び
ドレイン接点１６．２としては、金属シリサイドが非常
に適している。
【００２８】ＦＥＴ１０の各層の通常の大きさを以下に
示す。本発明の実施例における個々の層の厚さ及び材料
が括弧内に特定されている。
【００２９】半導体チャネル１５：１nm〜５０nm(１０n
mのシリコン) ボトム・ゲート絶縁体１４：１nm〜１０nm(４nmのＳｉ
Ｏ2） ボトム・ゲート１３：５nm〜１００nm(２５nmのタング
ステン) ボトム・ゲート側壁絶縁体１２：５nm〜８０nm(２５nm
のＳｉＯ2) トップ・ゲート絶縁体２２：１nm〜１５nm(２．５nmの
ＳｉＯ2) トップ・ゲート２１：５nm〜１００nm(２５nmのタング
ステン) ゲート柱１９：数nm以上の厚さ(７５nmの窒化シリコン) トップ・ゲート側壁絶縁体１８．１、１８．２：５nm〜
５０nm(１５nmのＳｉＯ2) ソース／ドレイン側壁延長部１７．１、１７．２：１０
nm〜１００nm(４０nmのアモルファス・シリコン)
【００３０】図１から即座に見られることは、ＦＥＴの
構造の対称性が高く、トップ・ゲート２１が精確にボト
ム・ゲート１３に対して配列していることである。ボト
ム・ゲート側壁絶縁体１２を伴うボトム・ゲート１３の
横方向への拡がりは、ドレイン領域２０．１とソース領
域２０．２を伴うチャネル１５の横方向への拡がりとほ
ぼ同じである。
【００３１】図２は、ＦＥＴ１０を作製するために用い
られる４個のリソグラフィ用マスクＭ１〜Ｍ４の概略図
である。第１のマスクＭ１は、ボトム・ゲート１３を規
定するために用いられる。第２のマスクＭ２は、トップ
・ゲート２１の大きさと形状を規定する。第３のマスク
Ｍ３は、側壁領域１６．１、１６．２、１７．１、１
７．２、１８．１及び１８．２を規定するために用いら
れる。最後のマスクＭ４は、ソースとドレインの相互接
続（図１に図示せず）を規定するために用いられる。
【００３２】ここで、本発明による方法を図３乃至図１
０の一連の図により説明する。素子４７（第２の実施
例）は、第１の実施例とは僅かに異なることに留意され
たい。主な際立った特徴は、基板がハンドル・ウェハ３
４及び絶縁層３５を有することである。第２の実施例
は、本発明のＳＯＩ実施形態である。
【００３３】本発明による次の一連のステップにおいて
は、汎用的シリコン集積回路技術が用いられる。最初の
層のシーケンス３１、３２、３３、３５、及び３４を得
るためには、ボンディング技術を用いることができる。
第１に、エピタキシャル・シリコン層３１をシリコン・
ウェハ９上に成長させる。このエピタキシャル・シリコ
ン層３１はエッチ・ストップ層を具備してもよく、すな
わち図３に示すように、裂け目層８をエピタキシャル・
シリコン層３１と基板９との間に設けてもよい。その
後、シリコン層３１は、ボトム・ゲート酸化物３２を生
成するために酸化させられる。ボトム・ゲート酸化物３
２の厚さは、酸化の持続時間等の様々なパラメータに依
存する。次のステップにおいては、ボトム・ゲート層３
３が形成される。ボトム・ゲート層３３は、例えば蒸着
により形成することができる。ここで、この構造３１、
３２、３３は、図４に示すように、ハンドル・シリコン
・ウェハ３４を被覆する酸化物３５の上へ裏返して載せ
られ取り付けられる。
【００３４】上記のように、構造３１、３２、３３は、
例えば、ハンドル・シリコン・ウェハ３４の酸化物３５
へ結合することができる。その次に、層３１を含む元の
シリコン・ウェハ９をエッチングすることによりパター
ン化されない層シーケンス３１、３２、３３、３５、３
４による構造が残る。同様に、シリコン・ウェハ９は、
層８に沿って裂くことにより除くこともできる。エピタ
キシャル・シリコン層３１がエッチ・ストップ層を有す
る場合、このエピタキシャル・シリコン層３１は、エッ
チ・ストップ層の直前までエッチングされる。このよう
にパターン化されない層シーケンスを得るための様々な
方法があるので、図示はしていない。開始層（図３の層
３１、３２、３３を参照）は、個別化されない。ボトム
・ゲートは、チャネル層１５の形成前には構造化（パタ
ーン化）されない。このことは非常に重要である。なぜ
なら、開始ウェハ（部分的に処理されたウェハ）を在庫
として蓄積することができ、これらのウェハの高い完成
度を実現できるからである。
【００３５】図５は、次の一連のステップを示す図であ
る。層３１〜３３は、図２のマスクＭ１と類似のマスク
を用いて部分的にパターン化される。その後、二酸化シ
リコン側壁３６が形成され、チャネル層３１の最上部分
が酸化されることにより層３７が形成される。チャネル
層３１を酸化する替わりに、層３１の上に同様の酸化物
層３７を形成してもよい（図５参照）。ここで、酸化物
層３７の上にトップ・ゲート層３８が蒸着される。この
トップ・ゲート層３８は、下側の各層と重ねられること
に留意されたい。なぜなら、側壁３６により、短絡を生
じることなくトップ・ゲート層３８がボトム・ゲート層
３３の上を交差することができるからである。ここで、
マスクＭ２（図２参照）に類似のマスクが、ボトム・ゲ
ート酸化物３２をエッチ・ストップとして用いてトップ
・ゲート層３８、酸化物層３７、及びチャネル層３１を
部分的にパターン化するために用いられる。本発明のこ
の段階において、残りのチャネル領域は、２つのマスク
Ｍ１及びＭ２の重なりにより形成される。
【００３６】図６は、次のステップを示す。ここで、厚
い絶縁体３９が蒸着された後、図２のマスクＭ３と類似
のマスクを用いて異方的エッチング・ステップを行う。
このエッチング・ステップは、トップ・ゲート３８で止
まる。あるいは、ボトム・ゲート絶縁体３２の露出した
領域（図５参照）をエッチングした後、ボトム・ゲート
３３の露出した領域で止まる。次に、層３８がエッチン
グされ、トップ・ゲート絶縁体３７で止まり、ボトム・
ゲート３３の露出した領域がエッチングされてハンドル
絶縁体３５で止まる。ここで、露出したチャネル層３１
に対して適宜のソース／ドレイン・インプラントを注入
することにより、図６に示すようにソール領域４１．１
及びドレイン領域４１．２を形成する。ソース領域４
１．１及びドレイン領域４１．２は、チャネル３１と同
じ面内にあり、このチャネル３１と直接接触している。
なぜなら、これらは、ドーパントの導入によりチャネル
層内に形成されるからである。この段階で、ボトム・ゲ
ート３３の形状は、Ｍ２ではなくＭ１、Ｍ３により与え
られる。
【００３７】トップ・ゲート３８の最終的形状は、図２
に示すようにＭ３ではなくＭ２により規定される。
【００３８】以下に説明される次のステップは、図７に
示される。次のステップにおいて、二酸化シリコン層が
蒸着され、その層を異方的にエッチングすることによ
り、トップ・ゲート３８、ゲート柱３９、ボトム・ゲー
ト３３、ボトム・ゲート絶縁体３２、及びチャネル３１
に隣接する側壁４０を形成する。
【００３９】図８により次のステップを説明する。アモ
ルファス・シリコンの層を蒸着し、この層をエッチング
することにより側壁４５を形成する。後にゲート及びソ
ースとして機能する露出した水平チャネル領域４１．１
及び４１．２を除去するためにエッチングが続けられ
る。それにより、ボトム・ゲート酸化物３２の一部が露
出されるようになる。ここで、蒸着されたばかりのアモ
ルファス・シリコンが、適宜のドーピングによりイオン
注入される。ドーパントとして好適なのは、ホウ素、リ
ン及びヒ素等である。ここで、この構造を熱処理する
と、ドーパントがアモルファス・シリコン層全体に迅速
に再分散され、アモルファス・シリコンの結晶化により
高導電性の領域が形成され、ドーパントを移動させるこ
とによりソース／ドレイン領域４１．１、４１．２内へ
のドーピングが促進される。この時点で、残りのチャネ
ル領域（ソース領域及びドレイン領域を含む）がＭ１及
びＭ１（並びにＭ３と側壁４０、４５）により規定され
る。
【００４０】以下の段落で更なるステップを説明する。
これらのステップは図９に示される。本発明において
は、上述のように形成された構造（３１、４１．１、４
１．２、３７、３８、３９、４０、４５）が、エッチ・
マスクとして用いられることにより、ボトム・ゲート絶
縁体３２及びボトム・ゲート３３をエッチングする。エ
ッチングは、等方的エッチングへ変更されて、ボトム・
ゲート絶縁体３２の下を切取り、ボトム・ゲート３３に
凹部を形成する。それから、この凹部を充填するように
形状を整える絶縁体を蒸着する。そしてこの整形された
絶縁体を異方的エッチングによりエッチングすることに
より、ボトム・ゲート絶縁体３２の下であってボトム・
ゲート３３に接する凹部の飛び地に絶縁体４６を残す。
【００４１】図１０により、最後のステップを説明す
る。ここで、シリサイド側壁層４３が形成される。これ
は、例えば標準的な自己配列型シリサイド(ＳＡＬＩＣ
ＩＤＥ)プロセスを用いて、露出したシリコン４５をシ
リサイド化することにより可能である。このＳＡＬＩＣ
ＩＤＥプロセスは、金属層を蒸着して露出したシリコン
と反応させることによりシリサイドを形成するプロセス
である。その後、未反応金属がエッチングにより除か
れ、シリサイド化領域４３が残る。図１０に示すよう
に、これらのシリサイド化領域４３は、ソース／ドレイ
ン領域４１．１及び４１．２への電気的接続を行う。そ
の後、厚い整形用の金属層４４が蒸着されることによ
り、形成されたトランジスタに隣接する「溝」が充填さ
れて構造化される。この金属層４４は、例えば、マスク
Ｍ４を用いてエッチングすることができる。また、この
構造の上面を化学／機械研磨を用いて研磨することによ
りゲート柱３９から金属層４４を除去することもでき
る。金属層４４が、ソース４１．１及びドレイン４１．
２の短絡回路として作用しないことが重要である。
【００４２】図３乃至図１０に示したように、所与のシ
リサイド残骸４３．１が、上記プロセスの間にこの構造
の外側の側壁上に残される。これらの残骸４３．１は、
いかなる場合もソース及びドレインの接点領域の一部と
ならないので、全く問題を生じない。
【００４３】数個のＦＥＴが次々に形成される場合、こ
れらの素子は、ソース接点又はドレイン接点を互いに共
有することができる。図１０の余白に示す外側側壁は、
隣接するＦＥＴのゲートとして機能することができる。
【００４４】図１１は、本発明の別の実施形態を示す図
である。この図では、単ゲート電界効果トランジスタ５
０が示される。このＦＥＴ５０は、片側の支持構造５１
と、反対側のトップ・ゲート絶縁体５２及びトップ・ゲ
ート５３との間に挟まれた単結晶チャネル５５を有す
る。ソース領域５０．１及びドレイン領域５０．２は、
チャネル５５と一体的な一部である。これらは、適宜の
ドーパントの導入により前記チャネル５５内に形成され
る。導電性トップ・ゲート柱５９が、前記トップ・ゲー
ト５３の上に形成される。トップ・ゲート側壁絶縁体５
８．１及び５８．２は、前記トップ・ゲート柱５９及び
トップ・ゲート５３の側壁の少なくとも一部を覆う。ソ
ース側壁延長部５７．１及びドレイン側壁延長部５７．
２は、前記ソース領域５０．１及びドレイン領域５０．
２上であって上記トップ・ゲート側壁絶縁体５８．１及
び５８．２に隣接して置かれている。電界効果トランジ
スタ５０はさらに、シリサイド化部分５６．１、５６．
２を有してもよく、この部分は、ソース接点及びドレイ
ン接点として機能すると共に、前記ソースとドレインの
側壁延長部５７．１、５７．２並びにソース領域５０．
１及びドレイン領域５０．２の一部を覆う。これらのシ
リサイド化部分５６．１、５６．２を省くこともでき
る。他の実施例と同様に、前記トップ・ゲート５３の横
方向延長部、トップ・ゲート柱５９、トップ・ゲート側
壁絶縁体５８．１、５８．２、及びソースとドレインの
側壁延長部５７．１、５７．２が共に、前記チャネル５
５の横方向延長部並びにこのチャネル５５内に形成され
るソース領域５０．１及びドレイン領域５０．２をおよ
そ規定する。重要な点として、下側の層をエッチングす
るときに共にマスクとして機能するこれら全ての要素
が、チャネル５５に対して精確に配列していることに留
意すべきである。さらに、前記ソース領域５０．１及び
ドレイン領域５０．２を共に具備するチャネル５５が、
支持構造５１よりも立ち上げられていることにも留意す
べきである。このことは、副次的容量を著しく低減する
とととなるので非常に重要である。
【００４５】図１２は、本発明による別の電界効果トラ
ンジスタ６０を示す図である。このＦＥＴ６０は支持構
造６１を有し、その上に次の層が形成される。 ・ボトム・ゲート７３ ・ボトム・ゲート絶縁体６４ ・一体化されたソース領域６０．１及びドレイン領域６
０．２を具備するチャネル６５ ・トップ・ゲート絶縁体６２ ・トップ・ゲート６３ ・ゲート柱６９ ・トップ・ゲート側壁絶縁体６８．１、６８．２ ・ソース側壁延長部６７．１及びドレイン側壁延長部６
７．２ 図１２の電界効果トランジスタ６０はさらに、任意のシ
リサイド化部分６６．１及び６６．２を有する。ボトム
・ゲート７３は、トップ・ゲート６３に対して自己配列
される。
【００４６】本発明の上記の各実施形態は、さらに次の
ように変形することができる。 ・層２１、３８、５３又は６３をシリサイド化ポリシリ
コンとしてもよい。このシリサイド化ポリシリコンは、
シリサイド／アモルファス・シリコンに挟まれて蒸着さ
れ、ｎ-チャネル若しくはｐ-チャネルＦＥＴ用にｎ型若
しくはｐ型にそれぞれドーピングされる。このようにす
ると、例えば図１及び図３乃至図１０により説明したゲ
ートよりも低しきい値電圧を実現できる。
【００４７】・アモルファス・シリコン蒸着の前に二酸
化シリコン側壁１８．１、１８．２、４０、５８．１、
５８．２又は６８．１、６８．２をマスクとして用いて
チャネル層１５、３３、５５、又は６５をエッチングす
ることにより、層１７．１、１７．２、４５、５７．
１、５７．２又は６７．１、６７．２を形成することが
できる。これによる利点は、アモルファス・シリコンの
エッチング時間を短縮でき、多量にドーピングされたア
モルファス・シリコンをチャネル１５、３１、５５又は
６５へさらに近づけられることである。欠点としては、
アモルファス・シリコンと単結晶シリコンとの間の垂直
境界面を清浄にすることが困難となることである。
【００４８】・アモルファス・シリコン１７．１、１
７．２、４５、５７．１、５７．２又は６７．１、６
７．２を、そのままドーピングしてもよい。あるいは、
拡散ソースからドーピングしてもよい。
【００４９】・ドーピングされた領域２０．１、２１．
２、４１．１、４１．２、５０．１、５０．２又は６
０．１、６０．２を、アモルファス・シリコン層１７．
１、１７．２、４５、５７．１、５７．２又は６７．
１、６７．２からの拡散によりドーピングしてもよい。
【００５０】・シリサイド形成の後、ソース／ドレイン
相互接続４４を蒸着する前に、更なる二酸化ケイ素層
（図示せず）を蒸着してもよい。この更なる層をエッチ
ングして厚い絶縁体を残すことで、ボトム・ゲートをソ
ース／ドレイン相互接続金属４４から分離する。
【００５１】・ボトム・ゲート１３、３３又は７３を、
シリサイド形成後にエッチングしてもよい。 ・マスクＭ４を省いてもよく、金属層４４がフィールド
領域（素子領域の外側の窒化物３９により被覆される領
域）から除去されるまで研磨を続けてもよい。
【００５２】・整列したマスク（ゲートの上に開口を有
するＭ４）を用いることにより相互接続金属４４をゲー
トの上から除去してもよい。これは、図１に示すように
側壁の横方向延長部が整列誤差よりも大きいので可能で
ある。
【００５３】・（図１に示すように）相互接続層４４を
全く省いてもよい。それにより、シリサイド１６．１及
び１６．２が、ライン背面経路により直接的に接触でき
る。
【００５４】・マスクＭ４を省いてもよく、金属層４４
がフィールド領域（素子領域の外側の窒化物３９により
被覆される領域）から除去されるまで研磨を続けてもよ
い。これは、ソース接点及びドレイン接点の上に層４４
を残すことになり、ドーナッツを充填するので、ライン
背面経路による容易な接触が可能となる。
【００５５】・図５のボトム・ゲート７３も、図１０の
絶縁体４６と類似の絶縁体用の空間を設けるためにエッ
チングすることができる。 ・ＦＥＴ５０を支持構造５１から電気的に絶縁するため
にＦＥＴ５０を絶縁層の上に形成してもよい（図４には
示さず）。
【００５６】本発明のＦＥＴは、様々な種類の支持構造
上に形成することができる。通常の支持構造は、２つの
例に示したシリコン・オン・インサレータ（ＳＯＩ）基
板及び汎用的半導体基板である。
【００５７】本発明の重要な特徴は、側壁ソース／ドレ
インが、トップ・ゲート、ゲート柱及びトップ・ゲート
側壁絶縁体と共にマスク構造として機能することであ
る。このマスク構造は、一体的なソース／ドレイン領域
を具備するチャネルとして機能する層を少なくともエッ
チングするためのエッチ・マスクとして機能する（例え
ば、図１１参照）。このエッチ・マスクはさらに、ボト
ム・ゲート絶縁体及びボトム・ゲートをエッチングする
ためにも用いられる（例えば、図１参照）。すなわち、
チャネル１５の横方向延長部（図１０の３１）ソース／
ドレイン領域２０．１及び２０．２（図１０の４１．１
及び４１．２）、ボトム・ゲート絶縁体１４（図１０の
３２）及びボトム・ゲート１３（図１０の３３）が、こ
のマスク構造の横方向延長部により規定される。もう１
つの重要な特徴は、自己配列型シリサイドのソース接点
及びドレイン接点１６．１、１６．２（図９及び図１０
の４３）が、後続のステップにおいて形成されるという
ことである。これらのステップを実行する方法により、
ボトム・ゲート、ソース／ドレイン接点、ソース／ドレ
イン延長部、ソール領域及びドレイン領域が全て自動的
にトップ・ゲートに配列させられる（いわゆる、自己配
列型の）構造を作製することができる。
【００５８】さらに高度の自己配列は、平面化ステップ
を用いてソースとドレインの相互接続をゲート柱に対し
て配列させることにより実現することができる。
【００５９】本発明の双ゲートＦＥＴの変形は、ボトム
・ゲートがさらに厚い酸化物を有し、トップ・ゲートよ
りも制御しにくい場合の構造である。この構造はなお、
本発明により提示された対称構造のスケーリングの利点
のほとんどを維持する。変形素子におけるボトム・ゲー
トは、主としてしきい値電圧制御の目的で用いられるこ
とにより、アクティブ・モード又はスタンドバイ・モー
ドにあるときに速度又はスタンドバイ電流を管理する。
このような電力管理技術は、現在のコンピュータ環境に
おいて益々重要となりつつある。厚いボトム・ゲート酸
化物を具備する双ゲートＦＥＴは、上述した本発明の方
法のいずれかを用いて作製することができる。
【００６０】本発明は、単ＦＥＴ（ｎ-若しくはｐ-チャ
ネル）について説明された。コンプリメンタリ技術にお
いては、選択的なｐ-及びｎ−インプラントをマスキン
グするために少なくとも２つの更なるマスクが必要であ
る。本発明のプロセスは、任意の種類の離散的半導体素
子、及び超大規模集積回路素子（ＶＬＳＩ）及び超高大
規模集積回路素子（ＵＬＳＩ）等の集積回路素子を作製
するために利用できる。本発明の方法は、ランダム・ア
クセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯ
Ｍ）、消去可能プログラマブル読取り専用メモリ（ＥＰ
ＲＯＭ）、電気的消去可能プログラマブル読取り専用メ
モリ（ＥＥＰＲＯＭ）、及びプログラマブル論理アレイ
（ＰＬＡ）を作製するために好適である。
【００６１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００６２】（１）支持構造(５１)の上に電界効果トラ
ンジスタ(５０)を作製する方法において、(ａ)チャネル
層(５５)を形成するステップと、(ｂ)前記チャネル層
(５５)上にトップ・ゲート絶縁層(５２)を形成するステ
ップと、(ｃ)前記トップ・ゲート絶縁層(５２)上にトッ
プ・ゲート(５３)を形成するステップと、(ｄ)前記トッ
プ・ゲート(５３)上にゲート柱(５９)を形成するステッ
プと、(ｅ)前記トップ・ゲート(５３)及びゲート柱(５
９)に隣接して絶縁側壁層（５８．１、５８．２）を形
成するステップと、(ｆ)ドーパントの導入により前記チ
ャネル層(５５)内に一体的なドレイン領域(５０．２)と
ソース領域(５０．１)を形成するステップと、(ｇ)前記
絶縁側壁層(５８．１、５８．２)のそれぞれの側面に隣
接して導電性アモルファス・シリコン側壁(５７．１、
５７．２)を形成し、前記アモルファス・シリコン側壁
の一方(５７．１)が前記ドレイン領域(５０．２)へ接続
され、他方が前記ソース領域(５０．１)へ接続されるス
テップと、(ｈ)前記トップ・ゲート(５３)、ゲート柱
(５９)、絶縁側壁層(５８．１、５８．２)、及びアモル
ファスシリコン側壁(５７．１、５７．２)をマスクとし
て用いて前記チャネル層(５５)をエッチングすることに
より、前記マスクの横方向の延長部を前記チャネル層
(５５)へ転写し、前記支持構造(５１)に対して立ち上げ
られた一体的なドレイン領域(５０．２)とソース領域
(５０．１)をチャネル(５５)に設けるステップとを有す
る電界効果トランジスタの作製方法。 （２）前記支持構造が、半導体基板、又はマウンティン
グ構造、又はシリコン・オン・インサレータ(ＳＯＩ)基
板である上記（１）の方法。 （３）前記トップ・ゲート絶縁体層の一部が、ステップ
(ｆ)を行う前に前記チャネル層の上面の一部を露出する
ために除去される上記（１）の方法。 （４）ステップ(ｃ)及び(ｄ)が、トップ・ゲート層を形
成するサブステップと、前記トップ・ゲート層の上にゲ
ート柱層を形成するサブステップと、前記ゲート柱及び
トップ・ゲートを形成するために前記ゲート柱層及びト
ップ・ゲート層を構造化するサブステップとを有する上
記（１）の方法。 （５）ボトム・ゲート絶縁体層が前記チャネル層の下に
形成され、ボトム・ゲート層が前記ボトム・ゲート絶縁
体層の下に形成される上記（１）の方法。 （６）前記ボトム・ゲート絶縁体層及びボトム・ゲート
層が前記マスクを用いてエッチングされることにより、
前記マスクの横方向の延長部を前記ボトム・ゲート絶縁
体層及びボトム・ゲート層へ転写し、前記支持構造に対
して立ち上げられたボトム・ゲートを双ゲート電界効果
トランジスタに設ける上記（５）の方法。 （７）前記絶縁側壁層(４０)が、絶縁層の蒸着と、前記
絶縁層の異方的エッチングとにより形成される上記
（１）の方法。 （８）前記アモルファス・シリコン側壁が、アモルファ
ス・シリコンの層を蒸着することと、前記アモルファス
・シリコンの層をエッチングすることにより形成される
上記（１）の方法。 （９）前記アモルファス・シリコン側壁(５７．１、５
７．２)の露出された部分がシリサイド化されることに
より、前記ドレイン領域及びソース領域へ接続される導
電性シリサイド部を設ける上記（１）の方法。 （１０）前記シリサイド部上に金属層が蒸着される上記
（９）の方法。 （１１）一方の側の支持構造(５１)と他方の側のトップ
・ゲート絶縁体(５２)及びトップ・ゲート(５３)との間
に挟まれた単結晶チャネル(５５)と、ドーパントの導入
により前記チャネル(５５)内に形成されるソース領域及
びドレイン領域(５０．２、５０．１)と、前記トップ・
ゲート(５３)上の導電性トップ・ゲート柱(５９)と、前
記トップ・ゲート柱(５９)及びトップ・ゲート(５３)の
側壁の少なくとも一部を被覆するトップ・ゲート側壁絶
縁体(５８．１、５８．２)と、前記ソース領域及びドレ
イン領域(５０．２、５０．１)上に位置しかつ前記トッ
プ・ゲート側壁絶縁体(５８．１、５８．２)に隣接する
ソース側壁延長部及びドレイン側壁延長部(５７．１、
５７．２)と、前記ソース側壁延長部及びドレイン側壁
延長部(５７．１、５７．２)の一部並びにソース領域及
びドレイン領域(５０．２、５０．１)を被覆するシリサ
イド化されたソース接点及びドレイン接点(５６．１、
５６．２)とを有し、前記トップ・ゲート(５３)の横方
向延長部、トップ・ゲート柱(５９)、トップ・ゲート側
壁絶縁体(５８．１、５８．２)、及びソース側壁延長部
及びドレイン側壁延長部(５７．１、５７．２)が共に、
前記チャネル(５５)並びに該チャネル(５５)内に形成さ
れるソース領域及びドレイン領域(５０．２、５０．１)
の横方向延長部をほぼ規定し、前記チャネル(５５)並び
に該チャネル(５５)内に形成されるソース領域及びドレ
イン領域(５０．２、５０．１)が共に、前記支持構造
(５１)に対して立ち上げられている電界効果トランジス
タ。 （１２）前記支持構造が、半導体基板、又はマウンティ
ング構造、又はシリコン・オン・インサレータ(ＳＯＩ)
基板である上記（１１）の電界効果トランジスタ。 （１３）前記チャネルの下に形成されるボトム・ゲート
絶縁体層、及び前記ボトム・ゲート絶縁体層の下に形成
されるボトム・ゲートを有する上記（１１）の電界効果
トランジスタ。 （１４）前記ボトム・ゲート絶縁体及び前記ボトム・ゲ
ートもまた、前記支持構造に対して立ち上げられてお
り、前記ボトム・ゲート絶縁体及び前記ボトム・ゲート
の横方向延長部が、前記チャネル並びにソース領域及び
ドレイン領域の１つと同じである上記（１３）の電界効
果トランジスタ。 （１５）前記アモルファス・シリコン側壁の露出した部
分がシリサイド化されることにより、前記ドレイン領域
及びソース領域へ接続される導電性シリサイド部を設け
る上記（１１）の電界効果トランジスタ。 （１６）前記シリサイド部上に蒸着される金属層を有す
る上記（１５）の電界効果トランジスタ。 （１７）ｐ-チャネル又はｎ-チャネルのいずれかを有す
る上記（１１）の電界効果トランジスタ。 （１８）上記（１１）による電界効果トランジスタを有
する、超大規模集積回路(ＶＬＳＩ)素子、超高大規模集
積回路(ＵＬＳＩ)素子、ランダム・アクセス・メモリ
(ＲＡＭ)、読取り専用メモリ(ＲＯＭ)、消去可能プログ
ラマブル読取り専用メモリ(ＥＰＲＯＭ)、電気的消去可
能プログラマブル読取り専用メモリ(ＥＥＰＲＯＭ)、又
はプログラマブル論理アレイ(ＰＬＡ)等の半導体素子。
【図面の簡単な説明】
【図１】本発明による第１の自己配列型双ゲート電界効
果トランジスタの概略断面図である。
【図２】図１に示す自己配列型双ゲート電界効果トラン
ジスタを作製するために用いられるマスクの概略図であ
る。
【図３】本発明による自己配列型双ゲート電界効果トラ
ンジスタを作製する方法ステップの概略図である。
【図４】本発明による自己配列型双ゲート電界効果トラ
ンジスタを作製する方法ステップの概略図である。
【図５】本発明による自己配列型双ゲート電界効果トラ
ンジスタを作製する方法ステップの概略図である。
【図６】本発明による自己配列型双ゲート電界効果トラ
ンジスタを作製する方法ステップの概略図である。
【図７】本発明による自己配列型双ゲート電界効果トラ
ンジスタを作製する方法ステップの概略図である。
【図８】本発明による自己配列型双ゲート電界効果トラ
ンジスタを作製する方法ステップの概略図である。
【図９】本発明による自己配列型双ゲート電界効果トラ
ンジスタを作製する方法ステップの概略図である。
【図１０】本発明による自己配列型双ゲート電界効果ト
ランジスタを作製する方法ステップの概略図である。
【図１１】本発明による別の自己配列型単ゲート電界効
果トランジスタの概略断面図である。
【図１２】本発明による別の自己配列型双ゲート電界効
果トランジスタの概略断面図である。
【符号の説明】 １０ 電界効果トランジスタ（ＦＥＴ） １１ 基板 １２ ボトム・ゲート側壁絶縁体 １３ ボトム・ゲート １４ ボトム・ゲート絶縁体 １５ 半導体チャネル領域 １６．１ ソース接点 １６．２ ドレイン接点 １７．１、１７．２ ソース側壁及びドレイン側壁の延
長部 １８．１、１８．２ トップ・ゲート側壁絶縁体 １９ ゲート柱 ２０．１ ソース領域 ２０．２ ドレイン領域 ２１ トップ・ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホン−スム・フィリップ・ウォング アメリカ合衆国10514、ニューヨーク州、 チャッパキア、バレイ・ビュー・ロード 15 (56)参考文献 特開 昭52−141578（ＪＰ，Ａ) 特開 平７−183526（ＪＰ，Ａ) 特開 平８−241999（ＪＰ，Ａ) 特開 平８−162640（ＪＰ，Ａ) 特開 昭62−123772（ＪＰ，Ａ) 特開 平２−137373（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】支持構造の上に電界効果トランジスタを作
    製する方法において、 (ａ)チャネル層を形成するステップと、 (ｂ)前記チャネル層上にトップ・ゲート絶縁層を形成す
    るステップと、 (ｃ)前記トップ・ゲート絶縁層上にトップ・ゲートを形
    成するステップと、 (ｄ)前記トップ・ゲート上にゲート柱を形成するステッ
    プと、 (ｅ)前記トップ・ゲート及びゲート柱に隣接して絶縁側
    壁層を形成するステップと、 (ｆ)ドーパントの導入により前記チャネル層内に一体的
    なドレイン領域とソース領域を形成するステップと、 (ｇ)前記絶縁側壁層のそれぞれの側面に隣接して導電性
    アモルファス・シリコン側壁を形成し、前記アモルファ
    ス・シリコン側壁の一方が前記ドレイン領域へ接続さ
    れ、他方が前記ソース領域へ接続されるステップと、 (ｈ)前記トップ・ゲート、ゲート柱、絶縁側壁層、及び
    アモルファス・シリコン側壁をマスクとして用いて前記
    チャネル層をエッチングすることにより、前記マスクの
    横方向の延長部を前記チャネル層へ転写し、前記支持構
    造に対して立ち上げられた一体的なドレイン領域とソー
    ス領域をチャネルに設けるステップとを有する電界効果
    トランジスタの作製方法。
  2. 【請求項２】前記支持構造が、半導体基板、又はマウン
    ティング構造、又はシリコン・オン・インサレータ(Ｓ
    ＯＩ)基板である請求項１の方法。
  3. 【請求項３】前記トップ・ゲート絶縁体層の一部が、ス
    テップ(ｆ)を行う前に前記チャネル層の上面の一部を露
    出するために除去される請求項１の方法。
  4. 【請求項４】ステップ(ｃ)及び(ｄ)が、 トップ・ゲート層を形成するサブステップと、 前記トップ・ゲート層の上にゲート柱層を形成するサブ
    ステップと、 前記ゲート柱及びトップ・ゲートを形成するために前記
    ゲート柱層及びトップ・ゲート層を構造化するサブステ
    ップとを有する請求項１の方法。
  5. 【請求項５】ボトム・ゲート絶縁体層が前記チャネル層
    の下に形成され、ボトム・ゲート層が前記ボトム・ゲー
    ト絶縁体層の下に形成される請求項１の方法。
  6. 【請求項６】前記ボトム・ゲート絶縁体層及びボトム・
    ゲート層が前記マスクを用いてエッチングされることに
    より、前記マスクの横方向の延長部を前記ボトム・ゲー
    ト絶縁体層及びボトム・ゲート層へ転写し、前記支持構
    造に対して立ち上げられたボトム・ゲートを双ゲート電
    界効果トランジスタに設ける請求項５の方法。
  7. 【請求項７】前記絶縁側壁層が、絶縁層の蒸着と、前記
    絶縁層の異方的エッチングとにより形成される請求項１
    の方法。
  8. 【請求項８】前記アモルファス・シリコン側壁が、アモ
    ルファス・シリコンの層を蒸着することと、前記アモル
    ファス・シリコンの層をエッチングすることにより形成
    される請求項１の方法。
  9. 【請求項９】前記アモルファス・シリコン側壁の露出さ
    れた部分がシリサイド化されることにより、前記ドレイ
    ン領域及びソース領域へ接続される導電性シリサイド部
    を設ける請求項１の方法。
  10. 【請求項１０】前記シリサイド部上に金属層が蒸着され
    る請求項９の方法。
  11. 【請求項１１】一方の側の支持構造と他方の側のトップ
    ・ゲート絶縁体及びトップ・ゲートとの間に挟まれた単
    結晶チャネルと、 ドーパントの導入により前記チャネル内に形成されるソ
    ース領域及びドレイン領域と、 前記トップ・ゲート上の導電性トップ・ゲート柱と、 前記トップ・ゲート柱及びトップ・ゲートの側壁の少な
    くとも一部を被覆するトップ・ゲート側壁絶縁体と、 前記ソース領域及びドレイン領域上に位置しかつ前記ト
    ップ・ゲート側壁絶縁体に隣接するソース側壁延長部及
    びドレイン側壁延長部と、前記ソース側壁延長部の一部及び前記ソース領域の一部
    を被覆するシリサイド化されたソース接点と、前記ドレ
    イン側壁延長部の一部及び前記ドレイン領域の一部を被
    覆するシリサイド化されたドレイン接点とを有し、 前記トップ・ゲートの横方向延長部、トップ・ゲート
    柱、トップ・ゲート側壁絶縁体、及びソース側壁延長部
    及びドレイン側壁延長部が共に、前記チャネル並びに該
    チャネル内に形成されるソース領域及びドレイン領域の
    横方向延長部を規定し、 前記チャネル並びに該チャネル内に形成されるソース領
    域及びドレイン領域が共に、前記支持構造に対して立ち
    上げられている電界効果トランジスタ。
  12. 【請求項１２】前記支持構造が、半導体基板、又はマウ
    ンティング構造、又はシリコン・オン・インサレータ
    (ＳＯＩ)基板である請求項１１の電界効果トランジス
    タ。
  13. 【請求項１３】前記チャネルの下に形成されるボトム・
    ゲート絶縁体層、及び前記ボトム・ゲート絶縁体層の下
    に形成されるボトム・ゲートを有する請求項１１の電界
    効果トランジスタ。
  14. 【請求項１４】前記ボトム・ゲート絶縁体及び前記ボト
    ム・ゲートもまた、前記支持構造に対して立ち上げられ
    ており、前記ボトム・ゲート絶縁体及び前記ボトム・ゲ
    ートの横方向延長部が、前記チャネル並びにソース領域
    及びドレイン領域の１つと同じである請求項１３の電界
    効果トランジスタ。
  15. 【請求項１５】前記アモルファス・シリコン側壁の露出
    した部分がシリサイド化されることにより、前記ドレイ
    ン領域及びソース領域へ接続される導電性シリサイド部
    を設ける請求項１１の電界効果トランジスタ。
  16. 【請求項１６】前記シリサイド部上に蒸着される金属層
    を有する請求項１５の電界効果トランジスタ。
  17. 【請求項１７】ｐ-チャネル又はｎ-チャネルのいずれか
    を有する請求項１１の電界効果トランジスタ。
  18. 【請求項１８】（ａ）一方の側の支持構造と他方の側の
    トップ・ゲート絶縁体及びトップ・ゲートとの間に挟ま
    れた単結晶チャネルと、 ドーパントの導入により前記チャネル内に形成されるソ
    ース領域及びドレイン領域と、 前記トップ・ゲート上の導電性トップ・ゲート柱と、 前記トップ・ゲート柱及びトップ・ゲートの側壁の少な
    くとも一部を被覆するトップ・ゲート側壁絶縁体と、 前記ソース領域及びドレイン領域上に位置しかつ前記ト
    ップ・ゲート側壁絶縁体に隣接するソース側壁延長部及
    びドレイン側壁延長部と、 前記ソース側壁延長部及びドレイン側壁延長部の一部並
    びにソース領域及びドレイン領域の一部を被覆するシリ
    サイド化されたソース接点及びドレイン接点とを有し、 前記トップ・ゲートの横方向延長部、トップ・ゲート
    柱、トップ・ゲート側壁絶縁体、及びソース側壁延長部
    及びドレイン側壁延長部が共に、前記チャネル並びに該
    チャネル内に形成されるソース領域及びドレイン領域の
    横方向延長部を規定し、 前記チャネル並びに該チャネル内に形成されるソース領
    域及びドレイン領域が共に、前記支持構造に対して立ち
    上げられている電界効果トランジスタを有する、 （ｂ）超大規模集積回路(ＶＬＳＩ)素子、超高大規模集
    積回路(ＵＬＳＩ)素子、ランダム・アクセス・メモリ
    (ＲＡＭ)、読取り専用メモリ(ＲＯＭ)、消去可能プログ
    ラマブル読取り専用メモリ(ＥＰＲＯＭ)、電気的消去可
    能プログラマブル読取り専用メモリ(ＥＥＰＲＯＭ)、又
    はプログラマブル論理アレイ(ＰＬＡ)等の半導体素子。
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