KR100288667B1 - 측벽소스-드레인접촉부를가진단일및이중게이트전계효과트랜지스터및그제조방법 - Google Patents

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포만 제프리 엘
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Abstract

본 발명은 측벽 소스 접촉부 및 측벽 드레인 접촉부를 가지는 단일 및 이중 게이트 전계 효과 트랜지스터와 이러한 전계 효과 트랜지스터를 제조하는 방법에 관련된다. 본 발명의 전계 효과 트랜지스터의 채널은 아래쪽의 지지 구조물에 대해 융기되고 소스와 드레인은 이 채널과 일체적인 부분을 형성한다.

Description

측벽 소스-드레인 접촉부를 가진 단일 및 이중 게이트 전계 효과 트랜지스터 및 그 제조방법{METHOD FOR MAKING SINGLE AND DOUBLE GATE FIELD EFFECT TRANSISTORS WITH SIDEWALL SOURCE-DRAIN CONTACTS}
본 발명은 단일 및 이중 게이트 전계 효과 트랜지스터(field effect transistors;FETs)에 관한 것으로, 특히, 실리콘-온-절연체(silicon-on- insulator;SOI) 기판상에 형성된 FET 및 그의 제조방법에 관한 것이다.
메모리, 로직 및 다른 디바이스들과 같은 집적 회로(integrated circuits;ICs)를 현재 구현 가능한 것보다 더 높은 집적도로 제조할 수 있도록 하기 위해서는 전계 효과 트랜지스터의 크기를 더욱 감소시킬 수 있는 방법을 찾을 필요가 있다. FET는 다수의 이러한 IC들의 중요한 구성요소이다.
FET의 크기가 감소되면, 통상의 기법에 의해 쇼트-채널 효과(short-channel effect)를 제어하기가 점점 더 어려워진다. 표준의 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor;MOSFET)를 능가하는 발전의 산물은 채널이 상부 게이트와 하부 게이트 사이에 한정되는 이중 -게이트 MOSFET이다. 대칭 게이트 구조를 가지는 이 구조는 통상적인 구조와 비교할 때 채널 길이를 약 반으로 축소시킬 수 있다.
이하의 참조 문헌들은 FET에 관한 것이고, 그 중 몇몇은 특히 이중 -게이트 FET에 관한 것이다.
아이. 양(I. Yang) 등은 그들의 논문 "Back gated CMOS on SOIAS for dynamic threshold voltage control", 1995 IEDM Technical Digest, pp. 877-880에서 임계 전압(threshold voltage)을 제어하는데 하부 게이트를 사용하여 집적 회로의 전력 소모를 관리하는 것을 개시한다. 이 논문에는 또한실리콘-온-절연체(SOI)를 사용하여 하부 게이트를 제조하는 것이 개시되어 있다. 이 논문에 개시된 소자들의 하부 게이트는 자기 정렬형(self-aligned)이 아니므로, 접지 플레이트에 대한 기생 용량(parasitic capacitance)에 있어서 큰 불이익을 초래한다.
티. 요시모토(T. Yoshimoto) 등은 그들의 논문 "Silicided Silicon-sidewall source and drain (S4D) structure for high-performance 75㎚ gate length pMOSFETs", 1995 Symposium on VLSI Technology Digest of Technical Papers, pp.11-12에서 소스와 드레인을 접촉시키기 위한 규화된 비정질 실리콘 측벽(silicided amorphous silicon sidewall)의 사용을 개시한다. 이후 설명되는 바와 같이 본 발명은 더 나아가, 비정질 실리콘 측벽 자체가 완전히 에칭된 후 측벽 외측의 수평 실리콘 영역을 완전히 에칭하기 위한 에치 마스크(etch mask)로 사용됨으로써 채널로부터 소스와 드레인의 수평 연장부를 제거한다. 이것은 기생 효과가 극히 감소되는 장점을 갖는다. 더욱이, 티. 요시모토 등에 의해 개시된 pMOSFET는 단일 게이트만을 가짐에 유의하자.
미국 특허 제 5,158,898 호 및 제 5,235,189 호에는 박막 트랜지스터(thin film transistor)가 개시되어 있다. 이러한 박막 트랜지스터는 일반적으로 단결정 채널(single crystal channel)을 갖지 않는다. 개시된 박막 트랜지스터는 박막 디스플레이 등에는 적합하지만, 상보형 금속 산화물 반도체(CMOS) 초대규모 집적 회로 소자(VLSI)에는 적합하지 않다. 이러한 박막 트랜지스터는 이후 설명되는 특징에 의해 본 명세서에 개시 및 청구된 구조와 다르다. 즉, 채널 및 소스/드레인 영역은 유전체 그루브(dielectric grooves) 위에 부합적(conformally)으로 침착되므로, 단결정이 될 수 없다. 드레인은 별도로 형성되지 않고 후에 측벽을 형성하도록 에치 백(etch back)된다. 박막 트랜지스터는 하부 게이트를 갖지만 상부 게이트는 갖지 않는다. 하부 게이트는 상부 게이트 및 소스/드레인을 마스크로 사용하여 형성되지 않는다. 더욱이, 소스 및 드레인 접촉부는 (측면으로부터가 아니라) 상부로부터 이루어지며, 자기 정렬된 규화물을 사용하지 않는다.
미국 특허 제 5,188,973 호에는 이중 -게이트 구조가 개시된다. 이 구조의 하부 게이트는 상부 게이트에 자기 정렬되지 않으므로, 본 발명의 대안으로서 사용될 수 없다. 더욱이, 처리 및 설계 철학은 이하 제공되는 것과는 매우 다르다.
미국 특허 제 5,185,535 호에는 CMOS 트랜지스터의 임계 전압을 제어하는 수단이 개시된다. 이것은 개별적으로 접촉되는 웰(well)에 의해 달성된다. 임계 전압을 제어할 수 있는 기능을 제외하면, 그 밖에 본 발명과 공통적인 것은 전혀 없다.
미국 특허 제 5,140,391 호에는 다른 이중 -게이트 트랜지스터가 개시된다. 이 트랜지스터는 측벽 소스 및 드레인을 갖지 않는다. 단지 몇 가지 차이점에 대해 언급하면, 이 트랜지스터의 하부 게이트는 채널 영역이 성장되기 전에 패터닝되며, 이 게이트는 상부 게이트에 대해 정렬되지 않는다.
미국 특허 제 5,349,228 호에는 다른 이중 -게이트 트랜지스터가 개시 및 청구된다. 이 트랜지스터는 측벽 소스 및 드레인을 갖지 않는다. 하부 게이트가 산화되어야 한다는 사실은 하부 게이트 재료의 선택을 제한한다. 하부 게이트 산화물은 채널이 형성되기 전에 형성되고 이는 하부 산화물에 고품질의 성장된 실리콘/실리콘-이산화물 인터페이스를 사용하는 것을 불가능하게 한다.
지금까지, 이중-게이트 FET를 제조하는 방법은 매우 복잡하거나 파라미터 제어 측면에서 심각한 단점을 가지고 있었다. 공지된 구조 중 몇몇은 하부 게이트에 대한 과도한 기생 용량을 갖는다. 비견할 만한 자기 정렬된 이중 게이트 구조를 갖는 공지된 구조는 없다. 특히, SOI 기판상에 집적된 자기 정렬된 이중 게이트 구조는 전혀 알려져 있지 않다.
본 발명의 목적은 기존의 IC 제조 기법과 호환 가능한, 단일-게이트 및 이중 -게이트 전계 효과 트랜지스터 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 하부 게이트에 대한 낮은 기생 용량과 감소된 드레인 및 소스 저항을 갖는, 단일-게이트 및 이중 -게이트 전계 효과 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 제조 라인에서 사용하기에 적합한 방법을 제공하는 것이다.
도 1은 본 발명에 의한 제 1의 자기 정렬된 이중 게이트 전계 효과 트랜지스터의 개략적인 단면도,
도 2는 도 1에 도시된 자기 정렬된 이중 게이트 전계 효과 트랜지스터를 제조하는데 사용될 수 있는 마스크의 개략적인 도면,
도 3a-3h는 본 발명에 의한 자기 정렬된 이중 게이트 전계 효과 트랜지스터를 제조하는 방법 단계의 개략적인 도면,
도 4는 본 발명에 의한 또 다른 자기 정렬된 이중 게이트 전계 효과 트랜지스터의 개략적인 단면도,
도 5는 본 발명에 의한 또 다른 자기 정렬된 이중 게이트 전계 효과 트랜지스터의 개략적인 단면도.
본 발명은 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다. 본 발명의 방법은
⒜ 채널층을 형성하는 단계와,
⒝ 상기 채널층상에 상부 게이트 절연층을 형성하는 단계와,
⒞ 상기 상부 게이트 절연층상에 상부 게이트를 형성하는 단계와,
⒟ 상기 상부 게이트상에 게이트 필러(gate pillar)를 형성하는 단계와,
⒠ 상기 상부 게이트 및 게이트 필러에 인접하는 절연 측벽층을 형성하는 단계와,
⒡ 도펀트(dopant)를 도입함으로써 상기 채널층내에 일체적인 드레인 영역 및 소스 영역을 형성하는 단계와,
⒢ 상기 절연 측벽층들의 양 측벽상에 그에 인접하여 전도성 비정질 실리콘 측벽들을 형성하는 단계―상기 비정질 실리콘 측벽들중 하나는 상기 드레인 영역에 접속되고 다른 하나는 상기 소스 영역에 접속됨―와,
⒣ 상기 상부 게이트, 게이트 필러, 절연 측벽층들, 비정질 실리콘 측벽들을 마스크로서 사용하여 상기 채널층을 에칭함으로써 상기 마스크의 측면 연장부를 상기 채널층 내로 전사시켜 채널에 상기 지지 구조물에 대해 융기된 일체적인 드레인 영역 및 소스 영역을 제공하는 단계
를 포함한다.
본 방법과 그의 변경에 의해 이하 설명되는 바와 같이 신규하고 창의적인 단일 및 이중 게이트 전계 효과 트랜지스터의 제조가 가능해진다.
본 발명의 장점은 각 FET의 성능과 제어성이 향상된다는 것이다.
상부 게이트가 하부 게이트에 대하여 적절히 정렬되기 때문에 하부 게이트에 대한 기생 용량이 매우 낮다는 것은 본 발명에 따른 방법과 구조물의 또 다른 장점이다. 자기 정렬 접근법이 사용되므로 높은 재생산성이 보장된다. 기생 용량은 통상의 측벽 드레인(sidewall drain)을 갖지 않는, 비자기 정렬형 구조물(non-self-aligned structure)의 약 1/2 이하이다.
본 발명은 조밀한 단일 게이트 및 이중 게이트 구조물을 제조할 수 있게 한다. 생산가능한 구조물의 밀도는 통상의(단일 게이트) CMOS에 필적할 만하고, 공유 접촉부(shared contact)를 갖는 p- 및 n-채널 트랜지스터의 통상의 간격보다 더 가깝게 할 수 있다.
더구나 본 발명에 따른 디바이스는 평면형 실리콘 채널에서 우수한 전달 특성을 보여준다. 또한, 소스와 드레인의 저항은 "융기된(raised)" 소스/드레인 유형 구조로 인하여 감소된다.
상부 및 하부 게이트 층이 모두 외부에서 독립적으로 액세스 가능하므로, 독립적인 와이어링 층(independent wiring layer)이 사용 가능하다는 것은 본 발명에 따른 구조물의 또 다른 장점이다.
초기의 층들(starting layers)(도 3의 층(31, 32, 33) 참조)은 개별화되어 있지 않다. 하부 게이트는 채널층의 제조 이전에 구성(패터닝)되지 않는다. 이것은 초기 웨이퍼(starting wafers)(부분적으로 처리된 웨이퍼)의 재고 축적과 이들 웨이퍼에 대한 높은 완성도의 획득을 허용하므로 매우 중요하다. 초기 층 제조 공정 후에는 통상적인 실리콘 집적회로 기술이 확장 이용되며, 통상의 재료 세트가이용된다.
이하에서 사용되는 지지 구조물(support structure)이라는 표현은 반도체 기판, 절연 상부층(insulating top layer), 등을 포함하는 임의 종류의 기판을 커버하는 것으로 해석된다. 이러한 지지 구조물은 상이한 반도체 층과 다른 종류의 층을 포함할 수 있다. 다른 반도체 디바이스도 동일한 지지 구조물로 통합될 수 있다. "측벽(sidewall)"이라 하는 경우 기판 면에 대하여 경사진 모든 유형의 반도체 구조물 표면을 의미한다. 특히 중요한 것은 상기한 기판 면에 수직인 측벽이다. 예를 들어 "융기된" 채널의 경우, 하부의 층 또는 지지 구조물내에 집적되는 채널에 반대되는 것으로서 지지 구조물에 대해 융기된 채널을 의미한다.
명확히 하기 위해, 이하의 설명은 실리콘 집적회로 기술을 이용한 본 발명의 특정한 구현에 대해 기술된다. 보다 일반적인 구현에 있어서는 본 발명의 중요한 특징을 계속 유지하면서 다른 재료로 대체할 수 있다.
본 발명에 따른 첫 번째 이중 게이트 FET(10)의 단면도가 도 1에 도시되어 있다. FET(10)의 제조에 쓰이는 네 개의 리소그래픽 마스크(lithographic mask)의 개략도가 도 2에 도시되어 있다.
FET(10)는 기판(11)상에 위치되며, 예컨대, 텅스텐으로 제조되고 하부 게이트 측벽 절연체(12)에 의해 보호되는 하부 게이트(13)를 기본적으로 포함하고 있다. SiO2는 절연체(12)로서 매우 적합하다. 하부 게이트(13)의 상부에는 얇은 하부 게이트 절연체(14)가 위치된다. 본 실시예에서 이 절연체는 SiO2로 구성되어 있다. 반도체 채널 영역(15) 및 고농도로 도핑된 소스와 드레인 영역(20.1, 20.2)이 절연체(14)의 상부에 형성된다. 상부 게이트(21)와 채널 영역(15) 사이에는 상부 게이트 절연체라 불리는 또 다른 얇은 절연체(22)가 위치된다. 상부 게이트(21)는 예를 들면 텅스텐으로 구성될 수 있다. 상부 게이트(21)의 상부에 게이트 필러(19)가 형성된다. 이 게이트 필러(19)는 실리콘 질화물(silicon nitride)로 구성될 수 있다. 상부 게이트(21) 및 게이트 필러(19)의 측벽은 예를 들면 SiO2로 구성된 상부 게이트 측벽 절연체(18.1, 18.2)에 의하여 적어도 부분적으로 커버된다. 소스와 드레인 측벽 연장부(17.1, 17.2)는 상기 상부 게이트 측벽 절연체(18.1, 18.2)와 인접하여 침착되고, 소스와 드레인 영역(20.1, 20.2)에 의해 지탱된다. 소스와 드레인 측벽 연장부(17.1, 17.2)는 비정질 실리콘으로 만들어진다. 그리고 나서 소스와 드레인 접촉부(16.1, 16.2)가 형성된다. 이들은 각각 측벽 연장부(17.1, 17.2)와, 소스 및 드레인 영역(20.1, 20.2)과 접촉하게 된다. 금속 규화물(metal silicide)은 소스와 드레인 접촉부(16.1, 16.2)에 매우 적합하다.
FET(10) 층들의 전형적인 치수가 아래에 주어져 있다. 본 실시예에 따른 각 층의 재료 및 두께는 괄호 안에 명기되어 있다.
반도체 채널(15) : 1㎚ 내지 50㎚ (10㎚ 실리콘)
하부 게이트 절연체(14) : 1㎚ 내지 10㎚ (4㎚ SiO2)
하부 게이트(13) : 5㎚ 내지 100㎚ (25㎚ 텅스텐)
하부 게이트 측벽 절연체(12) : 5㎚ 내지 80㎚ (25㎚ SiO2)
상부 게이트 절연체(22) : 1㎚ 내지 15㎚ (2.5㎚ SiO2)
상부 게이트(21) : 5㎚ 내지 100㎚ (25㎚ 텅스텐)
게이트 필러(19) : 수 ㎚ 이상 (75㎚ 실리콘 질화물)
상부 게이트 측벽 절연체(18.1, 18.2) : 5㎚ 내지 50㎚ (15㎚ SiO2)
소스/드레인 측벽 연장부(17.1, 17.2) : 10㎚ 내지 100㎚(40㎚ 비정질 실리콘)
FET의 구조가 매우 대칭적이고, 상부 게이트(21)가 하부 게이트(13)에 대해 정확하게 정렬되어 있음을 도 1로부터 명확히 알 수 있다. 하부 게이트 측벽 절연체(12)와 하부 게이트(13)의 측면 연장부는 드레인 영역(20.1) 및 소스 영역(20.2)과 채널(15)의 측면 연장부와 대략 동일하다.
FET(10)의 제조에 쓰이는 네 개의 리소그래픽 마스크(M1-M4)의 개략도가 도 2에 도시되어 있다. 첫 번째 마스크(M1)는 하부 게이트(13)를 규정하는데 사용한다. 두 번째 마스크(M2)는 상부 게이트(21)의 사이즈와 모양을 규정한다. 세 번째 마스크(M3)는 측벽 영역(16.1, 16.2, 17.1, 17.2, 18.1, 18.2)을 규정하는데 이용한다. 마지막 마스크(M4)는 소스와 드레인 상호접속부(interconnects)를 규정하는데 사용될 수 있다(도 1에 도시되지 않음).
본 발명에 따른 방법이 도 3a 내지 도 3h의 시퀀스와 관련하여 설명된다. 디바이스(47)(제 2 실시예)는 제 1 실시예와 약간 다르다는 것을 유의하여야 한다. 주된 차이점은 핸들 웨이퍼(handle wafer)(34)와 절연층(35)을 포함하는 기판이다.제 2 실시예는 본 발명의 SOI 구현이다.
본 발명에 따른 이하의 계속되는 단계에서, 통상적인 실리콘 집적 회로 기술이 사용된다. 초기 층 시퀀스(31, 32, 33, 35, 34)를 얻기 위하여 접합 기법(bonding technique)을 사용할 수 있다. 먼저, 실리콘 웨이퍼(9)상에 에피택셜 실리콘 층을 성장시킨다. 도 3a에 도시된 바와 같이, 이 에피택셜 실리콘 층(31)은 에치 스톱 층(etch stop layer)을 포함하거나 또는 클리비지 층(cleavage layer)(8)이 에피택셜 실리콘 층(31)과 기판(9) 사이에 제공될 수 있다. 그리고 나서, 실리콘 층(31)은 산화되어 하부 게이트 산화물(32)을 생성한다. 하부 게이트 산화물(32)의 두께는 예를 들면 산화 지속 시간(duration of oxidization)과 같은 다양한 파라미터에 의해 결정된다. 다음 단계에서는 하부 게이트 층(33)을 형성한다. 하부 게이트 층(33)은 예를 들면 침착(deposition)에 의하여 형성할 수 있다. 이제 이 구조물(31, 32, 33)을 뒤집어서, 도 3b에 도시된 바와 같이 산화물(35)에 의해 덮여 있는 핸들 실리콘 웨이퍼(34)에 부착한다.
위에 언급한 바와 같이, 예를 들면 구조물(31, 32, 33)을 핸들 실리콘 웨이퍼(34)의 산화물(35)에 접합할 수 있다. 이어서, 층(31)을 포함하는 원래의 실리콘 웨이퍼(9)를 에칭 백(etch back)하여 위에 패터닝되지 않은 층 시퀀스(unpatterned layer sequence)(31, 32, 33, 35, 34)를 남긴다. 마찬가지로, 실리콘 웨이퍼(9)는 층(8)을 따라 절단함으로써 제거할 수 있다. 만약 에피택셜 실리콘 층(31)이 에치 스톱 층을 포함한다면, 이 에피택셜 실리콘 층(31)은 이 에치 스톱 층에 도달할 때까지 에칭된다. 이와 같은 패터닝되지 않은 층 시퀀스를얻는 방법에는 다른 여러 가지가 있으므로 설명은 생략한다. 초기층(도 3의 층(31, 32, 33))은 개별화되지 않았다. 하부 게이트는 채널층(15)의 제조 이전에는 구성(패터닝)되지 않는다. 이것은 초기 웨이퍼(부분적으로 처리된 웨이퍼)의 재고 축적 및 이들 웨이퍼에 대한 높은 완성도의 획득을 허용하므로 매우 중요하다.
도 3c에는 다음 단계가 설명되어 있다. 층(31-33)은 부분적으로 도 2의 마스크(M1)와 유사한 마스크를 사용하여 부분적으로 패터닝된다. 그 뒤에, 실리콘 이산화물 측벽(36)을 형성하고 채널층(31)의 최상부를 산화시켜 층(37)을 형성한다. 채널층(31)을 산화시키는 대신, 층(31)의 상부에 산화물층(37)을 마찬가지로 형성할 수도 있다(도 3c에 도시). 이제 산화물 층(37)의 상부에 상부 게이트 층(38)을 침착시킨다. 측벽(36)에 의해 상부 게이트(38)가 단락(short circuit) 되지 않고 하부 게이트(33)와 교차하도록 허용되므로, 상부 게이트 층(38)이 아래에 있는 층과 오버랩될 수 있음을 유의하여야 한다. 하부 게이트 산화물(32)을 에치 스톱으로 사용하여 상부 게이트(38), 산화물 층(37) 및 채널층(31)을 부분적으로 패터닝하는데 마스크(M2)(도 2에 도시)와 유사한 마스크가 사용된다. 본 방법의 이 단계에서는, 나머지 채널 영역이 두 개의 마스크(M1, M2)를 중첩시켜 형성된다.
다음 단계가 도 3d와 관련하여 설명된다. 두꺼운 절연체(39)를 침착시킨 후 도 2의 마스크(M3)와 유사한 마스크를 사용하여 이방성(anisotropically) 에치 단계를 수행한다. 이 에치 단계는 상부 게이트(38)의 위에서 정지되거나, 하부 게이트 절연체(32)(도 3c를 참조)의 노출 영역을 통해 에칭한 후 하부 게이트(33)의 노출 영역상에서 정지된다. 다음으로, 층(38)이 상부 게이트 절연체(37)의 상부 직전까지 에칭되고, 하부 게이트(33)의 노출 부분이 핸들 절연체(35)의 직전까지 에칭된다. 이제 도 3d에 도시된 소스와 드레인 영역(41.1, 41.2)을 형성하기 위하여 적절한 소스/드레인 주입에 의해 노출된 채널층(31)에 대해 주입할 수 있다. 소스와 드레인 영역(41.1, 41.2)은 도펀트의 주입에 의해 채널층 내에 형성되므로, 채널(31)과 동일한 평면상에서 채널(31)과 직접 접촉하게 된다. 이 단계에서는, 하부 게이트(33)의 모양은 M1-M3(M2는 제외)에 의하여 얻어진다. 도 2에 도시된 바와 같이, 상부 게이트(38)의 최종적인 모양은 M3이 아닌 M2에 의하여 규정된다.
다음에 설명되는 단계는 도 3e에 의하여 뒷받침된다. 다음 단계로서, 실리콘 이산화물 층을 침착시키고 이방성 에칭 백하여 상부 게이트(38), 게이트 필러(39), 하부 게이트(33), 하부 게이트 절연체(32) 및 채널(31)에 인접한 측벽(40)을 형성한다.
도 3f를 참조해서 다음 단계가 설명된다. 비정질 실리콘 층이 침착되고 에치 백되어 측벽(45)이 형성된다. 에칭이 계속되어, 후에 게이트와 소스의 역할을 하는 노출된 수평 채널 영역(41.1, 41.2)이 제거되어 하부 게이트 산화물(32)의 일부가 노출되게 된다. 방금 전에 침착된 비정질 실리콘은 이제 적절한 도핑 농도로 이온 주입된다. 예를 들면 보론(boron), 인(phosphorous), 비소(arsenic)가 매우 적합한 도펀트이다. 이제 이 구조물을 어닐링하여 비정질 실리콘 층을 통해 도펀트를 신속히 재분포시키고, 비정질 실리콘을 결정화하여 높은 전도성을 가지는 영역을 형성하며, 도펀트를 내부로 구동(drive in)하여 소스와 드레인 영역(41.1, 41.2)내의 도핑을 증대시킨다. 나머지 채널 영역(소스와 드레인 영역을 포함함)은 M1, M2, (M3+측벽(40, 45))에 의하여 규정된다.
이하에 다음 단계들이 설명된다. 이 단계들은 도 3g에 도시되어 있다. 본 발명에 의하면, 지금까지 형성된 구조물(31, 41.1, 41.2, 37, 38, 39, 40, 45)을 이제 에치 마스크로서 사용하여 하부 게이트 절연체(32)와 하부 게이트(33)를 완전히 에칭한다. 이러한 에치는 등방성 에치로 변경되어 하부 게이트 절연체(32)의 하부를 깎아내어 하부 게이트(33)에 리세스(recess)를 형성한다. 리세스를 채우기 위해 간극 절연체(conformal insulator)가 침착된다. 이러한 간극 절연체는 이방성 에치로 에칭 백되어, 하부 게이트 절연체(32) 아래의 리세스된 영역에 및 하부 게이트(33)에 인접하여 절연체(46)를 남긴다.
도 3h를 참조해 마지막 단계를 설명한다. 이제 규화물 측벽층(43)이 형성된다. 이는 예를 들면 표준의 자기 정렬된 규화(살리사이드(SALICIDE)) 공정을 사용하여 노출된 실리콘(45)을 규화시킴으로써 행해진다. 이 살리사이드 공정은 금속층을 침착시켜서 노출된 실리콘과 반응시켜서 규화물을 형성하는 공정이다. 그리고 나서, 반응하지 않은 금속 부분을 에치 제거하고 규화된 영역(43)을 남긴다. 도 3h에 도시된 바와 같이, 이 규화된 영역은 소스/드레인 영역(41.1, 41.2)과 전기적으로 접속된다. 그 후, 형성된 트랜지스터와 인접하는 '그루브'(grooves)를 메우기 위하여 두꺼운 간극 금속층(44)을 침착시켜 조직할 수 있다. 이 금속층(44)은 예를 들면 마스크(M4)를 사용하여 에칭될 수 있다. 화학-기계적 연마(chemical-mechanical polish)를 사용함으로써 구조물의 상부면을 연마하여 게이트 필러(39)로부터 금속층(44)을 제거할 수 있다. 금속층(44)이 소스(41.1)와 드레인(41.2)에 대해 단락 회로로서 작용하지 않는 것이 중요하다.
도 3a-3h에 도시된 바와 같이, 이상의 공정 동안 일부 규화물 찌꺼기(43.1)가 구조물의 바깥쪽 측벽에 남게 된다. 이들 찌꺼기(43.1)는 어쨌든 소스와 드레인 접촉 영역의 일부이므로 아무런 문제도 일으키지 않는다.
서로 인접하여 수개의 FET가 형성되는 경우, 이 디바이스들은 소스 또는 드레인 접촉부를 공유할 수 있다. 도 3h의 여백에 도시된 바깥쪽 측벽은 인접하는 FET의 게이트로 사용될 수 있다.
본 발명의 또 다른 실시예가 도 4에 도시되어 있다. 이 도면에는 단일 게이트 전계 효과 트랜지스터(50)가 도시되어 있다. 이 트랜지스터는 한 쪽의 지지 구조물(51)과 반대쪽의 상부 게이트 절연체(52) 및 상부 게이트(53) 사이에 한정되는 단결정 채널(55)을 포함한다. 소스와 드레인 영역(50.1, 50.2)은 채널(55)과 일체적인 부분이다. 이들은 적절한 도펀트를 도입함으로써 상기 채널(55)내에 형성된다. 전도성 상부 게이트 필러(59)가 상기 상부 게이트(53)의 위에 형성된다. 상부 게이트 측벽 절연체(58.1, 58.2)는 상기 상부 게이트 필러(59)와 상부 게이트(53) 측벽의 적어도 일부를 덮는다. 소스와 드레인 측벽 연장부(57.1, 57.2)는 상기 소스 및 드레인 영역(50.1, 50.2) 상부에 위치되며, 상기 상부 게이트 측벽 절연체(58.1, 58.2)에 인접한다. 이러한 전계 효과 트랜지스터(50)는, 소스와 드레인 접촉부로 작용하고 상기 소스와 드레인 측벽 연장부(57.1, 57.2) 및소스와 드레인 영역(50.1, 50.2)을 덮는 규화된 부분(56.1, 56.2)을 또한 포함한다. 이 규화된 부분(56.1, 56.2)은 생략될 수 있다. 다른 실시예에서처럼, 상기 상부 게이트(53), 상부 게이트 필러(59), 상부 게이트 측벽 절연체(58.1, 58.2) 및 소스와 드레인 측벽 연장부(57.1, 57.2)는 상기 채널(55)내에 형성되는 상기 채널(55) 및 소스와 드레인 영역(50.1, 50.2)의 측면 연장부를 함께 대략 규정한다. 하부 층을 에칭할 때 함께 마스크로서 작용하는 이들 모든 구성요소들은 채널(55)에 대하여 정확히 정렬되는 것에 유의하여야 한다. 또한, 상기 드레인 영역(50.1) 및 소스 영역(50.2)을 갖는 채널(55)은 함께 지지 구조물(51)에 대해 융기됨에 주목해야 한다. 이것은 기생 용량을 매우 감소시키므로 중요하다.
본 발명에 따른 또 다른 전계 효과 트랜지스터(60)가 도 5에 도시되어 있다. 이것은 상부에
·하부 게이트(73),
·하부 게이트 절연체(64),
·일체화된 소스와 드레인 영역(60.1, 60.2)을 갖는 채널(65),
·상부 게이트 절연체(62),
·상부 게이트(63),
·게이트 필러(69),
·상부 게이트 측벽 절연체(68.1, 68.1) 및
·소스와 드레인 측벽 연장부(67.1, 67.2)
층들이 형성된 지지 구조물(61)을 포함한다.
도 5의 전계 효과 트랜지스터(60)는 선택사양적인 규화된 부분(66.1, 66.2)을 또한 포함한다. 하부 게이트(73)는 상부 게이트(63)에 대하여 자기 정렬되어 있다.
본 발명의 상기 실시예는 다음과 같이 더 변형될 수 있다.
·층(21, 38, 53, 63)은 규화된 폴리실리콘(silicided polysilicon)일 수 있다. 이 규화된 폴리실리콘은 규화물/비정질 실리콘 샌드위치로서 침착될 수 있는데, 각각 n-채널 또는 p-채널 FET에 대해 n-형 또는 p-형으로 도핑될 수 있다. 이것은 예를 들면 도 1 및 3a-3h와 관련하여 설명된 게이트보다도 낮은 임계 전압을 제공하게 된다.
·채널층(15, 33, 55, 65)은 층(17.1, 17.2, 45, 57.1, 57.2, 67.1, 67.2)을 형성하는 비정질 실리콘 층 침착 이전에 실리콘 이산화물 측벽(18.1, 18.2, 40, 58.1, 58.2, 68.1, 68.2)을 마스크로 사용하여 에칭될 수 있다. 이것은 비정질 실리콘에 대한 짧은 에칭 시간 및 채널(15, 31, 55 또는 65)에 대한 고농도로 도핑된 비정질 실리콘의 더욱 높은 근접성이라는 장점을 갖는다. 비정질과 단결정 실리콘간의 수직 계면을 세정하는 것이 더 어려울 수도 있다는 단점이 있다.
·비정질 실리콘(17.1, 17.2, 45, 57.1, 57.2, 67.1, 67.2)은 인시cb(in situ) 도핑되거나 확산 소스로부터 도핑될 수 있다.
·도핑된 영역(20.1, 20.2, 41.1, 41.2, 50.1, 50.2, 60.1, 60.2)은 비정질 실리콘 층(17.1, 17.2, 45, 57.1, 57.2, 67.1, 67.2)으로부터 확산에 의하여 도핑될 수 있다.
·추가의 실리콘 이산화물 층(도시되지 않음)은 규화물 형성 후 및 소스/드레인 상호접속부(44) 침착 전에 침착될 수 있다. 이 추가의 층은 에치 백되어 소스/드레인 상호접속 금속(44)으로부터 하부 게이트를 분리하는 더욱 두꺼운 절연체를 남길 수 있다.
·하부 게이트(13, 33, 73)는 규화물 형성 후 에칭될 수 있다.
·마스크(M4)는 생략될 수 있으며, 연마(polishing)는 필드 영역(디바이스 영역 바깥쪽에 질화물(39)에 의해 코팅된 영역)으로부터 금속 층(44)이 제거될 때까지 계속할 수 있다.
·상호접속 금속(44)은 정렬된 마스크(게이트 위에 개구를 갖는 M4)를 사용하여 게이트의 위로부터 제거될 수 있다. 이것은 도 1에 도시된 바와 같이 측벽의 측면 연장부가 정렬 허용 오차(align tolerance)보다 크기 때문에 가능하다.
·상호접속층(44)은 완전히 생략되어(도 1에 도시된 바와 같음), 규화물 접촉부(16.1, 16.2)가 백-엔드-오브-더-라인 비아(back-end-of-the-line vias)와 직접 접촉하게 할 수도 있다.
·마스크(M4)는 생략될 수 있으며, 연마는 필드 영역(디바이스 영역 바깥쪽에 질화물(39)에 의해 코팅된 영역)으로부터 금속 층(44)이 제거될 때까지 계속될 수 있다. 이것은 백-엔드-오브-더-라인 비아에 의한 용이한 접촉을 허용하도록 도넛 형상부를 채우는, 소스와 드레인 접촉부 위의 층(44)을 남기게 된다.
·도 5의 하부 게이트(73)는 도 3h의 절연체(46)와 유사한 절연체를 위한 공간을 제공하기 위하여 또한 에칭 백 될 수 있다.
·FET(50)는 지지 구조물(51)로부터 전기적으로 절연되도록 절연층(도 4에 도시되지 않음)상에 형성될 수 있다.
본 발명의 FET는 다양한 종류의 지지 구조물상에 제조될 수 있다. 전형적인 지지 구조물로는, 두 가지를 예로 든다면, 실리콘-온-절연체(SOI) 기판과 통상의 반도체 기판이 있다.
측벽 소스/드레인이 상부 게이트, 게이트 필러 및 상부 게이트 측벽 절연체와 더불어 마스크 구조물로서 작용한다는 것이 본 발명의 중요한 특징이다. 이 마스크 구조물은 적어도, 후에 일체화된 소스/드레인 영역을 갖는 채널로 작용하는 층을 통해 에칭하기 위한 에치 마스크로서 작용한다(예로 도 4 참조). 이 에치 마스크는 또한 하부 게이트 절연체 및 하부 게이트를 통해 에칭하는데 사용될 수 있다(예컨대, 도 1 참조). 즉, 채널(15)(도 3h의 31)의 측면 연장부, 소스/드레인 영역(20.1, 20.2)(도 3h의 41.1, 41.2), 하부 게이트 절연체(14)(도 3h의 32) 및 하부 게이트(13)(도 3h의 33)가 이 마스크 구조물의 측면 연장부에 의해 규정된다. 자기 정렬된 규화물 소스와 드레인 접촉부(16.1, 16.2)(도 3g-3g의 43)가 연속하는 단계에 의하여 형성된다는 것은 또 다른 중요한 특징이다. 이 단계들이 진행되는 방식은 하부 게이트, 소스/드레인 접촉부, 소스/드레인 연장부, 소스 영역 및 드레인 영역이 상부 게이트에 대하여 모두 자동적으로 정렬된(자기 정렬된) 구조물을 만들 수 있게 한다.
평탄화(planarization) 단계에 의해 소스와 드레인 상호접속부를 게이트 필러에 대하여 정렬함으로써 더한층의 자기 정렬 단계를 달성할 수 있다.
본 발명의 이중 게이트 FET를 변형하여, 하부 게이트가 더 두꺼운 산화물층을 가져서 하부 게이트보다 작은 제어력을 가지는 구조물을 얻을 수 있다. 이 구조물은 본 명세서에 개시된 대칭 구조물의 대부분의 스케일링 장점들을 여전히 보유하고 있다. 변형된 디바이스의 하부 게이트는 동작 또는 대기 모드(standby mode)에서의 속도 또는 대기 전류를 관리하기 위한 임계 전압 제어의 목적으로 주로 이용된다. 이러한 전력 관리 기법은 오늘날 컴퓨터 환경에서는 더욱 더 중요해지고 있다. 보다 두꺼운 하부 게이트 산화물을 가지는 이중 게이트 FET는 앞서 설명된 본 발명의 방법 중 어느 것을 이용하여 제조될 수 있다.
본 발명은 단일 FET(n- 또는 p-채널)에 대하여 설명되었다. 상보형 기술에서는 선택적인 p-형 및 n-형 주입을 마스크 아웃(mask out)하기 위해서는 적어도 두 개의 추가적인 마스크가 필요하다. 본 발명의 공정은 예를 들면 초대규모 집적회로(VLSI) 및 극초대규모 집적회로(ULSI) 장치들과 같은 집적된 디바이스는 물론, 어떤 종류의 별개 반도체 디바이스를 제조하는 데도 사용될 수 있다. 본 발명의 방법은 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 소거 및 프로그램 가능한 판독 전용 메모리(EPROM), 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리(EEPROM) 및 프로그램 가능한 로직 어레이(PLA)를 제조하는 데에도 적당하다.
본 발명에 의하면, 기존의 IC 제조 기법과 호환 가능한, 단일-게이트 및 이중 -게이트 전계 효과 트랜지스터 제조 방법이 제공된다.
본 발명에 의하면, 하부 게이트에 대한 낮은 기생 용량과 감소된 드레인 및 소스 저항을 갖는, 단일-게이트 및 이중 -게이트 전계 효과 트랜지스터가 제공된다.
본 발명은 생산 라인에서 사용하기에 적합한 방법을 제공한다.

Claims (10)

  1. 지지 구조물(51)상에 전계 효과 트랜지스터(50)를 제조하는 방법에 있어서,
    ⒜ 채널층(55)을 형성하는 단계와,
    ⒝ 상기 채널층(55)상에 상부 게이트 절연층(52)을 형성하는 단계와,
    ⒞ 상기 상부 게이트 절연층(52)상에 상부 게이트(53)를 형성하는 단계와,
    ⒟ 상기 상부 게이트(53)상에 게이트 필러(gate pillar)(59)를 형성하는 단계와,
    ⒠ 상기 상부 게이트(53) 및 게이트 필러(59)에 인접하는 절연 측벽층들(58.1, 58.2)을 형성하는 단계와,
    ⒡ 도펀트의 주입에 의해 상기 채널층(55)내에 일체적인 드레인 영역(50.1) 및 소스 영역(50.2)을 형성하는 단계와,
    ⒢ 상기 절연 측벽층들(58.1, 58.2)의 양 측벽상에 그에 인접하여 전도성 비정질 실리콘 측벽들(57.1, 57.2)을 형성하는 단계―상기 비정질 실리콘 측벽들중 하나(57.1)는 상기 드레인 영역(50.1)에 접속되고 다른 하나는 상기 소스 영역(50.2)에 접속됨―와,
    ⒣ 상기 상부 게이트(53), 게이트 필러(59), 절연 측벽층들(58.1, 58.2), 비정질 실리콘 측벽들(57.1, 57.2)을 마스크로서 사용하여 상기 채널층(55)을 에칭함으로써 상기 마스크의 측면 연장부를 상기 채널층(55)내로 전사시켜 상기 채널(55)에 상기 지지 구조물(51)에 대해 융기된 일체적인 드레인 영역(50.1) 및 소스영역(50.2)을 제공하는 단계
    를 포함하는 전계 효과 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 지지 구조물은 반도체 기판, 탑재 구조물(mounting structure) 또는 실리콘-온-절연체(SOI) 기판인 전계 효과 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 단계 ⒡를 수행하기 전에, 상기 상부 게이트 절연층의 일부를 제거하여 상기 채널층의 상부 면의 일부를 노출시키는 전계 효과 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 단계 ⒞ 및 ⒟는
    상부 게이트층을 형성하는 단계와,
    상기 상부 게이트 층에 게이트 필러 층을 형성하는 단계와,
    상기 게이트 필러와 상부 게이트를 형성하기 위하여 상기 게이트 필러 층과 상부 게이트 층을 구성하는 단계를 포함하는
    전계 효과 트랜지스터 제조 방법.
  5. 제 1 항에 있어서,
    상기 채널층 밑에 하부 게이트 절연층이 형성되고 상기 하부 게이트 절연층 밑에 하부 게이트 층이 형성되는 전계 효과 트랜지스터 제조 방법.
  6. 제 5 항에 있어서,
    상기 마스크를 사용하여 상기 하부 게이트 절연층과 하부 게이트 층을 에칭함으로써 상기 마스크의 측면 연장부를 상기 하부 게이트 절연층 및 하부 게이트층 내로 전사시켜 이중 게이트 전계 효과 트랜지스터에 상기 지지 구조물에 대해 융기된 하부 게이트를 제공하는 전계 효과 트랜지스터 제조 방법.
  7. 제 1 항에 있어서,
    상기 절연 측벽층(40)들은,
    절연층을 침착시키는 단계와,
    상기 절연층을 이방성 에칭하는 단계에 의해 형성되는
    전계 효과 트랜지스터 제조 방법.
  8. 제 1 항에 있어서,
    상기 비정질 실리콘 측벽들은
    비정질 실리콘층을 침착시키는 단계와,
    상기 비정질 실리콘층을 에칭하는 단계에 의해 형성되는
    전계 효과 트랜지스터 제조 방법.
  9. 제 1 항에 있어서,
    상기 비정질 실리콘 측벽들(57.1, 57.2)의 노출 부분을 규화시켜 상기 드레인 영역과 소스 영역에 접속된 전도성 규화물 부분을 제공하는 전계 효과 트랜지스터 제조 방법.
  10. 제 9 항에 있어서,
    금속층이 상기 규화물 부분상에 형성되는 전계 효과 트랜지스터 제조 방법.
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