KR20050048675A - 전계 효과 트랜지스터 및 전계 효과 트랜지스터 제조 방법 - Google Patents

전계 효과 트랜지스터 및 전계 효과 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터 및 관련된 제조 방법에 관한 것이다. 사이에 공간을 갖는 소스 리세스(SV) 및 드레인 리세스(DV)가 반도체 기판(1)에 생성되고, 리세스 절연층(VI)가 소스 및 드레인 리세스(SV, DV)의 적어도 바닥 영역에 형성되고, 전기 전도 충진층(F)이 상기 소스 및 드레인 리세스(SV, DV)에 위치되어, 소스 및 드레인 영역(S, D)을 생성한다. 따라서, 게이트 유전체(3) 및 게이트층(4)와 함께, 감소된 접합 용량을 나타내는 전계 효과 트랜지스터가 제공된다.

Description

전계 효과 트랜지스터 및 전계 효과 트랜지스터 제조 방법{FIELD EFFECT TRANSISTOR WITH LOCAL SOURCE/DRAIN INSULATION AND ASSOCIATED METHOD OF PRODUCTION}
본 발명은 로컬 소스/드레인 절연부(local source/drain insulation)를 갖는 전계 효과 트랜지스터 및 관련된 제조 방법에 관한 것으로서, 특히, 소위 혼합 신호 회로(mixed-signal circuits)에서 이용될 수 있는, 100㎚ 이하 범위(sub-100㎚ range)에서의 구조를 갖는 전계 효과 트랜지스터에 관한 것이다.
전계 효과 트랜지스터의 전기적 속성은 다수의 파라미터에 의해 영향을 받으며, 특히 전계 효과 트랜지스터에 바람직하지 않은 기생 효과(parasitic effects)를 초래하는, 소위 접합 캐패시턴스에 의해 영향을 받는다. 그러한 접합 캐패시턴스는 반도체 기판에서의 소스 및 드레인 영역의 pn 접합에서 특히 발생되는데, 그 이유는, 공간 전하 또는 고갈 영역으로 인해, 비교적 높은 기생 캐패시턴스가 이러한 위치에서 발생되기 때문이다.
그러한 접합 캐패시턴스를 회피하거나 또는 감소시키기 위해, 소위 SOI(silicon on insulator) 기판이 통상적으로 이용되어 왔으며, 그로 인해 각각의 소스 및 드레인 영역의 적어도 하부 영역은 SOI 기판 또는 웨이퍼의 절연 영역에 의해 직접적으로 바운딩되었다. 그러나, SOI 기판에서의 그러한 반도체 회로에 대한 단점은, 크게 증가된 비용 및 소위 혼합 신호 회로에서의 관련된 단점이다. 완전히 고갈된 채널 영역이 짧은 채널 전계 효과 트랜지스터에서 때때로 바람직하지만, 긴 채널 영역을 갖는 전계 효과 트랜지스터는, 이들 영역이 충전되는 것을 방지하기 위해서, 및 특성 곡선의 가장 가능한 선형성을 실현하기 위해서, 접속 가능성(connection possibility)을 필요로 한다. 동일한 방법으로, 채널 영역에 대한 접속 가능성은, 예로써, 반도체 회로에서의 두 개의 동일한 트랜지스터의 동일한 작용이 가능하도록, 소위 트랜지스터의 정합 작용에 대해 또한 중요하다. 따라서, 특히 혼합 신호 회로의 경우, SOI 기판의 이용은 단지 부적절한 결과만을 제공한다. 더욱이, SOI 기판은 능동(active) 영역의 불량한 열 접속(thermal linking)만을 갖는다.
문서 JP 021 28 430 A는 전계 효과 트랜지스터를 제조하는 방법을 개시하고 있으며, 여기서, 로컬 소스/드레인 절연부를 생성하기 위해, 산소 주입이 수행되고, 그러한 산소 주입은 산소 이온이 반도체 기판에서의 소스 및 드레인 영역 아래에 직접 주입되고, 후속하여 매립된 2산화물층으로 변환되는 방법으로 수행된다. 그러나, 이 경우에는, 예를 들면, 주입 및 비주입 영역 사이의 급격하지 않은 측방향 전이 및 100㎚ 이하 범위에서의 구조를 갖는 전계 효과 트랜지스터에 대한 그러한 방법의 적용가능성의 부족과 같은, 이들 매립된 절연 영역의 비교적 부적절한 형성이라고 하는 단점이 있다.
개요
따라서, 본 발명은 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터 및 관련된 제조 방법을 제공함으로써, 특히 간단한 방법으로 접합 캐패시턴스를 감소시킬 수 있도록 하는 목적에 근거한 것이다.
본 발명에 따르면, 이러한 목적은 전계 효과 트랜지스터에 관한 특허 청구항 1의 특징에 의해서, 및 제조 방법에 관한 특허 청구항 10의 방법에 의해 달성된다.
특히, 적어도 바닥 영역에 함몰(depression) 절연층을 갖는 소스 함몰 및 드레인 함몰과, 소스 및 드레인 영역을 실현하고, 함몰 절연층의 표면에서의 함몰을 충진하기 위해 형성된 전기 전도 충진층을 이용함으로써, 혼합 신호 회로 및 100㎚ 미만의 피처 크기 둘다를 위해 간단하고 비용 효율적으로 실현될 수 있는, 감소된 접합 캐패시턴스를 갖는 전계 효과 트랜지스터를 얻는다.
함몰 바닥 절연층 이외에도, 함몰 절연층은 함몰 측벽 절연층을 가질 수 있으며, 이것은 게이트 유전체와 접촉되지 않으며, 따라서 더 감소된 접합 캐패시턴스, 및 채널 영역에 대한 얕거나 또는 정확하게 정의된 확장부 또는 접속 영역이 되도록 한다.
매우 정확하게 정의된 채널 접속 영역을 실현하기 위해, 소스 및 드레인 함몰은 사전결정된 깊이를 갖는 상부 영역에 사전결정된 폭을 가질 수 있다. 이러한 방식으로, 채널 영역에 대한 원하는 얕은 접속 영역이 매우 정확하게, 및 통상적으로 이용되는 매우 얕은 주입으로 실현될 수 있어, 결함의 확산 촉진(diffusion-promoting) 영향 및 불량한 재생성 또는 사전 비결정화(pre-amorphization)를 갖는 매우 짧은 RTP 어닐링 단계(신속한 열 처리) 및 결함 주입으로 인한 문제점들이 제거된다. 그러나, 함몰 측벽 절연층으로 인해, 이러한 영역에서 통상적으로 발생되는 높은 누설 전류 및 접합 캐패시턴스를 크게 감소시킬 수 있다.
소스 및 드레인 함몰에서의 침착 프로세스를 향상시키기 위해, 전기 전도 충진층은 시드층(seed layer)을 가질 수 있고, 그 결과로서, 매우 좁고 깊은 소스 및 드레인 함몰 또는 홀이, 충분히 잘 충진될 수 있다.
더욱이, 함몰 측벽 절연층은 게이트 유전체 아래 또는 채널 영역 아래의 영역으로 확장될 수 있다. 그로 인해, 짧은 채널 트랜지스터가 기판으로부터 절연되고, 동일 웨이퍼상의 긴 채널 트랜지스터가 기판에 대한 접속 가능성을 획득하게 된다. 따라서, 디지털 회로 및 혼합 신호 회로 둘다에 대해 최적의 장치가 생성된다. 이것은 SoC(system on chip) 통합에 대해 특히 바람직하다.
본 발명의 또다른 바람직한 개선점은 또다른 청구항들에서 특징화된다.
본 발명은 도면을 참조한 예시적인 실시예를 이용하여, 이하에 보다 상세히 기술된다.
도 1은 예시적인 제 1 실시예에 따라 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터의 간략화된 단면도를 도시한다.
도 2는 예시적인 제 2 실시예에 따라 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터의 간략화된 단면도를 도시한다.
도 3a 내지 3i는 예시적인 제 3 실시예에 따라 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터 제조시의 필수적인 방법 단계들을 나타내는 간략화된 단면도를 도시한다.
도 4는 예시적인 제 3 실시예에 따른 전계 효과 트랜지스터의 부분 확대 단면도를 도시한다.
도 5a 및 5b는 예시적인 제 4 실시예에 따라 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터 제조시의 필수적인 방법 단계들을 나타내는 간략화된 단면도를 도시한다.
도 1은 예시적인 제 1 실시예에 따라 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터의 간략화된 단면도를 도시하며, 이 경우, 바람직하게 실리콘 반도체 물질로 이루어지는 반도체 기판(1)에서, 얕은 트렌치 분리부(2)를 형성하기 위해 STI(shallow trench isolation) 방법에 의해 능동 영역이 형성된다. 얕은 트렌치 분리부(2)는, 예를 들면, 반도체 기판(1)에서 스트립 형태(strip form)로 구현될 수 있어, 사이에 위치된 스트립형 능동 영역을 초래하게 된다.
이 경우, 전계 효과 트랜지스터는 반도체 기판(1)의 표면에 형성된 게이트 스택 G를 가지며, 게이트 스택은 본질적으로, 예를 들면, 게이트 산화물층(3) 및 실제 게이트 또는 제어층(4)과 같은 게이트 유전체를 갖는다. 그 후, 게이트 스택 G의 측면에서, 소스 함몰 SV 및 드레인 함몰 DV가, 반도체 기판(1)에서 서로 이격되는 방식으로 형성되며, 게이트 유전체(3) 아래에 위치되는 영역은 채널 영역을 나타낸다. 이 경우, 형성된 함몰은 반도체 기판(1)에서 대응하는 깊이를 갖는 컷아웃(cutout), 홀, 트렌치 등일 수 있다.
도 1에 따르면, 함몰 절연층 VI가 소스 함몰 SV 및 드레인 함몰 DV의 바닥 영역에 각각 형성되며, 그 층은 반도체 기판(1)에 대한 로컬 소스 및 드레인 절연부를 나타내고, 따라서 각각의 소스 및 드레인 영역의 접합 캐패시턴스를 크게 감소시킨다. 산소 주입에 의해 형성된 종래의 함몰 절연층과는 반대로, 본 발명에 따른 로컬 소스 및 드레인 절연부는 좁게 범위가 정해진 형태로, 및 함몰에서 매우 정확하게 형성된다. 더욱이, 전계 효과 트랜지스터는 실제 소스 및 드레인 영역 S 및 D를 실현하기 위한 전기 전도 충진층 F를 가지며, 충진층 F는 함몰 절연층의 표면에 형성되어, 소스 및 드레인 함몰 SV 및 DV를 충진한다.
이것은 소스 및 드레인 영역 S 및 D에서 크게 감소된 접합 캐패시턴스를 갖고, 또한 소스 및 드레인 영역 사이에 위치된 채널 영역에 대한 접속 가능성을 가능하게 하는, 로컬 소스 및 드레인 절연부를 갖는 전계 효과 트랜지스터가 되도록 한다. 이러한 방식으로, 긴 채널 및 높은 선형성과, 또한, 현저한 정합 속성을 갖는 전계 효과 트랜지스터를, 특히 혼합 신호 회로에서 실현할 수 있다. 더욱이, 그러한 로컬 소스 및 드레인 절연부는, SOI 기판과 비교하여 크게 향상된, 반도체 기판(1)에 대한 채널 영역의 열 접속을 또한 초래한다. 특히, 100㎚ 이하 범위 또는 100㎚ 미만에서의 측방향 구조를 갖는 전계 효과 트랜지스터의 경우에, 더욱 향상된 전기 속성을 갖는 전계 효과 트랜지스터를, 비교적 간단한 방법으로 제조할 수 있다. 함몰 절연층 VI의 각각의 제조 유형 및 전계 효과 트랜지스터의 각각의 치수에 따라, 소스 및 드레인 함몰은 대략 50 내지 300㎚의 깊이를 가질 수 있다. 이 경우, 전계 효과 트랜지스터의 전기적 속성은, 특히 함몰 SV 및 DV의 수직 측벽인 경우에 매우 정확하게 설정될 수 있다.
예를 들면, 실리콘 2산화물이 게이트 유전체로서 이용되지만, 다른 유전체층이 또한 이용될 수 있다. 바람직하게, 비결정(amorphous) 실리콘 또는 폴리실리콘이 게이트층(4)으로서 이용되지만, 금속 게이트 또는 다른 물질이 또한 이용될 수 있다. 특히, 게이트 스택 G의 경우, 예를 들면, 비휘발성 메모리 소자(플래쉬 EPROM, E2PROM 등)의 분야로부터 알려져 있는 바와 같은 다른 층 구조를 실현할 수 있다.
도 2는 예시적인 제 2 실시예에 따라 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터의 간략화된 단면도를 도시하며, 동일한 참조 심볼은 도 1에서의 요소 또는 층과 동일하거나 대응하는 요소 또는 층을 나타내는 것이며, 이하에서 반복된 설명은 하지 않는다.
도 2에 따른 예시적인 실시예에서, 함몰 절연층 VI는 소스 및 드레인 함몰 SV 및 DV의 바닥 영역에 형성된 함몰 바닥 절연층 뿐만 아니라 함몰 측벽 절연층도 가지며, 함몰 측벽 절연층은 게이트 유전체(3)에 접촉되지 않으므로, 게이트 유전체(3) 아래에 위치된 채널 영역의 접속을 위한 정의된 채널 접속 영역 KA가 가능하게 한다. 이것은 매우 낮은 누설 전류 및 더 감소된 접합 캐패시턴스를 갖는 채널 접속 영역 KA를 초래한다. 얕은 주입, 사전 비결정화 또는 결함 주입 및 짧은 RTP 어닐링 단계(신속한 열 처리)에 의해 그러한 얕은 접속 영역을 형성하는데 통상적으로 이용되는 방법을 회피할 수 있다. 소스 및 드레인 함몰의 치수가 매우 정확하게 설정될 수 있다는 사실은, 함께 형성된 전계 효과 트랜지스터의 전기적 속성 또한 매우 정확하게 설정될 수 있어, 크게 감소된 접합 캐패시턴스를 갖는 반도체 구성 요소를 초래함을 의미한다.
폴리실리콘이 충진층 F로서 이용될 때, 확장 또는 접속 영역 KA는 과도 확산(outdiffusion)에 의해 실현될 수 있으며, 그로 인해 최대 그래디언트를 갖는 도펀트 프로파일을 생성하게 된다.
도 3a 내지 3i는 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터 제조시의 필수적인 방법 단계들을 나타내는 간략화된 단면도를 도시하며, 다시, 동일한 참조 심볼은 도 1 및 2에서의 층 또는 요소와 동일하거나 유사한 층 또는 요소를 나타내는 것이며, 이하에서 반복된 설명은 하지 않는다.
도 3a에 따르면, 우선 예비의 방법에서, 게이트층(4) 및 게이트 유전체(3)를 갖는 게이트 스택이 반도체 기판(1)상에 형성된다. 통상적으로 게이트 프로세스라고 지칭되는 그러한 방법의 경우, 우선 패드 산화물(도시되지 않음)이 반도체 기판(1)의 표면에 침착되며, 패드 질화물(도시되지 않음)이 패드 산화물의 표면에 후속하여 형성된다. 그 후, 얕은 트렌치 분리부(2)가, 종래의 STI(shallow trench isolation) 방법에 의해 반도체 기판(1)에 형성되고, 그 다음, 적어도 패드 질화물층이 다시 제거된다. 반도체 기판(1)에 웰(well) 및/또는 채널 도핑 영역을 형성하기 위해 하나 이상의 주입이 실행되며, 형성될 반도체 회로에 따라, 다수의 웰 구성을 실현할 수 있다. 그 후, 바람직하게 기판 표면 SO의 열 산화가 실행되어, 게이트 유전체(3)를 형성하고, 그 결과로서, 예를 들면, 고품질의 게이트 산화물이 형성된다. 예로써, 그 다음, 예를 들면, 100㎚의 두께를 갖는 폴리실리콘의 침착이 실행되어 게이트층(4)을 형성하고, 예로써, 대략 50㎚의 두께를 갖는 TEOS 절연층이 그 표면에 침착되어, 하드 마스크층(5)를 형성한다. 그 후, 적어도 게이트층(4)의 패터닝을 위해, 포토리소그래피 방법이 우선 하드 마스크층(5)에 적용되고, 후속하여 게이트층(4)이, 패터닝된 하드 마스크층(5)을 이용하여, 이방성 에칭 방법(RIE, 반응성 이온 에칭)에 의해 바람직하게 패터닝된다. 마지막으로, 또다른 열 산화 또는 산화물 침착이 수행되어, 게이트층(4)의 측벽에 게이트 측벽 절연층(6)을 형성하고, 그 결과로서, 대략 6㎚의 두께를 갖는 보호층이 얻어진다. 이 경우, 게이트 측벽 절연층(6)은 이후의 에칭 단계를 위한 에칭 정지층으로서 기능하며, 또한 비교적 민감한 게이트 유전체(3)에 대한 측방향 보호층으로서 기능한다.
도 3a에 도시된 단면도는 이러한 방식으로 얻어지며, 또한 반도체 기판(1)상에 게이트층(4) 및 게이트 유전체(3)를 갖는 게이트 스택을 형성 및 패터닝하는 대안적인 방법을 수행할 수 있다.
그 후, 소스 및 드레인 함몰이 반도체 기판(1)에서 게이트 스택에 형성된다.
도 3b에 따르면, 예로써, 반도체 기판(1)에서의 채널 접속 영역 KA와, 예를 들면, RIE(reactive ion etching)와 같은 이방성 에칭 방법에 의해, 또는 대안적으로 습식 화학 수단(wet-chemical means)에 의해 바람직하게 형성되는 d1=10 내지 50㎚의 깊이를 갖는 컷아웃을 실현하기 위해, 제 1 함몰 V1을 형성한다. 이 경우, 이러한 제 1 함몰 V1의 깊이는 확장부 또는 채널 접속 영역의 제조를 위한 최적화 파라미터로서 기능한다.
이 시점에서, 선택사양적으로, 적어도 채널 접속 영역 KA의 영역내에 및 바람직하게는 전체 영역 위에, 제 1의 얇은 반도체 보호층(도시되지 않음)을 형성함으로써, 반도체 표면(실리콘)을, 실리콘 반도체 물질에 대해 일반적으로 문제가 있는 후속 질화물 침착으로부터 보호할 수 있다. 따라서, 이러한 제 1 반도체 보호층은 바람직하게 실리콘 산화물층을 포함한다.
그 후, 도 3b에 따르면, 스페이서(7)가 게이트 스택에 형성되고, 게이트 스택은 본질적으로 게이트 유전체(3), 게이트층(4), 하드 마스크층(5) 및 게이트 측벽 절연층(6)(가능하게 제공됨)으로 이루어진다. 스페이서(7)는 이용가능한 표면상에서의 공형(conformal)의, 즉 균일하게 두꺼운, 실리콘 질화물 침착 및 후속하는 이방성 에칭백(etching-back)에 의해 바람직하게 형성되며, 침착을 위해, 예를 들면, LPCVD(low pressure chemical vapor deposition) 방법을 이용한다. 다시, 스페이서(7)의 두께는 또한 채널 접속 영역 KA에 대한 최적화 파라미터이며, 바람직하게 대략 10 내지 30㎚의 스페이서 두께는 특히 바람직한 접속 속성을 제공한다.
바람직하게, 제 1 함몰 V1은 게이트 스택 및 얕은 트렌치 분리부(2)를 마스크로서 이용하여 형성되므로, 본질적으로 제 1 함몰 V1에 대해 자체 정렬(self-aligning) 방법을 초래한다.
도 3c에 따르면, 그 다음, 게이트 스택에 형성된 스페이서(7) 및 얕은 트렌치 분리부(2)에 마스크로서 형성된 또다른 스페이서(7A)를 이용하여, 반도체 기판(1)에서의 제 1 함몰 V1내에 제 2 함몰 V2가 형성된다. 보다 정확하게, 대략 40 내지 250㎚의 깊이 d2를 갖는 제 2 함몰 V2가, 예를 들면, 실리콘 RIE 방법에 의해 형성되어, 기판 표면 SO로부터 측정된, 소스 및 드레인 함몰 SV 및 DV에 대한 총 깊이, 즉 d1 + d2 = 대략 50 내지 300㎚를 제공한다.
마지막으로, 소스 및 드레인 함몰 SV 및 DV의 적어도 바닥 영역에 함몰 절연층을 형성하기 위해, 먼저 절연 마스크층(8)이 형성된다. 이 경우, 노출된 반도체 물질 또는 실리콘은, 600 내지 900oC의 온도 범위내에서 NH3으로 바람직하게 질화된다. 그러나, 대안으로서, 절연 마스크층(8)을 실현하기 이해, 질화물 침착을 수행할 수도 있다. 구해진 실리콘 질화물 두께 또는 절연 마스크층(8)의 두께는, 예를 들면, 대략 1 내지 5㎚이다. 원칙적으로, 추가적인 얇은 산화물 버퍼층(도시되지 않음)이, 반도체 물질의 보호를 위해, 침착된 질화물의 아래에 다시 생성될 수 있다.
도 3d에 따르면, 후속 단계에서, 절연 마스크층(8)이 소스 및 드레인 함몰 SV 및 DV의 적어도 바닥 영역에서 제거되고, 바닥 영역을 언커버링(uncovering)하기 위해 바람직하게 이방성 에칭 방법 및 특히 RIE 질화물 에칭 방법이 수행된다. 절연 마스크층(8)의 전체 영역 침착시에, 이 경우는 수평 영역만이 언커버링된다.
그 후, 함몰 바닥 절연층(9)은 소스 및 드레인 함몰 SV 및 DV의 언커버링된 바닥 영역에 각각 형성되고, 언커버링된 반도체 물질상에서, 예를 들면, 열 산화가 수행된다. 이것은, 예로써, 소스 및 드레인 함몰의 바닥 영역에 20 내지 40㎚ 두께를 갖는 실리콘 산화물층의 형성을 초래한다.
열 산화에 대한 대안으로서, 소스 및 드레인 함몰 SV 및 DV의 바닥 영역에서만의 절연층의 선택적 침착을 위해, 소위 SELOX(selective oxide deposition process) 방법을 수행할 수도 있다. 따라서, 소스 및 드레인 함몰에 대한 깊이는, 함몰 바닥 절연층(9)에 대해 각각 선택된 제조 방법에 따라 선택된다. 특히, SELOX 방법의 또다른 기술적 상세 내용에 관해서는, N. Elbel 등에 의한 "A new STI-process based on selective oxide deposition"이란 제목의 Symposium on VLSI-Technology 1998의 문헌을 참조할 수 있다.
따라서, 절연 마스크층(8)은 수평 및 수직 영역이 개별적으로 산화되도록 할 뿐만 아니라, 채널 영역에서의 기계적 스트레스를 감소시킨다.
더욱이, 도 3e에 따르면, 선택사양적으로, 소스 및 드레인 함몰 SV 및 DV의 측벽에서 남아있는 절연 마스크층(8)을 제거하고, 함몰의 언커버링된 측벽 영역에 함몰 측벽 절연층(8A)을 형성할 수도 있다. 보다 정확하게, 측벽에서의 얇은 질화물층(8)을 제거하기 위해, 간단한 에칭 단계가 수행된 후, 대략 800oC의 온도에서의 열 산화 또는 습식 산화가 수행되어, 대략 5 내지 20㎚의 두께를 갖는 함몰 측벽 절연층(8A)을 제조한다. 함몰 바닥 절연층(9) 및 함몰 측벽 절연층(8A)은 바람직하게, 실리콘 2산화물층으로서 형성된다.
그 후, 적어도 부분적으로 절연된 소스 및 드레인 함몰 SV 및 DV가 충진층으로 충진되고, 폴리실리콘의 이후의 선택적 침착을 실현하기 위해, 바람직하게 우선 시드층(10)이 형성된다. 예로써, 얇은 도핑 또는 비도핑된 비결정 또는 다결정 반도체층이 침착되고, 비록 대안적인 물질이 시드층(10)으로서 이용될 수도 있지만, 실리콘 또는 SiGe가 바람직하게 이용된다. 그 후, 시드 보호층(11)을 형성하기 위해, 시드층(10)이 간단하게 산화 또는 질화되며, 마지막으로, 시드 마스크층(12)이 형성되고, 바람직하게 레지스트 침착이 전체 영역에 대해 수행된다. 도 3e에 도시된 측면도는 시드 마스크층(12)이, 예로써, 시드 보호층(11)을 정지층으로서 이용한 화학 기계적 연마 방법(CMP)에 의해 평탄화된 후에 얻어진다.
도 3f에 따르면, 시드 마스크층(12)이 차후에 소스 및 드레인 함몰 SV 및 DV내로 바로 리시딩(receding)되고, 예로써, 사전결정된 시간 이후에 레지스트 에칭이 수행된다. 그러한 리시딩 프로세스는, 게이트 스택의 높이가 통상적으로 매우 정확하게 알려져 있기 때문에, 비교적 정확하게 수행될 수 있다. 소스 및 드레인 함몰내로 바로 리시딩된 시드 마스크층(12)을 이용함으로써, 시드 보호층(11)이 부분적으로 제거, 즉 시드 마스크층(12)에 의해 커버된 영역을 제외하고는, 산화물 및/또는 질화물층이 제거된다. 리시딩되었던 시드 마스크층(12)이 차후에 제거되고, 바람직하게 레지스트 스트립핑이 수행된다.
도 3g에 따르면, 그 후, 소스 및 드레인 함몰 SV 및 DV에 남아있는 시드 보호층(11)을 마스크로서 이용하여, 시드층(10)이 부분적으로 제거되며, 예로써, 습식 화학 실리콘 에칭 방법이 수행된다. 마지막으로, 잔여의 시드 보호층(11)이 완전히 제거된다. 질화물 및/또는 산화물 에칭 방법이 다시 수행되어, 시드 보호층(11)을 제거한다.
그 후, 소스 및 드레인 함몰 SV 및 DV에 남아있는 비결정 또는 다결정 시드층(10)은 상기 층상의 반도체 물질의 선택적 침착 또는 성장을 허용하고, 산화물에 의해 커버되는 나머지 영역은 상기 성장층(13)없이 남아 있게 된다.
도 3h에 따르면, 채널 접속 영역 KA를 언커버링하기 위해, 우선 게이트 스택에서의 스페이서(7) 및 얕은 트렌치 분리부(2)에서의 스페이서(7A)가 제거된다. 바람직하게, 이것은 습식 화학 질화물 에칭에 의해 수행된다.
채널 접속 영역에서의 차후의 성장 프로세서 동안의 그레인(grain) 형성을 방지하기 위해, 예를 들면, 실리콘 2산화물 또는 실리콘 질화물로 제조된 매우 얇은 인터페이스층(도시되지 않음)을 선택사양적으로 형성할 수 있다. 후속하여, 성장층(13)이 기판 표면 SO 영역 바로 안으로의 시드층(10)상에 형성되고, 특히 도핑 또는 비도핑 비결정 또는 다결정 반도체 물질이 (실리콘 2산화물에 대하여) 대략 50 내지 400㎚의 두께까지 선택적으로 침착된다. 특히, 이 단계 동안에, 상이한 기판상에 비결정 또는 다결정 실리콘을 침착하기 위한 다양한 프로세스 조건이 이용된다. 따라서, 소위 "상승된(raised) 소스/드레인" 구조가 생성된다.
도 3i에 따르면, 후속하는 단계에서, 게이트 스택 또는 게이트 측벽 절연층(6)의 측벽에 주입 스페이서(14)가 형성된다. 바람직하게, 주입 스페이서(14)는 실리콘 질화물층을 다시 포함한다. 그 후, 하드 마스크층(5)은 산화물 에칭을 이용하여 제거될 수 있으며, 트렌치 분리부(2) 및 TEOS 하드 마스크층은 리시딩되며, 게이트 측벽 절연층(6)은 주입 스페이서(14)에 의해 보호된다. 마지막으로, 언커버링된 게이트층(4) 및 성장층(13)과, 적절하다면, 시드층(10)을 도핑하기 위해, 도펀트의 주입 I가 실행된다. 이러한 주입은 레지스트 마스크 기법에 의해 통상적으로 실행되며, 도펀트를 활성화하기 위해 열 어닐링을 더 수행할 수 있다.
그 후, 이들 강도핑된 폴리실리콘층으로부터의 과도 확산에 의해 소스 및 드레인의 접속이 실행되고, 도핑된 다결정 또는 비결정 반도체 물질은 그레인 경계를 따라 일정한 높은 확산으로 인해, 무한(infinite) 도펀트 소스와 같이 동작한다. 결과적으로, 매우 급격한 확산 플랭크(flank) 및 높은 도핑의 이점이 얻어진다. 소스 및 드레인 영역 S 및 D의 주입 I는 비결정 또는 다결정 반도체 물질내로 직접 발생되므로, 채널 접속 영역 KA의 불충분 확산(underdiffusion)은, 폴리실리콘 그레인 경계에서의 나중의 재결합으로 인해, 주입 결함에 의해 결정되지 않는다. 이러한 사실로 인해, 보다 우수한 프로세스 제어 및 보다 높은 도펀트 활성화를 달성하기 위해, 보다 큰 온도 예산(budgets)을 이용할 수 있다.
비도핑된 반도체 물질 또는 실리콘의 침착에 대한 대안으로서, 인시튜 도핑된(in situ-doped) 반도체 물질을 침착할 수도 있다. 이러한 목적을 위해, 웨이퍼는 마스크층으로 커버되고, 예를 들면, NFET 트랜지스터에 대한 영역이 그 다음 선택적으로 개방된다. 그 후, 도핑된 반도체 물질은 오직 이 영역에서만 침착된다. 프로세스는, PFET 트랜지스터에 상응하여 반복된다.
도 4는 전술한 예시적인 제 3 실시예에 따른 비도핑 또는 도핑된 반도체 물질을 이용할 때의 채널 접속 영역을 나타내는 간략화된 부분 단면도를 도시한다.
도 5a 및 5b는 예시적인 제 4 실시예에 따라 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터 제조시의 필수적인 방법 단계들의 간략화된 단면도를 도시하며, 동일한 참조 심볼은 도 1 내지 4에서의 요소 또는 층과 동일하거나 대응하는 요소 또는 층을 나타내는 것이며, 이하에서 반복된 설명은 하지 않는다.
본 발명의 제 4 실시예에 따르면, "완전 고갈된(fully depleted)" 채널 영역을 갖는, 소위 전계 효과 트랜지스터에 대한 설명이 주어진다. 이러한 유형의 전계 효과 트랜지스터는, 고속의 짧은 채널 트랜지스터를 실현할 때에 특히 바람직한데, 그 이유는, 결과적으로 크게 증가된 속도 및 클럭 주파수가 실현될 수 있기 때문이다.
이 경우, 도 5a 및 5b는 도 3d 및 3e에 따른 방법 단계들에 대응하며, 게이트 유전체(3) 아래의 영역내까지 확장되는 함몰 측벽 절연층(8A)이 형성되어, 완전 고갈된 채널 영역을 실현한다. 보다 정확하게, 20 내지 30㎚의 범위에 놓이는 함몰 측벽 절연층(8A)의 두꺼운 두께가, 예를 들면, 소스 및 드레인 함몰 SV 및 DV의 언커버링된 측벽의 산화에 의해 생성된다. 이러한 두꺼운 두께는 소위 본체(body) 또는 채널 영역의 핀치 오프(pinch-off)를 생성하므로, 채널 영역에 완전 고갈된 구조가 초래된다.
이러한 유형의 전계 효과 트랜지스터의 이점, 특히 상이한 채널 길이의 트랜지스터를 갖는 회로를 실현할 때의 이점은, 짧은 채널 길이를 갖는 트랜지스터는, SOI 반도체 회로로부터 또한 알려진 바와 같이, 그들의 관련된 전력 이점을 갖는 도 5b에 도시된 완전 고갈 구조를 갖고, 혼합 신호 회로에 대해 또한 이용가능한 것으로서 긴 채널 길이를 갖는 트랜지스터는 벌트 트랜지스터의 동작을 더 나타내며, 따라서, 관례적인 방법에서, 채널 영역에 포텐셜(potential)을 정의하기 위한 웰 접속을 갖는다고 하는 점이다. 따라서, 이러한 방식으로 의사(quasi) SOI 트랜지스터 및 소위 벌트 트랜지스터를, 자체 정렬 또는 자동적인 방법에서의 추가적인 마스크를 이용하지 않고서, 하나의 칩상에 동시에 제조할 수 있다. 이것은 특히, SoC 회로에 대한 이점을 의미하며, 여기서 고속 디지털 회로 및 혼합 신호 회로가 하나의 칩상에 실현된다.
본 발명은 실리콘 반도체 회로에 근거하여 전술되었다. 그러나, 본 발명은 그것에 한정되지 않으며, 대안적인 반도체 물질을 갖는 반도체 회로를, 동일한 방법으로 포함한다. 동일한 방법에서, 대안적인 물질은 특히 게이트층 및 충진층을 위해 이용될 수도 있다.

Claims (21)

  1. 로컬 소스-드레인 절연부를 갖는 전계 효과 트랜지스터에 있어서,
    반도체 기판(1)과,
    상기 반도체 기판(1)에서 서로 이격되는 방식으로 형성되는, 소스 함몰(depression)(SV) 및 드레인 함몰(DV)과,
    상기 소스 함몰(SV) 및 상기 드레인 함몰(DV)의 적어도 바닥 영역에 형성되는 함몰 절연층(VI)과,
    상기 함몰 절연층(VI)의 표면에서 소스 및 드레인 영역(S, D)을 실현하고, 상기 소스 및 드레인 함몰(SV, DV)을 충진하기 위한 전기 전도 충진층(F)과,
    상기 소스 및 드레인 함몰(SV, DV) 사이의 기판 표면(SO)에 형성되는 게이트 유전체(3)와,
    상기 게이트 유전체(3)의 표면에 형성되는 게이트층(4)을 포함하는
    전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 함몰 절연층(VI)는 함몰 측벽 절연층(8A)을 더 갖되, 상기 함몰 측벽 절연층(8A)은 상기 소스 및 드레인 함몰(SV, DV)의 측벽 영역에 형성되지만, 상기 게이트 유전체(3)와 접촉되지는 않는 전계 효과 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 및 드레인 함몰(SV, DV)은, 상부 영역에, 사전결정된 깊이(d1)를 갖는 확장부(widening)(V1)를 가져서, 정의된 채널 접속 영역(KA)을 실현하는 전계 효과 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전기 전도 충진층(F)은 상기 소스 및 드레인 함몰(SV, DV)에서의 침착을 개선하기 위해 시드층(seed layer)(10)을 갖는 전계 효과 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 게이트층(4)은 그의 측벽에 형성된 게이트 절연층(6)을 갖는 전계 효과 트랜지스터.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    얕은 트렌치 분리부(shallow trench isolation)(2)에 의해 바운딩되는 전계 효과 트랜지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    100㎚ 미만의 측방향 구조를 갖는 전계 효과 트랜지스터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 소스 및 드레인 함몰(SV, DV)은 대략 50㎚ 내지 300㎚의 깊이(d1 + d2)를 갖는 전계 효과 트랜지스터.
  9. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 함몰 측벽 절연층(8A)은 상기 게이트 유전체(3) 아래의 영역으로 확장되는 전계 효과 트랜지스터.
  10. 로컬 소스/드레인 절연부를 갖는 전계 효과 트랜지스터를 제조하는 방법에 있어서,
    a) 반도체 기판(1)상에 게이트층(4) 및 게이트 유전체(3)를 갖는 게이트 스택을 형성 및 패터닝하는 단계와,
    b) 상기 반도체 기판(1)에서의 상기 게이트 스택(3, 4, 5, 6)에 소스 및 드레인 함몰(SV, DV, V1, V2)을 형성하는 단계와,
    c) 상기 소스 및 드레인 함몰(SV, DV)의 적어도 바닥 영역에 함몰 절연층(8, 8A, 9)을 형성하는 단계와,
    d) 적어도 부분적으로 절연된 상기 소스 및 드레인 함몰(SV, DV)을 충진층(F; 10, 13)으로 충진하여, 소스 및 드레인 영역(S, D)을 실현하는 단계를 포함하는
    전계 효과 트랜지스터 제조 방법.
  11. 제 10 항에 있어서,
    단계 a)에서,
    얕은 트렌치 분리부(2)를 형성하기 위해 STI 방법을 수행하고,
    상기 반도체 기판(1)에 웰(well) 및/또는 채널 도핑 영역을 형성하기 위해 주입(implantation)을 수행하고,
    상기 게이트 유전체(3)를 형성하기 위해 열 산화를 수행하고,
    상기 게이트층(4)을 형성하기 위해 반도체 물질의 침착을 수행하고,
    하드 마스크층(hard mask layer)(5)을 형성하기 위해 TEOS 침착을 수행하고,
    상기 하드 마스크층(5)을 이용하여 적어도 상기 게이트층(4)을 패터닝하기 위해 리소그래피 방법을 수행하고,
    상기 게이트층(4)의 측벽에 게이트 측벽 절연층(6)을 형성하기 위해 또다른 열 산화를 수행하는 전계 효과 트랜지스터 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    단계 b)에서,
    상기 반도체 기판(1)에 채널 접속 영역(KA)을 실현하기 위해 제 1 함몰(V1)을 형성하고,
    상기 게이트 스택(3, 4, 5, 6)에 스페이서(7)를 형성하고,
    상기 제 1 함몰(V1) 및 상기 반도체 기판(1)에서 상기 스페이서(7)를 마스크로서 이용하여 제 2 함몰(V2)을 형성하는 전계 효과 트랜지스터 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 함몰(V1)은 이방성 에칭에 의해, 상기 게이트 스택(3, 4, 5, 6) 및 상기 얕은 트렌치 분리층(2)을 마스크로서 이용하여, 기판 표면(SO)으로부터 아래로 대략 10 내지 50㎚의 제 1 깊이(d1)로 형성되는 전계 효과 트랜지스터 제조 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 스페이서(7)의 형성 이전에, 제 1 반도체 보호층이 적어도 상기 채널 접속 영역(KA)에 형성되는 전계 효과 트랜지스터 제조 방법.
  15. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 스페이서(7)는 실리콘 질화물의 공형(conformal) 침착 및 이방성 에칭백(anisotropic etching-back)에 의해 형성되는 전계 효과 트랜지스터 제조 방법.
  16. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 2 함몰(V2)은 이방성 에칭에 의해, 기판 표면(SO)으로부터 아래로 대략 50 내지 300㎚의 깊이(d1 + d2)로 형성되는 전계 효과 트랜지스터 제조 방법.
  17. 제 10 항 내지 제 16 항 중 어느 한 항에 있어서,
    단계 c)에서,
    상기 소스 및 드레인 함몰(SV, DV)에 절연 마스크층(8)을 형성하고, 다시 적어도 상기 바닥 영역에서 제거하며,
    각각의 경우에 상기 커버되지 않은 바닥 영역에 함몰 바닥 절연층(9)을 형성하는 전계 효과 트랜지스터 제조 방법.
  18. 제 17 항에 있어서,
    남아있는 상기 절연 마스크층(8)을 상기 함몰의 측벽에서 또한 제거하고,
    함몰 측벽 절연층(8A)을 상기 함몰의 커버되지 않은 측벽 영역에 형성하는 전계 효과 트랜지스터 제조 방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    실리콘 질화물층을 절연 마스크층(8)으로서 형성하고,
    실리콘 2산화물층을 함몰 바닥 및/또는 측벽 절연층(9, 8A)으로서 형성하는 전계 효과 트랜지스터 제조 방법.
  20. 제 10 항 내지 제 19 항 중 어느 한 항에 있어서,
    단계 d)에서,
    d1) 시드층(10), 시드 보호층(11) 및 시드 마스크층(12)을 전체 영역상에 형성하고,
    d2) 상기 시드 마스크층(12)을 상기 소스 및 드레인 함몰(SV, DV)내로 바로 리시딩(receding)하고,
    d3) 상기 시드 마스크층(12)을 마스크로서 이용하여, 상기 시드 보호층(11)을 부분적으로 제거하고,
    d4) 리시딩되었던 상기 시드 마스크층(12)을 제거하고,
    d5) 상기 시드 보호층(11)을 마스크로서 이용하여, 상기 시드층(10)을 부분적으로 제거하고,
    d6) 상기 시드 보호층(11)을 완전히 제거하고,
    d7) 기판 표면(SO) 영역 바로 안으로의 상기 시드층(10)상에 성장층(13)을 형성하는 전계 효과 트랜지스터 제조 방법.
  21. 제 20 항 및 제 12 항에 있어서,
    단계 d6)에서, 상기 스페이서(7)를 제거하고,
    단계 d)에서,
    d8) 주입 스페이서(14)를 상기 게이트 스택(3, 4, 6)에 형성하고,
    d9) 상기 하드 마스크층(5)을 제거하고,
    d10) 상기 게이트층(4) 및 상기 성장층(13)을 도핑하기 위해 주입(I)을 수행하는 전계 효과 트랜지스터 제조 방법.
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