KR20160037710A - 기판 격리 및 도핑되지 않은 채널을 갖는 집적 회로 구조체 및 그 형성방법 - Google Patents

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Abstract

본 개시내용은 반도체 구조체를 제공한다. 반도체 구조체는 기판 상에 형성되는 핀 구조체; 핀 구조체 위에 형성되는 게이트 스택; 기판 위에 및 게이트 스택의 대향 측 상에 배치되는 소스/드레인 영역; 핀 구조체 내에 및 게이트 스택 아래에 규정되는 채널 영역, 여기에서 채널 영역은 도핑되지 않고; 및 채널 영역과 기판 사이에 수직으로 배치되는 매립형 격리 층을 포함하며, 여기에서 매립형 격리 층은 화합물 반도체 산화물을 포함한다.

Description

기판 격리 및 도핑되지 않은 채널을 갖는 집적 회로 구조체{INTEGRATED CIRCUIT STRUCTURE WITH SUBSTRATE ISOLATION AND UN-DOPED CHANNEL}
본 개시내용은 통상적으로는 IC 장치 제조에 관한 것으로, 더욱 구체적으로는, FinFET를 그것이 형성되는 기판으로부터 격리시키는 격리층 및 격리층에 의해 생성되는 채널 변형을 FinFET의 채널 타입에 맞도록 조정하는 것에 관한 것이다.
반도체 집적 회로(IC) 산업은 지수함수적인 증가를 체험해왔다. IC 물질 및 설계에서의 기술적인 발전은 각 세대가 이전 세대보다 더 작고 더욱 복잡한 회로를 갖는 IC의 세대를 생산해왔다. IC 발전 동안, 기능적인 밀도(즉, 칩 면적당 상호 연결되는 장치의 수)가 전반적으로 증가해 온 반면에 기하학적 구조의 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 부품(또는 라인))가 감소해 왔다. 이 축소 프로세스는 통상적으로 생산 효율을 증가시키고 관련 비용을 저감시킴으로써 이익을 제공한다. 그러한 축소는 또한, 이들 발전에 있어서 실현되는 IC를 처리하고 제조하는 복잡성을 증가시켜 왔다. IC 처리 및 제조 시의 유사한 발전이 요구된다. 예를 들면, 핀형(fin-like) 전계 효과 트랜지스터(FinFET)와 같은 3차원 트랜지스터가 평면형(planar) 트랜지스터를 대체하도록 도입되고 있다. FinFET는 기판에서 게이트로 돌출되는 일반적인 평면형 장치로서 생각될 수 있다. 일반적인 FinFET는 기판으로부터 위로 연장하는 얇은 "핀"(또는 핀 구조체)을 갖고 제조된다. FET의 채널은 이 수직 핀으로 형성되고, 게이트는 핀의 채널 영역 위에 제공된다(예를 들면, 둘러싼다). 핀 둘레로 게이트를 둘러싸면 채널 영역과 게이트 사이의 접촉 면적을 증가시키고 게이트로 하여금 다수의 측면으로부터 채널을 제어하는 것을 가능하게 한다. 이것은 다수의 방식으로 영향을 받고, 일부 애플리케이션에서, FinFET는 감소된 쇼트 채널 효과(short channel effect), 감소된 누설 및 더 높은 전류 흐름을 제공한다. 바꿔 말하면, FinFET는 평면형 장치보다 더 빠르고, 더 작으며 더욱 효율적일 수도 있다.
그러나, FinFET 및 다른 평면형 장치에 특유한 복잡성 때문에, 평면형 트랜지스터의 제조 시에 사용되는 다수의 기술이 비평면형 장치의 제조에 잘 맞지 않는다. 단지 일례로서, 기본적인 반도체 기판 상에 화합물 반도체 채널을 형성하는 종래의 기술은 상이한 타입의 반도체의 상이한 격자 구조 때문에 불필요한 채널 변형 및/또는 격자 결함을 초래할 수도 있다. 유사하게, 종래의 기술은 채널 영역과 기판 사이에 화합물 반도체 산화물 또는 다른 절연 피처(feature)를 효과적으로 형성하는 것이 불가능하다. 따라서, 기존의 제조 기술이 평면형 장치에 대해서는 일반적으로 충분하였지만, 계속 증가하는 설계 요건을 지속적으로 충족하기 위해서는, 추가의 발전이 필요하다.
본 개시내용의 양태는 첨부하는 도면과 함께 볼 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 주의할 점은, 이 산업 분야에서의 표준 관행에 따라서, 여러 피처들이 크기 변경하여 도시되지 않는다는 것이다. 실제로, 여러 피처들의 치수는 논의의 명확화를 위해 임의로 확대 또는 축소될 수도 있다.
도 1은 일부 실시예에 따라서 구성된 반도체 구조체의 사시도이다.
도 2는 일부 실시예에 따르는 집적 회로 제조 방법의 플로우차트이다.
도 3 내지 도 11은 일부 실시예에 따라서 구성된 여러 제조 단계에서의 반도체 구조체의 사시도이다.
도 12a 내지 도 16a는 일부 실시예에 따라서 구성된 여러 제조 단계에서의 반도체 구조체의 사시도이다.
도 12b 내지 도 16b, 도 16c 및 도 16d는 일부 실시예에 따라서 구성된 도 12a 내지 도 16a에서의 반도체 구조체의 각각의 단면도이다.
도 17은 일부 실시예에 따르는 방법의 플로우차트이다.
본 개시내용은 통상적으로는 IC 장치 제조에 관한 것으로, 더욱 구체적으로는, FinFET를 그것이 형성되는 기판으로부터 격리시키는 절연층 및 절연층에 의해 생성되는 채널 변형을 FinFET의 채널 타입에 맞도록 조정하는 것에 관한 것이다.
아래의 개시내용은 본 발명의 상이한 피처들을 실현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 부품 및 배열의 구체적인 예가 본 개시내용을 간략화하기 위해 아래에 기재된다. 이들은 물론 단순히 예일 뿐 제한하고자 의도되는 것은 아니다. 예를 들면, 뒤따르는 설명에서 제2 피처 위 또는 상에의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 추가의 피처들이 제1 및 제2 피처 사이에 형성될 수 있어 제1 및 제2 피처가 직접 접촉될 수 없도록 하는 실시예를 또한 포함할 수도 있다. 또한, 본 개시내용은 여러 예들에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 단순화 및 명확화를 목적으로 하는 것이고, 그것 자체가 논의되는 여러 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
더욱이, "밑(beneath)", "아래(below)", "하위(lower)", "위(above)", "상위(upper)" 등과 같은 공간적으로 관련된 용어가 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 기술하는 데 있어서 설명을 용이하게 하기 위해 본 명세서에서 사용될 수도 있다. 공간적으로 관련된 용어는 도면에 도시된 방향과 관련하여 사용 시 또는 동작 시에 장치의 상이한 방향을 포함하도록 의도된다. 예를 들면, 도면에서의 장치가 뒤집히는 경우에는, 다른 요소 또는 피처 "아래" 또는 "밑"에 있는 것으로 기술된 요소가 다른 요소 또는 피처 "위"로 향하게 된다. 그러므로, 예시적인 용어 "아래"는 위 및 아래의 방향의 양자를 포함할 수 있다. 장치는 이와 다른 방향이 될 수도 있고(90도 회전되거나 다른 방향으로) 본 명세서에서 사용되는 공간적으로 관련된 기술자(descriptor)가 따라서 유사하게 해석될 수도 있다.
본 개시내용은 핀형 전계 효과 트랜지스터(FinFET) 장치로 제한되는 것은 아니지만 이에 관한 것이다. FinFET는 예를 들면, P형 금속 산화물 반도체(PMOS) FinFET 장치 및 N형 금속 산화물 반도체(NMOS) FinFET 장치를 포함하는 상보형 금속 산화물 반도체(CMOS) 장치일 수도 있다. 아래의 개시내용은 본 발명의 여러 개의 실시예를 예시하기 위한 FinFET 예로 이어진다. 그러나, 본 출원은 구체적으로 청구되는 것을 제외하고 특정 타입의 장치에 제한되어서는 안됨을 이해할 것이다.
도 1은 본 개시내용의 다양한 양태에 따르는 워크피스(100)의 일부의 사시도이다. 도 1은 본 개시내용의 개념을 더 잘 예시하도록 및 명확하게 하기 위해 간략하게 되어 있다. 추가의 피처가 워크피스(100)에 일체화될 수도 있고, 아래에 기재되는 피처의 일부가 워크피스(100)의 다른 실시예에서 대체 또는 소거될 수도 있다.
워크피스(100)는 핀 구조체(104)가 위에 형성되는 기판(102) 또는 웨이퍼를 포함한다. 핀 구조체(104)는 하나 이상의 상승된 능동 영역(또는 핀 능동 영역)을 갖고, 예시된 실시예는 FinFET 핀 구조체(104)를 포함하는 한편, 추가의 실시예는 기판(102) 위에 형성되는 다른 상승된 능동 및 수동 장치를 포함한다. 예시된 핀 구조체(104)는 예시적인 n 채널(NMOS) FinFET(106) 및 p 채널(PMOS) FinFET(108)와 같은 FinFET를 포함한다. 결국, 각각의 FinFET(106 및 108)는 여러 개의 도핑된 반도체 물질을 포함할 수도 있는 한 쌍의 대향 소스/드레인 영역(또는 소스/드레인 피처)(110), 및 소스/드레인 영역(110) 사이에 배치되는 채널 영역(112)을 포함한다. 채널 영역(112)을 통한 캐리어(n 채널 장치에 대해서는 전자 및 p 채널 장치에 대해서는 홀(hole))의 흐름이 채널 영역(112)에 인접하여 이를 둘러싸는 게이트 스택(114)에 인가되는 전압에 의해 제어된다. 게이트 스택(114)은 하부에 있는 채널 영역(112)을 더 잘 예시하기 위해 반투명한 것으로 도시된다. 예시된 실시예에서, 채널 영역(112)은 자신이 위에 형성되는 기판(102)의 평면 위로 상승하고, 따라서, 핀 구조체(114)는 "비평면형" 장치라고 지칭될 수도 있다. 상승된 채널 영역(112)은 필적하는 평면형 장치보다 게이트 스택(114)에 근사하는 더 큰 표면적을 제공한다. 이것이 게이트 스택(114)과 채널 영역(112) 사이의 전자계 상호작용을 강화시켜, 더 작은 장치와 관련된 임계 전압, 누설 및 쇼트 채널 효과를 감소시킬 수도 있다. 그러므로, 다수의 실시예에서, FinFET 및 다른 비평면형 장치는 그들의 평면형 대응물보다 더 작은 점유 공간에서 더 나은 성능을 산출한다.
아래에 더욱 상세히 기술되는 바와 같이, 핀 구조체(104)는 반도체 기판(102) 상에 형성된다. 대응하는 FinFET(106 및 108)를 반도체 기판(102)으로부터 전기적으로 격리시키기 위해, 핀 구조체(104)는 수평으로는 격리 피처(116) 및 수직으로는 매립형 격리 층(118)에 의해 분리된다. 다양한 실시예에서, 본 개시내용의 방법 및 구조체는 FinFET에 매립형 격리 층(118)을 제공한다. 매립형 격리 층(118)은 능동 영역을 기판으로부터 전기적으로 분리시키며 그에 의해 펀치 스루 효과를 감소시키거나 제거하고 장치 성능을 향상시키는 반도체 산화물 물질을 포함한다. 일부 실시예에서는, 추가의 반도체 층(120)이 매립형 격리 층(118) 상에 형성된다. 반도체 층(120)은 핀 구조체(104)(상승된 능동 영역)의 반도체 물질과 상이한 화합물 반도체 물질을 가질 수도 있다. 본 실시예에서는, 핀 구조체(104)의 반도체 물질은 실리콘을 포함하고 반도체 층(120)의 반도체 물질은 실리콘 게르마늄(SiGe)을 포함한다. 실시예를 촉진하기 위해, 매립형 격리 층(118)은 실리콘 게르마늄 산화물을 포함한다.
본 실시예에서는, 본 개시내용의 구조체 및 방법이 도핑되지 않은 그리고 더 높은 캐리어 이동성 및 증가된 장치 속도와 같은 더욱 향상된 장치 성능을 갖는 채널 영역(114)을 제공한다. 일부 다른 실시예에서는, 채널 영역(114)은 이와 달리, 적절한 타입의 도펀트로 도핑될 수도 있다.
FinFET 장치(106 및 108과 같은)를 갖는 워크피스(100)를 형성하는 예시적인 방법을 이제 도 2 내지 도 17을 참조하여 기술한다. 도 2는 본 개시내용의 다양한 양태에 따르는 워크피스(100) 상에 FinFET 또는 다른 핀 기반 장치를 제조하는 방법(200)의 플로우차트이다. 뒤따르는 도면들은 워크피스(100)의 사시도 및/또는 FinFET 장치의 (예를 들면, 평면(122)을 따라서) 채널 영역(112)을 관통하여 또는 (예를 들면, 평면(124)을 따라서) 소스/드레인 영역(110)을 관통하여 절취된 단면을 나타낸다.
방법(200) 및 워크피스(100)의 구조는 본 개시내용의 다양한 양태에 따라서 집합적으로 기술된다. 추가의 단계가 방법(200)의 전, 동안, 및 후에 제공될 수 있고, 기술된 단계의 일부가 방법의 다른 실시예에서 대체 또는 소거될 수 있음을 이해할 것이다.
먼저, 도 2의 블록 202 및 도 3을 참조하면, 기판(102)을 포함하는 워크피스(100)가 수용된다. 적절한 기판(102)은 벌크(bulk) 실리콘 기판을 포함한다. 이와 달리, 기판(102)은 결정 구조의 실리콘 또는 게르마늄과 같은 기본적인 반도체; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물(phosphide), 인듐 인화물, 인듐 비화물(arsenide) 및/또는 인듐 안티몬화물(antimonide)과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수도 있다. 가능한 기판(102)은 또한 실리콘 온 인슐레이터(SOI: silicon-on-insulator) 기판을 포함할 수도 있다. SOI 기판은 산소의 주입(SIMOX), 웨이퍼 접착 및/또는 다른 적절한 방법에 의한 분리를 사용하여 제조된다.
수용된 워크피스(100)는 그 위에 미리 형성된 하나 이상의 층을 가질 수도 있다. 예시된 실시예에서는, 워크피스(100)는 기판(102) 상에 형성된 제1 반도체 층(302) 및 제1 반도체 매립 층 상에 형성된 제2 반도체 층(304)을 포함한다. 제1 반도체 층(302)은 제1 반도체 물질을 포함하고, 제2 반도체 층(304)은 제1 반도체 물질과 상이한 제2 반도체 물질을 포함한다. 제1 및 제2 반도체 층은 선택적 에피택시 성장(SEG: selective epitaxy growth)과 같은 적절한 기술에 의해 에피택셜 성장된다.
제1 반도체 층(302)은 기판(102)의 기본적인 반도체 상에 형성되어 그와 물리적으로 접촉하는 화합물 반도체를 포함할 수도 있다. 본 실시예에서는, 기판(102)은 실리콘 기판이고, 제1 반도체 물질은 실리콘 게르마늄(SiGe)이며, 제2 반도체 물질은 실리콘이다. 일부 실시예에서는, 제1 반도체 층(302)은 약 20 원자 백분율과 약 35 원자 백분율 사이의 Ge 농도를 갖는 SiGe를 포함한다. 따라서, 제1 반도체 층(302)은 큰 전위 결함(dislocation defect)을 도입함 없이 약 20 원자 백분율과 약 35 원자 백분율 사이와 같은 중간 Ge 농도를 가질 수도 있다. 또 다른 실시예에서는, 제1 반도체 층(302)은 기판(102)에 가장 가깝고 그와 접촉하는 반도체 층(302)의 일부분이 약 20 원자 백분율과 약 35 원자 백분율 사이의 Ge 농도를 갖는 한편, 기판(102)으로부터 가장 먼 제1 반도체 층(302)의 일부분이 약 60 원자 백분율의 Ge 농도를 갖도록 Ge 기울기를 갖는다.
제1 반도체 층(302)은 적절한 기술에 의해 형성될 수도 있다. 일부 실시예에서는, 제1 반도체 층(302)은 제1 반도체 층(302)을 에피택셜 성장시키도록 임의의 적절한 프로세스에 의해 기판(102) 상에 형성될 수도 있다. 적절한 퇴적 프로세스는 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 퇴적(PVD) 및/또는 다른 적절한 퇴적 프로세스를 포함한다. 이들 기술 중 어느 하나는 등급이 매겨진 조성을 포함하는 어떤 조성을 갖는 반도체 층(302)을 성장시키는 데 사용될 수도 있다. 예를 들면, 예시적인 에피택셜 성장 프로세스에서, Ge 함유 반응 가스(예를 들면, GeH4)의 농도는 Ge 기울기에 의해 제1 반도체 층(302)을 퇴적하기 위해 제1 반도체 층(302)이 성장하므로 시간의 경과에 따라 변한다. 제1 반도체 층(302)은 임의의 적절한 두께로 및 다양한 실시예에서는, 약 20 ㎚로부터 약 90 ㎚까지의 두께 범위로 형성될 수도 있다.
예시된 실시예에서는, 제2 반도체 층(304)은 제1 반도체 층(302) 상에 형성되어 그와 직접 접촉한다. 제2 반도체 층(304)은 후술하는 바와 같이 핀 구조체(104)의 코어를 형성하도록 처리된다. 그와 같이, 제2 반도체 층(304)은 임의의 적절한 기본적인 또는 화합물 반도체를 포함할 수도 있고, 예시적인 실시예에서는, 기본적인 실리콘 반도체를 포함한다. 제1 반도체 층과 유사하게, 제2 반도체 층(304)은 ALD, CVD, HDP-CVD, PVD 및/또는 다른 적절한 퇴적 프로세스에 의해 에피택셜 성장될 수도 있다.
본 실시예에서는, 제2 반도체 층이 도핑 없이 형성되며, 따라서 도핑되지 않은 반도체 층이라고 지칭된다. 예를 들면, 퇴적하는 동안, 전구체(precursor)가 도펀트 함유 화학물질을 포함하지 않는다. 예를 촉진하기 위해, 제2 반도체 층(304)에 도펀트 도입을 제거하기 위해 더 이상 이온 주입이 실현되지 않는다. 이 실시예에서는, 형성된 채널 영역이 도핑되지 않고 결함이 거의 없다. 이것은 워크피스(100)의 제조와 함께 더 기술할 것이다.
제조를 용이하게 하고 반도체 층(304)에 손상을 피하기 위해, 하나 이상의 하드 마스크 층(306)이 반도체 층(304) 상에 형성될 수도 있다. 하드 마스크 층(306)은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 및/또는 반도체 탄화물과 같은 유전체를 포함하고, 예시적인 실시예에서는, 하드 마스크 층(36)은 실리콘 산화물 층 및 실리콘 질화물 층을 포함한다. 하드 마스크 층(306)은 열 성장, ALD, 화학 기상 퇴적(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 퇴적(PVD), 및/또는 다른 적절한 퇴적 프로세스에 의해 형성될 수도 있다.
방법(200)의 이후의 동작에서 핀 구조체(104)를 규정하는 데 사용되는 포토레지스트 층(또는 레지스트)이 하드 마스크 층(306) 상에 형성될 수도 있다. 예시적인 레지스트 층은 광에 노출될 때 층에 성질 변화가 일어나도록 하는 감광성 물질을 포함한다. 이 성질 변화는 관련된 현상 프로세스에 의해 레지스트 층의 노광되거나 노광되지 않은 부분을 선택적으로 제거하는 데 사용될 수도 있다. 패터닝된 레지스트 층을 형성하기 위한 이 절차는 또한 리소그래픽 패터닝이라고 지칭된다.
일 실시예에서는, 레지스트 층이 리소그패피 프로세스에 의해 핀 구조체(104) 위에 배치되는 포토레지스트 물질의 부분을 남기도록 패터닝된다. 레지스트를 패터닝한 후에, 에칭 프로세스가 워크피스(100) 상에 수행되어 하드 마스크 층(306)을 개방시켜, 레지스트 층으로부터 하드 마스크 층(306)으로 패턴을 전사한다. 나머지 레지스트 층은 하드 마스크 층(306)을 패터닝한 후에 제거될 수도 있다. 예시적인 리소그래피 프로세스는 레지스트 층의 스핀 온 코팅(spin-on coating), 레지스트 층의 소프트 베이킹(soft baking), 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 층의 현상, 린싱(rinsing) 및 건조(예를 들면, 하드 베이킹)를 포함한다. 이와 달리, 리소그래픽 프로세스는 마스크 없는 리소그래피, 전자 빔 기록(writing) 및 이온 빔 기록과 같은 다른 방법에 의해 실현, 보충, 또는 대체될 수도 있다.
도 2의 블록 204 및 도 4를 참조하면, 제2 반도체 층(304) 및 제1 반도체 층(302)이 패터닝된 하드 마스크 층의 개구를 통해 핀 구조체(104)를 규정하도록 에칭된다.
하나 이상의 에칭 프로세스가 패터닝된 하드 마스크 층(306)에 의해 덮이지 않은 제1 반도체 층(302) 및 제2 반도체 층(304)의 부분을 에칭하도록 워크피스(100) 상에 형성된다. 패터닝된 하드 마스크 층(306)은 반도체 층을 패터닝하도록 에칭 프로세스 동안 에치 마스크로서 사용된다.
에칭 프로세스는 건식 에칭, 습싱 에칭, 및/또는 다른 에칭 방법(예를 들면, 반응성 이온 에칭(RIE: reactive ion etching))과 같은 임의의 적절한 에칭 기술을 포함할 수도 있다. 일부 실시예에서는, 에칭은 워크피스(100)의 특정 물질을 각각 표적으로 하는 상이한 에칭 화학물질에 의한 다수의 에칭 단계를 포함한다. 예를 들면, 일 실시예에서는, 하드 마스크 층 내의 실리콘 산화물 필름은 희석된 플루오르화 수소 용액(hydrofluorine solution)에 의해 에칭될 수도 있고, 하드 마스크 층 내의 실리콘 질화물 필름은 인산 용액에 의해 에칭될 수도 있다. 다른 실시예에서는, 제1 및 제2 반도체 층은 불소계 부식제를 사용하는 건식 에칭 프로세스에 의해 에칭된다.
에칭 프로세스는 제1 반도체 층(302)의 나머지 위로 연장하는 임의의 적절한 높이 및 폭의 핀 구조체(104)를 생성하도록 설계된다. 핀 구조체(104)를 규정하는 것에 덧붙여서, 블록 204의 에칭은 또한 핀 구조체(104)의 상승된 능동 영역 사이에 하나 이상의 격리 피처 트렌치를 규정할 수도 있다.
특히, 제1 반도체 층(302)에 적용되는 에칭 동작은 도 4에 도시된 바와 같이, 반도체 층(302)이 관통 에칭 없이 부분적으로 에칭되도록 제어된다. 이것은 제1 반도체 층(302)의 두께에 대한 에칭 시간을 제어함으로써 또는 다른 에칭 파라미터(들)를 제어함으로써 달성될 수도 있다. 에칭 프로세스 후에, 핀 구조체가 형성되어 제2 반도체 물질 층(304)으로부터 제1 반도체 물질 층(302)까지 연장된다. 제1 반도체 물질 층(302)은 패터닝되지 않는 하단 부분 및 핀 구조체(104)의 일부로서의 상단 부분을 포함한다.
도 2의 블록 206 및 도 5를 참조하면, 제1 라이너(또는 제2 하드 마스크 층)(502)가 핀 구조체(104) 위에 형성되어, 핀 구조체(104)의 측벽이 라이너(502)에 의해 덮이게 된다. 라이너(502)는 후속하는 에칭으로부터 제1 반도체 물질 층(302)의 상단 부분을 보호할 수 있다. 라이너(502)는 적절한 유전체를 포함할 수도 있고, 예시적인 라이너(502)는 실리콘 질화물을 포함한다. 예시적인 실시예에서는, 라이너(502)는 핀 구조체(104)의 상부 표면 상에(즉, 하드 마스크 층(308)의 상부 표면 상에) 그리고 핀 구조체(104)의 측벽 표면 상에 형성된다. 이 방법으로, 라이너(502)가 핀 구조체(104)의 이들 외부 표면을 보호한다. 라이너(502)는 퇴적 및 이방성 에칭을 포함하는 절차에 의해 형성될 수도 있다. 그러므로, 라이너(502)는 핀 능동 영역 사이의 갭 내에서 기판(102)으로부터 제거된다. 라이너(502)는 핀 능동 영역의 최상부 표면으로부터도 제거될 수도 있다. 일부 실시예에서는, 라이너(502)는 CVD에 의해 퇴적되고 건식 에칭에 의해 이방성으로 에칭된다. 일부 예에서는, 실리콘 질화물의 퇴적은 헥사클로로딘실란(hexachlorodisilane) (Si2Cl6), 디클로로실란(dichlorosilane) (SiH2Cl2), 비스(터셔리-부틸아미노) 실란(bis(tertiary-butylamino) Silane) (C8H22N2Si), 및 디실란 (Si2H6) 또는 이들의 조합을 갖는 전구체에 의한 CVD 프로세스를 포함한다. 몇몇 예에서는, 이방성 에칭은 불소 함유 부식제를 사용하는 플라즈마 에칭 프로세스를 포함한다.
도 2의 블록 208 및 도 6을 참조하면, 기판(102)은 공동의 에치 마스크로서 라이너(502) 및 하드 마스크 층(306)을 사용하여 핀 능동 영역 사이의 갭 내에서 에칭된다. 본 실시예에서는, 에칭 프로세스는 제1 반도체 물질 층(302)을 관통 에치하고 기판(102)에 계속 에칭한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법(예를 들면, RIE)과 같은 임의의 적절한 에칭 기술을 포함할 수도 있다. 일부 실시예에서는, 에칭 프로세스는 워크피스(100)의 특정 물질을 각각 표적으로 하는 상이한 에칭 화학물질에 의한 다수의 에칭 단계를 포함한다. 예를 들면, 일 실시예에서는, 에칭 프로세스는 불소계 부식제를 사용하는 건식 에칭 프로세스를 포함한다. 블록 208에서 에칭 프로세스에 의해, 트렌치(trench)(602)가 기판(102)에 형성된다. 트렌치(602)는 이후에 STI 피처와 같은 격리 피처를 형성하도록 유전체로 충전될 수도 있다.
도 2의 블록 210 및 도 7을 참조하면, 제1 반도체 물질 층(302)이 산화된다. 특히, 제1 반도체 물질 층(302)의 하단 부분 내의 제1 반도체 물질이 산화되어 도 1에서의 매립형 격리 층(118)이라고도 지칭되는 반도체 산화물 층(118)으로 변환한다. 본 실시예에서는, 라이너(502)에 의해 덮이지 않는 제1 반도체 물질 층(302)의 하단 부분은 제1 반도체 물질 층(302)의 상단 부분이 라이너(502)에 의해 산화로부터 보호되는 동안 산화 프로세스 동안 완전히 산화된다. 산화되지 않은 제1 반도체 물질 층(302)의 상단 부분은 반도체 층으로서 남고 이는 도 1에서의 반도체 층(120)에 대응한다. 본 동작에서의 산화 프로세스는, 제1 반도체 물질과 조성이 상이한 기판(102)의 반도체 물질이 산화 프로세스 동안 선택적으로 산화되지 않는 한편 제1 반도체 물질만이 산화되도록 조정되는 선택적 산화이다.
본 실시예에서는, 제1 반도체 물질 층(302)의 제1 반도체 물질은 실리콘 게르마늄인 한편, 기판(102) 및 제2 반도체 물질 층(304)의 반도체 물질은 모두 실리콘이다. 산화 프로세스는 실리콘 게르마늄을 선택적으로 산화시키도록 조정된다. 실시예를 촉진하기 위해, 습식 산화 프로세스가 사용되는데, 그 이유는 기판(102) 및/또는 제2 반도체 물질 층(304) 내의 실리콘을 산화시키지 않고 제1 반도체 물질 층(302) 내의 게르마늄을 선택적으로 산화시키기 쉽기 때문이다. 예를 들면, 기판(102)은 약 400℃와 약 600℃로 가열되어 유지될 수도 있는 한편, 순수(증기)가 약 30분과 약 1시간 사이의 시간 동안 약 1 Atm.의 압력으로 유지되는 환경에서 기판(102)에 공급된다. 산화 기술은 핀(104)과 기판(102)을 분리시키는 SiGe 산화물 매립형 격리 층(118)을 형성한다.
도 8을 참조하면, 본 실시예에서는, 제2 라이너(802)가 기판(102) 상에 형성된다. 제2 라이너(802)는 핀 구조체(104)의 측벽 및 기판(102) 내의 트렌치(602)의 측벽을 덮는다. 제2 라이너(802)는 후속하는 처리 이전에 트렌치(602)에 라이닝을 제공한다. 라이너는 기판(102)과 충전 물질 사이의 인터페이스에서의 결정 결함을 감소시킨다. 라이너는 반도체 질화물, 반도체 산화물, 열(thermal) 반도체 산화물, 반도체 산질화물, 고분자 유전체, 및/또는 다른 적절한 물질을 포함하는 임의의 적절한 물질을 포함할 수도 있고, 열 성장, ALD, CVD, HDP-CVD, PVD, 및/또는 다른 적절한 퇴적 프로세스를 포함하는 임의의 적절한 퇴적 프로세스를 사용하여 형성될 수도 있다. 일부 실시예에서는, 라이너는 열 산화 프로세스에 의해 형성되는 통상적인 열 산화물 라이너를 포함한다. 일부 예시적인 실시예예에서는, 라이너는 HDP-CVD를 통해 형성되는 반도체 질화물을 포함한다.
도 2의 블록 212 및 도 9를 참조하면, 격리 피처(116)가 기판(102) 상에 형성된다. STI 또는 다른 타입의 격리 피처가 블록 212-214에 도시된 바와 같이, 핀 구조체(14)의 상승된 능동 영역 사이에 형성될 수도 있다. 도 9를 참조하면, 유전체(902)가 격리 피처 트렌치(602) 내에 퇴적되어 격리 피처(116)를 형성한다. 적절한 충전 물질(902)은 반도체 산화물, 반도체 산질화물, FSG, 저-K 유전체, 및/또는 이들의 조합을 포함한다. 다양한 예시적인 실시예에서는, 유전체(902)는 HDP-CVD 프로세스, 대기압 이하 CVD(SACVD) 프로세스, 고 애스펙트비 프로세스(HARP), 및/또는 스핀 온(spin-on) 프로세스를 사용하여 퇴적된다. 그러한 일 실시예에서는, CVD 프로세스가 사용되어 유전체(902) 및 액체 또는 반액체 상태의 용매의 양자를 포함하는 유동 가능한 유전체를 퇴적시킨다. 경화 프로세스가 사용되어 용매를 없애고 뒤에 유전체(902)를 고체 상태로 남긴다.
유전체(902)의 퇴적은 화학 기계적 연마/평탄화(CMP: chemical mechanical polishing/planarization) 프로세스가 후속할 수도 있다. CMP 프로세스는 반도체 층(304)의 연마를 방지하기 위해 연마 정지 층으로서 하드 마스크 층(306)을 사용할 수도 있다. 추가의 실시예에서는, 하드 마스크 층(306)의 일부의 부분이 CMP v프로세스 후에 남아 있지만, 예시된 실시예에서는, CMP 프로세스는 하드 마스크 층(306)을 완전히 제거한다.
도 2의 블록 214 및 도 10을 참조하면, 유전체(902)는 반도체 층(304)을 노출시키도록 리세스되어, 상승된 능동 영역 또는 핀 구조체(104)를 형성한다. 핀 능동 영역은 매립형 격리 층(118) 및 STI 피처(116)에 의해 기판(102)으로부터 및 서로 전기적으로 격리된다. 예시된 실시예에서는, 충전 물질(902)이 리세스되어 반도체 층(304)을 전체적으로 노출시킨다. 반도체 층(120)은 후속하는 산화 프로세스가 채널 영역(112) 내의 반도체 층(120)을 산화시키기 위해 적용될 수 있도록 적어도 부분적으로 노출된다. 이 실시예에서는, 충전 물질(902)은 반도체 층(120)이 적어도 부분적으로 노출되도록 충전 물질(902)의 상부 표면이 반도체 층(120)의 상부 표면 아래에 있을 때까지 리세스된다. 임의의 적절한 에칭 기술이 건식 에칭, 습식 에칭, RIE, 및/또는 다른 에칭 방법을 포함하여 충전 물질(902)을 리세스하도록 사용될 수도 있고, 예시적인 실시예에서는, 이방성 건식 에칭이 반도체 층(304)을 에칭하지 않고 충전 물질(902)을 선택적으로 제거하도록 사용된다.
도 2의 블록 216 및 도 11을 참조하면, 더미(dummy) 게이트(1102)와 같은 보호 구조가 채널 영역(112) 위에 형성된다. 더미 게이트(1102)를 형성하는 것은 더미 게이트 층 함유 폴리실리콘 또는 다른 적절한 물질을 퇴적하는 것과 리소그래픽 프로세스에서 층을 패터닝하는 것을 포함할 수도 있다. 게이트 하드 마스크 층(1204)은 더미 게이트 층(1202) 상에 형성될 수도 있다. 게이트 하드 마스크 층(1204)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 다른 적절한 물질, 및/또는 이들의 조합과 같은 임의의 적절한 물질을 포함할 수도 있다. 게이트 스택(1102)의 형성은 게이트 물질 층의 퇴적 및 게이트 물질 층의 패터닝을 포함한다. 일부 실시예에서는, 패터닝 프로세스는 패터닝된 레지스트 층을 형성하는 것; 패터닝된 레지스트 층을 에치 마스크로서 사용하여 하드 마스크 층을 에칭하는 것; 및 패터닝된 마스크 층을 에치 마스크로서 사용하여 게이트 물질 층을 에칭하는 것을 포함한다.
일부 실시예에서는, 게이트 스페이서(spacer)(1106) 또는 측벽 스페이서가 더미 게이트(1102)의 측벽 상에 형성된다. 게이트 스페이서(1206)는 이후에 형성되는 소스/드레인 피처를 오프셋하도록 사용될 수도 있고 소스/드레인 구조(접합) 프로파일을 설계 또는 변경하기 위해 사용될 수도 있다. 게이트 스페이서(1206)는 반도체 산화물, 반도체 질화물, 반도체 탄화물, 반도체 산질화물, 다른 적절한 물질, 및/또는 이들의 조합과 같은 임의의 적절한 유전체를 포함할 수도 있다. 게이트 스페이서의 형성은 퇴적 및 건식 에칭과 같은 이방성 에칭을 포함한다.
도 2의 블록 218 및 도 11을 참조하면, 하드 마스크(1108)가 핀 구조체(104) 위에 형성된다. 하드 마스크(1108)는 후속하는 동작에서 소스/드레인 피처의 에피택셜 성장을 조절하기 위해 사용되는 가이딩 피처로서 사용될 수도 있다. 하드 마스크(1108)는 핀 구조체(104)의 상부 표면 및 측벽 표면을 포함하는 핀 구조체(104)의 표면 상에 형성된다. 하드 마스크(1108)는 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물, 이들의 조합, 및/또는 다른 적절한 물질을 포함하는 임의의 적절한 유전체를 포함할 수도 있다. 예시적인 하드 마스크(1106)는 실리콘 질화물을 포함한다. 다양한 실시예에서는, 하드 마스크 층(1108)이 열 성장, ALD, CVD, HDP-CVD, PVD, 및/또는 다른 적절한 퇴적 프로세스를 포함하는 하나 이상의 적절한 프로세스를 사용하여 형성된다.
도 2의 블록 220 및 도 12a 및 도 12b를 참조하면, 소스/드레인 영역(110) 내의 하드 마스크(1108)가 에칭된다. 도 12a는 개략도이고, 도 12b는 점선(1202)으로 도시된 바와 같이, 핀 능동 영역을 따르는 워크피스(100)의 단면도이다. 에칭은 후속하는 에피택셜 성장 프로세스를 위한 시드 층으로서의 역할을 하도록 남아 있는 반도체 층(302)의 일부분을 남기고, 반도체 층(302)의 나머지 부분은 또한 도 1에서 반도체 층(120)이라고도 지칭된다. 다양한 실시예에서는, 에칭 후에 남아 있는 반도체 층(120)은 약 3 ㎚와 약 10 ㎚ 사이의 두께를 갖는다. 그러한 기술은 또한 소스/드레인 피처의 에피택셜 성장을 제어 및 조절하기 위해 반도체 층(120)의 최상부 표면 위로 연장하는 하드 마스크(1108)의 일부분을 남길 수도 있다. 에칭은 다양한 부식제 및 기술을 사용하는 다수의 에칭 프로세스 또는 단일 에칭 프로세스로서 수행될 수도 있다. 예시적인 실시예에서는, 이방성 건식 에칭 기술과 같은 이방성(방향성) 에칭 기술이 사용되어 하드 마스크(1108)의 수평면을 에칭한다. 다른 예시적인 실시예에서는, 에칭은 반도체 층(120) 상의 하드 마스크(1108)의 상단 부분을 제거하도록 이방성 에칭 단계 및 제2 반도체 층(304)을 선택적으로 제거하도록 (습식 에칭과 같은) 선택적 에칭 단계를 더 포함하는 다수의 에칭 단계를 포함한다. 반도체 층(120)은 에칭하는 동안 부분적으로 제거될 수도 있다.
도 12b에서는, 게이트 스택(1102) 아래에 있는 반도체 층(304)이 채널 영역(112)에 대응한다. 일부 실시예에서는, 채널 영역이 상술한 바와 같이, 도핑되지 않는다. 따라서, 채널 결함이 감소되고, 캐리어 이동성이 증가하며, 장치 성능이 향상된다.
도 2의 블록 222 및 도 13a 및 도 13b를 참조하면, 상승된 소스/드레인(S/D) 피처(110)가 반도체 층(120) 상에 형성된다. 더미 게이트(1102) 및/또는 게이트 스페이서(1106)는 소스/드레인 피처(110)를 소스/드레인 영역(110)으로 제한하고, 하드 마스크(1108)는 소스/드레인 피처를 소스/드레인 영역(110) 내에 수평으로 제한한다. 다수의 실시예에서는, 소스/드레인 피처(110)가 하나 이상의 에피택시 또는 에피택셜(epi) 프로세스에 의해 형성되어, Si 피처, SiGe 피처, SiC 피처, 및/또는 다른 적절한 피처가 핀 구조체(104) 상에 결정 상태로 성장된다. 적절한 에피택시 프로세스는 CVD 퇴적 기술(예를 들면, 증기 상 에피택시(VPE: vapor-phase epitaxy) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적절한 프로세스를 포함한다. 에피택시 프로세스는 핀 구조체(104)의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수도 있다.
소스/드레인 피처(110)는 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합을 포함하는 다른 적절한 도펀트를 포함하는 도핑 종(species)을 도입함으로써 에피택시 프로세스 동안 인시튜(in-situ) 도핑될 수도 있다. 소스/드레인 피처(110)가 인시튜 도핑되지 않은 경우에는, 소스/드레인 피처(110)를 도핑하기 위해 주입 프로세스(즉, 접합 주입 프로세스)가 수행된다. 예시적인 실시예에서는, NMOS 내의 소스/드레인 피처(110)는 SiCP 또는 SiP를 포함하는 한편, PMOS 내의 소스/드레인 피처(110)는 GeSnB 및/또는 SiGeSnB를 포함한다(주석은 격자 상수를 조절하는 데 사용될 수도 있다). 하나 이상의 어닐링 프로세스가 소스/드레인 피처(110)를 활성화시키기 위해 수행될 수도 있다. 적절한 어닐링 프로세스는 고속 열 어닐링(RTA) 및/또는 레이저 어닐링 프로세스를 포함한다.
도 2의 블록 224 및 도 14a 및 도 14b를 참조하면, 레벨간 유전체(ILD: inter-level dielectric)(1402)가 소스/드레인 영역(110) 내의 소스/드레인 피처(110) 상에 형성된다. ILD(1402)는 더미 게이트(1102) 및/또는 게이트 스페이서(1106)를 둘러쌀 수도 있어 이들 피처가 제거될 수 있게 하고 대체 게이트(114)가 결과적으로 생성된 공동 내에 형성될 수 있게 한다. 따라서, 그러한 실시예에서는, 더미 게이트(112)는 도 14a에 도시된 바와 같이 ILD(1402)를 퇴적한 후에 제거된다. ILD(1402)는 또한, 워크피스의 장치를 전기적으로 상호 연결하는 전기 상호 연결 구조체의 부분일 수도 있다. 그러한 실시예에서는, ILD(1402)는 도전성 트레이스를 지지하고 격리시키는 절연체로서의 역할을 한다. ILD(1402)는 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물, 다른 적절한 물질, 및/또는 이들의 조합과 같은 임의의 적절한 유전체를 포함할 수도 있다. 일부 실시예에서는, ILD(1402)의 형성이 퇴적 및 CMP를 포함한다.
도 2의 블록 226 및 도 14a 및 도 14b를 참조하면, 더미 게이트 스택(1102)가 제거되어 그 결과 게이트 트렌치(1404)를 생성한다. 일부 실시예에서는, 더미 게이트 스택이 더미 게이트 스택을 선택적으로 에칭하도록 습식 에치와 같은 프로세스에 의해 제거된다. 에칭은 각각의 더미 게이트 층에 대해 다수의 에칭 단계를 포함할 수도 있다.
도 2의 블록 228 및 도 15a 및 도 15b를 참조하면, 게이트 트렌치(1404) 내의 반도체 층(120)이 산화되어, 핀 구조체(104)를 기판(102)으로부터 완전히 격리시킨다. 본 실시예에서는, 더미 게이트 스택의 제거 후에, STI 피처(116)가 반도체 층(120)을 노출시키기 위해 미리 리세스되기 때문에 채널 영역(112) 내의 반도체 층(120)이 노출된다.
채널 영역(112) 내의 반도체 층(120)은 완전히 산화되어 핀 능동 영역이 기판(102)으로부터 전기적으로 격리되도록 매립형 격리 층(118)의 일부분으로 변환된다. 본 동작에서의 산화 프로세스는 제1 반도체 물질만이 산화되는 한편, 제1 반도체 물질과 조성이 상이한 기판(102)의 반도체 물질이 산화 프로세스 동안 선택적으로 산화되지 않도록 조정되는 선택적 산화이다.
그에 따라 형성된 매립형 격리 층(118)은 핀 구조체(104)의 기판(102)으로부터의 완전한 격리를 제공하여, 안티 펀치 스루(anti-punch-through) 효과를 효율적으로 감소시키고(또는 소거하고), 누설을 감소시키며, 장치 성능을 향상시킨다. 임의의 적절한 선택적 산화 프로세스가 반도체 층(120)의 노출된 반도체 물질을 산화시키도록 사용될 수도 있다. 본 실시예에서는, 반도체 물질 층(120)의 반도체 물질은 실리콘 게르마늄인 한편, 기판(102) 및 제2 반도체 물질 층(304)의 반도체 물질은 모두 실리콘이다. 산화 프로세스는 실리콘 게르마늄을 선택적으로 산화시키도록 조정된다. 실시예를 촉진하기 위해, 습식 산화 프로세스가 사용되는 데, 그 이유는 이 프로세스가 기판(102) 및/또는 제2 반도체 물질 층(304) 내의 실리콘을 산화시키지 않고 반도체 층(120) 내의 게르마늄을 선택적으로 산화시키기 쉽기 때문이다. 예를 들면, 기판(102)은 약 400℃와 약 600℃로 가열되어 유지될 수도 있는 한편, 순수(증기)가 약 30분과 약 1시간 사이의 시간 동안 약 1 Atm.의 압력으로 유지되는 환경에서 기판(102)에 공급된다. 산화 기술은 핀(104)과 기판(102)을 분리시키는 SiGe 산화물 매립형 격리 층(118)을 형성한다.
도 2의 블록 230 및 도 16a, 도 16b, 도 16c 및 도 16d를 참조하면, 게이트 스택(114)이 워크피스(100) 상에 형성된다. 도 16a는 개략도이고, 도 16b, 도 16c 및 도 16d는 각각 점선 AA', BB' 및 CC'를 따르는 워크피스(100)의 단면도이다. 게이트 스택(114)은 워크피스(100) 상에 형성되어 핀 구조체(104)의 채널 영역(112)을 둘러싼다. 게이트 스택(114)은 퇴적 및 CMP를 포함하는 절차와 같은 절차에 의해 게이트 트렌치(1404) 내에 형성된다. 게이트 스택(114)은 임의의 적절한 게이트 구조체일 수도 있다고 이해되지만, 일부 실시예에서는, 게이트 스택(114)은 게이트 유전체 층(1602)과, 다수의 하부 층을 포함할 수도 있는 게이트 전극 층(1604)을 포함하는 고-k 금속 게이트이다.
그러한 일 실시예에서는, 게이트 유전체 층(1602)이 ALD, CVD, 오존 산화 등과 같은 적절한 방법에 의해 퇴적되는 계면 층을 포함한다. 계면 층은 실리콘 산화물, HfSiO, 실리콘 질화물, 실리콘 산질화물, 및/또는 다른 적절한 물질을 포함할 수도 있다. 일부 실시예에서는, 게이트 유전체 층(1602)은 ALD, CVD, 금속 유기 CVD (MOCVD), PVD, 열 산화, 이들의 조합 및/또는 다른 적절한 기술과 같은 적절한 기술에 의해 계면 층 상에 퇴적되는 고-k 유전체 층을 포함한다. 고-k 유전체 층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물 (SiON), 또는 다른 적절한 물질을 포함할 수도 있다.
게이트 전극 층(1604)은 그 후, ALD, PVD, CVD, 또는 다른 적절한 프로세스에 의해 형성되고, 금속 층, 라이너 층, 습윤 층, 및/또는 접착 층과 같은 단층 또는 다층을 포함할 수도 있다. 게이트 전극 층(1604)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 또는 임의의 적절한 물질을 포함할 수도 있다. 일부 실시예에서는, 상이한 금속 게이트 물질이 nMOS 및 pMOS 장치용으로 사용된다. CMP 프로세스가 게이트 스택(114)의 실질적으로 편평한 최상부 표면을 생성하도록 수행될 수도 있다. 게이트 스택(114)이 형성된 후에, 워크피스(100)는 콘택트 형성과 같은 추가의 제조 및 상호 연결 구조체의 추가의 제조를 위해 제공될 수도 있다.
채널 영역(112)은 제2 반도체 층(304)에 대응하고, 그 두께 Tf는 채널 영역 내의 핀 수직 두께를 나타낸다. 일부 예에서는, 핀 두께 Tf는 약 10 ㎚로부터 약 40 ㎚까지의 범위이다. 도 16b에 도시된 바와 같이, 매립형 격리 층(118)은 채널 영역(112) 및 S/D 피처(110)를 기판(102)으로부터 분리시키기 위해 연속적인 구조를 갖는다. 매립형 격리 층(118)은 채널 영역(112) 및 S/D 영역 내에서 상이한 두께를 갖는다. 특히, 매립형 격리 층(118)은 채널 영역(112) 내에서 제1 두께 T1을 그리고 S/D 영역 내에서 제2 두께 T2를 가지며, 여기에서 제1 두께 T1은 제2 두께 T2보다 크다. 제1 두께 T1은 제1 반도체 물질 층(302)의 두께와 관련되고 대응하는 퇴적에 의해 조정된다. 일부 실시예에서는, 제1 및 제2 두게의 차(T1-T2)는 S/D 영역 내에서의 반도체 층(120)의 두께보다 크다. 일부 예에서는, S/D 영역 내에서의 반도체 층(120)은 약 3 ㎚로부터 약 15 ㎚까지의 범위에 있는 두께를 갖는다. 일부 예에서는, 도 16c에 도시된 바와 같이, 제2 라이너(802)가 약 20 옹스트롬으로부터 약 60 옹스트롬까지의 두께를 갖는다. 또 다른 예에서는, 제2 라이너(802)는 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 또는 이들의 조합을 포함할 수도 있다.
본 개시내용은 펀치 스루 효과를 감소시키기 위해 매립형 격리 층으로 아래에 있는 핀 전계 효과 트랜지스터(FinFET)를 형성하는 기술을 제공한다. 매립형 격리 층은 2개의 선택적 산화 프로세스에 의해 형성되고, 따라서 2개의 상이한 두께를 갖는다. 채널 영역은 결함이 감소된 도핑되지 않은 채널 영역이다. 따라서, 캐리어 이동성이 증가되고, 장치 성능이 향상된다. 일부 실시예에서는, 매립형 격리 층은 실리콘 게르마늄 산화물을 포함한다. 다른 대체예 또는 실시예는 본 개시내용의 사상 및 범위로부터 벗어남 없이 제시할 수도 있다. 매립형 격리 층은 채널 영역 및 소스/드레인 영역을 기판으로부터 전기적으로 격리시켜, 누설을 감소시키고 펀치 스루 효과를 감소시킨다(또는 소거한다).
그러므로, 본 개시내용은 일부 실시예에 따르는 반도체 구조체를 제공한다. 반도체 구조체는 기판 상에 형성되는 핀 구조체; 핀 구조체 위에 형성되는 게이트 스택; 기판 위에 및 게이트 스택의 대향 측 상에 배치되는 소스/드레인 영역; 핀 구조체 내에 및 게이트 스택 아래에 규정되는 채널 영역, 여기에서 채널 영역은 도핑되지 않고; 및 채널 영역과 기판 사이에 수직으로 배치되는 매립형 격리 층을 포함하며, 여기에서 매립형 격리 층은 화합물 반도체 산화물을 포함한다.
본 개시내용은 또한 일부 다른 실시예에 따르는 반도체 구조체를 제공한다. 반도체 구조체는 기판 상에 형성되는 핀 구조체; 핀 구조체 위에 형성되는 게이트 스택; 기판 위에 및 게이트 스택의 대향 측 상에 배치되는 소스/드레인 영역; 핀 구조체 내에 및 게이트 스택 아래에 규정되는 채널 영역; 및 채널 영역과 기판 사이에 수직으로 배치되어 소스/드레인 영역까지 연장하는 화합물 반도체 산화물의 매립형 격리 층을 포함하며, 여기에서 매립형 격리 층은 채널 영역 내에서 제1 두께 및 소스/드레인 영역 내에서 제2 두께를 포함하고, 제2 두께는 제1 두께보다 작다.
본 개시내용은 일부 실시예에 따르는 비평면형 회로 장치를 제조하는 방법을 제공한다. 이 방법은 제1 반도체 물질의 제1 반도체 층과 제1 반도체 층 상에 제2 반도체 물질의 제2 반도체 층을 갖는 기판을 수용하는 단계로서, 상기 제2 반도체 물질은 제1 반도체 물질과 조성이 상이한, 단계; 제1 및 제2 반도체 층을 패터닝하여 제2 반도체 층 내에 핀 구조체를 형성하는 단계; 제1 반도체 층의 하단 부분이 산화되도록 제1 반도체 층에 제1 선택적 산화 프로세스를 수행하는 단계; 핀 구조체의 채널 영역 위에 더미 게이트를 형성하는 단계; 더미 게이트를 제거하여 게이트 트렌치를 결과적으로 생성하는 단계; 및 게이트 트렌치 내의 제1 반도체 층의 상단 부분이 산화되도록 제1 반도체 층에 제2 선택적 산화 프로세스를 수행하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시예의 특징들을 개략적으로 설명한다. 당업자는 본 명세서에 소개된 실시예의 동일한 목적을 수행하기 위한 및/또는 동일한 이점을 달성하기 위한 다른 프로세스 및 구조체를 설계하거나 변형하는 근거로서 본 개시내용을 용이하게 사용할 수도 있음을 이해할 것이다. 당업자는 또한 그러한 등가의 구성이 본 개시내용의 사상 및 범위로부터 벗어나지 않는 것과, 당업자가 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기에 다양한 변경, 치환 및 수정을 가할 수도 있다는 것을 인지할 것이다.

Claims (10)

  1. 반도체 장치에 있어서,
    기판 상에 형성되는 핀 구조체;
    상기 핀 구조체 위에 형성되는 게이트 스택;
    상기 기판 위에 그리고 상기 게이트 스택의 대향 측 상에 배치되는 소스/드레인 영역;
    상기 핀 구조체 내에 그리고 상기 게이트 스택 아래에 규정되어 있는 채널 영역 - 상기 채널 영역은 도핑되지 않음 -; 및
    상기 채널 영역과 상기 기판 사이에 수직으로 배치되는 매립형 격리 층을
    포함하며,
    상기 매립형 격리 층은 화합물 반도체 산화물을 포함하는 것인, 반도체 장치.
  2. 제1항에 있어서, 상기 매립형 격리 층은, 상기 채널 영역 내에서 제1 두께를 가지며, 상기 제1 두께보다 작은 제2 두께를 갖고 상기 소스/드레인 영역까지 연장하는 것인, 반도체 장치.
  3. 제2항에 있어서, 상기 매립형 격리 층은 상기 채널 영역을 상기 기판으로부터 전기적으로 완전히 격리시키도록 구성되는 것인, 반도체 장치.
  4. 제2항에 있어서, 상기 소스/드레인 영역 내의 상기 매립형 격리 층 상에 배치되는 반도체 물질 층을 더 포함하는, 반도체 장치.
  5. 제4항에 있어서, 상기 매립형 격리 층은 실리콘 게르마늄 산화물을 포함하는 것인, 반도체 장치.
  6. 제5항에 있어서,
    상기 기판은 실리콘 기판이고;
    상기 반도체 물질 층은 실리콘 게르마늄을 포함하며;
    상기 채널 영역은 실리콘을 포함하는 것인, 반도체 장치.
  7. 제6항에 있어서, 상기 제1 두께와 상기 제2 두께 사이의 차이는 상기 반도체 물질 층의 두께보다 큰 것인, 반도체 장치.
  8. 반도체 장치에 있어서,
    기판 상에 형성되는 핀 구조체;
    상기 핀 구조체 위에 형성되는 게이트 스택;
    상기 기판 위에 그리고 상기 게이트 스택의 대향 측 상에 배치되는 소스/드레인 영역;
    상기 핀 구조체 내에 그리고 상기 게이트 스택 아래에 규정되어 있는 채널 영역; 및
    상기 채널 영역과 상기 기판 사이에 수직으로 배치되어 상기 소스/드레인 영역까지 연장하는 화합물 반도체 산화물의 매립형 격리 층을
    포함하며,
    상기 매립형 격리 층은 상기 채널 영역 내에서 제1 두께 그리고 상기 소스/드레인 영역 내에서 제2 두께를 포함하고, 상기 제2 두께는 상기 제1 두께보다 작은 것인, 반도체 장치.
  9. 비평면형 회로 장치를 제조하는 방법에 있어서,
    제1 반도체 물질의 제1 반도체 층과 상기 제1 반도체 층 상에 제2 반도체 물질의 제2 반도체 층을 갖는 기판을 수용하는 단계 - 상기 제2 반도체 물질은 상기 제1 반도체 물질과 조성이 상이함 -;
    상기 제1 및 제2 반도체 층을 패터닝하여 상기 제2 반도체 층 내에 핀 구조체를 형성하는 단계;
    상기 제1 반도체 층의 하단 부분이 산화되도록 상기 제1 반도체 층에 제1 선택적 산화 프로세스를 수행하는 단계;
    상기 핀 구조체의 채널 영역 위에 더미 게이트를 형성하는 단계;
    상기 더미 게이트를 제거하여 게이트 트렌치를 생성하는 단계; 및
    상기 게이트 트렌치 내의 상기 제1 반도체 층의 상단 부분이 산화되도록 상기 제1 반도체 층에 제2 선택적 산화 프로세스를 수행하는 단계를
    포함하는, 비평면형 회로 장치를 제조하는 방법.
  10. 제9항에 있어서, 상기 제1 및 제2 선택적 산화 프로세스의 각각은 상기 제2 반도체 물질을 산화시키지 않고 상기 제1 반도체 물질을 선택적으로 산화시키도록 설계되는 것인, 비평면형 회로 장치를 제조하는 방법.
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