KR20180000763A - 불순물 영역을 갖는 반도체 소자 - Google Patents

불순물 영역을 갖는 반도체 소자 Download PDF

Info

Publication number
KR20180000763A
KR20180000763A KR1020160078516A KR20160078516A KR20180000763A KR 20180000763 A KR20180000763 A KR 20180000763A KR 1020160078516 A KR1020160078516 A KR 1020160078516A KR 20160078516 A KR20160078516 A KR 20160078516A KR 20180000763 A KR20180000763 A KR 20180000763A
Authority
KR
South Korea
Prior art keywords
region
epitaxial layer
regions
impurity
pin active
Prior art date
Application number
KR1020160078516A
Other languages
English (en)
Other versions
KR102619874B1 (ko
Inventor
유이치로 사사키
김봉수
김태곤
모리야마 요시야
송승현
알렉산더 쉬미트
유태균
이흥순
최경인
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160078516A priority Critical patent/KR102619874B1/ko
Priority to US15/424,081 priority patent/US9911809B2/en
Publication of KR20180000763A publication Critical patent/KR20180000763A/ko
Priority to US15/887,773 priority patent/US10164017B2/en
Application granted granted Critical
Publication of KR102619874B1 publication Critical patent/KR102619874B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

불순물 영역을 갖는 반도체 소자를 제공한다. 이 반도체 소자는 돌출 영역들 및 상기 돌출 영역들 사이의 리세스 영역을 갖는 핀 활성 영역을 포함한다. 상기 돌출 영역들과 중첩하는 게이트 구조체들이 배치된다. 상기 리세스 영역 내에 폭 보다 큰 높이를 갖는 에피택시얼 층이 배치된다. 상기 핀 활성 영역 내에 상기 리세스 영역의 측벽 및 바닥을 감싸고 상기 에피택시얼 층과 동일한 도전형을 가지면서 상기 에피택시얼 층의 적어도 일부 영역의 다수 불순물과 다른 다수 불순물을 갖는 불순물 영역이 배치된다.

Description

불순물 영역을 갖는 반도체 소자{Semiconductor device having an impurity region}
본 발명의 기술적 사상은 불순물 영역을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 핀펫(FinFET) 소자의 크기가 점점 감소하고 있다. 이와 같이 FinFET 소자의 크기가 점점 감소되면서 FinFET의 소스와 드레인 사이의 채널을 불량 없이 원하는 길이로 형성하는데 어려움이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 불순물 영역을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 돌출 영역들 및 상기 돌출 영역들 사이의 리세스 영역을 갖는 핀 활성 영역을 포함한다. 상기 돌출 영역들과 중첩하는 게이트 구조체들이 배치된다. 상기 리세스 영역 내에 폭 보다 큰 높이를 갖는 에피택시얼 층이 배치된다. 상기 핀 활성 영역 내에 상기 리세스 영역의 측벽 및 바닥을 감싸고 상기 에피택시얼 층과 동일한 도전형을 가지면서 상기 에피택시얼 층의 적어도 일부 영역의 다수 불순물과 다른 다수 불순물을 갖는 불순물 영역이 배치된다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 아이솔레이션을 관통하며 상기 제1 아이솔레이션 상으로 돌출되는 제1 핀 활성 영역을 포함한다. 상기 제1 핀 활성 영역은 돌출 영역들 및 상기 돌출 영역들 사이의 리세스 영역을 갖는다. 상기 리세스 영역은 폭 보다 깊이가 크다. 상기 제1 핀 활성 영역의 상기 돌출 영역들과 중첩하는 제1 게이트 구조체들이 배치된다. 상기 제1 게이트 구조체들의 측면들 상에 제1 절연성 스페이서들이 배치된다. 상기 리세스 영역을 채우는 제1 에피택시얼 층이 배치된다. 상기 제1 에피택시얼 층의 측면들 및 바닥을 감싸며 상기 제1 에피택시얼 층과 동일한 도전형을 갖는 불순물 영역이 배치된다. 상기 리세스 영역의 측벽들은 상기 제1 게이트 구조체들과 이격되면서 상기 제1 절연성 스페이서들의 바닥들과 중첩한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 소스/드레인 영역은 에피택시얼 층 및 상기 에피택시얼 층의 측면 및 바닥면을 둘러싸는 불순물 영역을 포함할 수 있다. 상기 불순물 영역은 상기 에피택시얼 층과 동일한 도전형을 가지면서 상기 에피택시얼 층의 다수 불순물과 다른 다수 불순물을 가질 수 있다. 상기 불순물 영역의 다수 불순물은 상기 에피택시얼 층의 상기 다수 불순물의 원소 보다 확산성이 낮은 원소로 형성될 수 있다. 이와 같은 에피택시얼 층 및 상기 불순물 영역은 트랜지스터의 소스/드레인일 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 불순물 영역은 적어도 두 번 이상의 도핑 공정을 진행하여 형성하되, 상기 에피택시얼 층의 바닥면 하부에 위치하는 상기 불순물 영역의 하부 부분은 한 번의 도핑 공정으로 형성될 수 있다. 따라서, 본 발명의 기술적 사상의 실시 예들에 따르면, 상기 불순물 영역의 상기 하부 부분에 과도하게 불순물이 주입되는 것을 방지할 수 있다. 따라서, 고집적화 경향에 따른 숏 채널을 보다 쉽게 제어할 수 있는 소스/드레인의 구조 및 소스/드레인 형성 방법을 제공할 수 있으므로, 반도체 소자의 불량 발생을 억제하고, 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도들이다.
도 7a 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 나타낸 단면도이다.
도 19 및 도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예를 나타낸 단면도들이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)를 나타낸 평면도이다. 도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예를 나타낸 단면도들이다. 도 2a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 도 1의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 제1 트랜지스터 영역(TR_1)을 갖는 기판(3)이 제공될 수 있다. 상기 기판(3)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 상기 제1 트랜지스터 영역(TR_1)의 상기 기판(3)은 제1 웰 영역(Well_1)을 가질 수 있다. 상기 제1 트랜지스터 영역(TR_1)의 상기 기판(3) 상에 제1 아이솔레이션 영역(6)이 배치될 수 있다. 상기 제1 아이솔레이션 영역(6)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 트랜지스터 영역(TR_1)의 상기 기판(3) 상에 상기 제1 아이솔레이션 영역(6)을 관통하며 상기 제1 아이솔레이션 영역(6) 상으로 돌출되는 제1 핀 활성 영역(10)이 배치될 수 있다. 상기 제1 핀 활성 영역(10) 및 상기 제1 웰 영역(Well_1)은 제1 도전형일 수 있다. 상기 제1 핀 활성 영역(10)은 라인 모양 또는 바 모양일 수 있다.
상기 제1 핀 활성 영역(10)을 가로지르며 상기 제1 아이솔레이션 영역(6) 상으로 연장되는 제1 게이트 구조체들(75)이 배치될 수 있다. 상기 제1 게이트 구조체들(75)의 각각은 제1 계면 산화 층(78), 제1 게이트 유전체(81) 및 제1 게이트 전극(84)을 포함할 수 있다. 상기 제1 게이트 전극(84)은 상기 제1 핀 활성 영역(10)을 가로지르며 상기 제1 아이솔레이션 영역(6) 상으로 연장될 수 있고, 상기 제1 게이트 유전체(81)는 상기 제1 게이트 전극(84)의 바닥 및 측면을 덮을 수 있고, 상기 제1 계면 산화 층(78)은 상기 제1 게이트 유전체(81)와 상기 제1 핀 활성 영역(10) 사이에 배치될 수 있다. 상기 제1 게이트 유전체(81)는 고유전체(high-k dielectric)로 형성될 수 있다.
상기 제1 게이트 구조체들(75) 상에 제1 절연성 캐핑 패턴들(87)이 배치될 수 있다. 상기 제1 게이트 구조체들(75) 및 상기 제1 절연성 캐핑 패턴들(87)의 측면들 상에 제1 절연성 스페이서들(30)이 배치될 수 있다.
상기 제1 핀 활성 영역(10)은 돌출 영역들(PR) 및 상기 돌출 영역들(PR) 사이의 리세스 영역들(RR)을 가질 수 있다. 상기 돌출 영역들(PR) 중 서로 인접하는 한 쌍의 돌출 영역들(PR) 사이에 하나의 리세스 영역(RR)이 배치될 수 있다. 상기 리세스 영역들(RR)의 각각은 서로 인접하는 돌출 영역들(PR) 사이에 배치될 수 있다. 상기 제1 게이트 구조체들(75)은 상기 돌출 영역들(PR)과 중첩할 수 있다. 상기 제1 게이트 구조체들(75)은 상기 제1 돌출 영역들(PR) 보다 작은 폭을 가질 수 있다.
상기 제1 트랜지스터 영역(TR_1)의 상기 기판(3) 상에 제1 에피택시얼 층(54)이 배치될 수 있다. 상기 제1 에피택시얼 층(54)은 상기 제1 핀 활성 영역(10)의 상기 제1 리세스 영역들(RR) 내에 배치될 수 있다.
일 예에서, 상기 제1 에피택시얼 층들(54)의 각각은 제1 하부 영역(LR_1) 및 상기 제1 하부 영역(LR_1) 상의 제1 상부 영역(UR_1)을 포함할 수 있다. 상기 제1 하부 영역(LR_1)은 상기 제1 리세스 영역들(RR)을 채울 수 있고, 상기 제1 상부 영역(UR_1)은 상기 제1 하부 영역(LR_1)으로부터 상기 제1 게이트 구조체들(75) 사이로 연장될 수 있다. 상기 제1 상부 영역(UR_1)은 상기 제1 하부 영역(LR_1) 보다 작은 폭을 가질 수 있다.
일 예에서, 상기 리세스 영역들(RR)의 각각은 폭(ΔW) 보다 큰 깊이(ΔH)를 가질 수 있다. 따라서, 상기 리세스 영역들(RR)을 채우는 상기 제1 에피택시얼 층들(54)의 상기 제1 하부 영역들(LR_1)의 각각은 폭(ΔW) 보다 큰 높이(ΔH)를 가질 수 있다.
상기 제1 에피택시얼 층들(54) 상에 도전성의 제1 콘택 구조체들(95)이 배치될 수 있다.
상기 제1 콘택 구조체들(95)의 각각은 금속-실리사이드 층(97) 및 상기 금속-실리사이드 층(97) 상의 콘택 플러그(98)를 포함할 수 있다.
상기 제1 절연성 스페이서들(30)은 상기 제1 게이트 구조체들(75)과 상기 제1 에피택시얼 층들(54)의 상기 상부 영역들(UR_1) 사이에 개재되면서, 상기 제1 게이트 구조체들(75)과 제1 콘택 구조체들(95) 사이로 연장될 수 있다.
일 예에서, 상기 제1 리세스 영역들(RR_1)의 측벽들은 상기 제1 절연성 스페이서들(30)의 바닥들과 접촉할 수 있다. 상기 제1 리세스 영역들(RR_1)의 측벽들은 상기 제1 절연성 스페이서들(30)의 바닥들과 중첩할 수 있다. 상기 제1 리세스 영역들(RR_1)의 측벽들은 상기 제1 게이트 구조체들(75)과 이격될 수 있다. 여기서, 상기 제1 리세스 영역들(RR_1)의 측벽들은 상기 제1 리세스 영역들(RR_1) 내의 상기 제1 에피택시얼 층들(54)의 상기 하부 영역들(LR_1)의 측면들 또는 상기 돌출 영역들(PR_1)의 측면들로 이해될 수도 있다.
상기 제1 에피택시얼 층들(54)에 인접하는 상기 제1 핀 활성 영역(10) 내에 불순물 영역들(49)이 배치될 수 있다. 상기 제1 핀 활성 영역(10) 내에서, 상기 불순물 영역들(49)은 서로 이격될 수 있다.
상기 불순물 영역들(49) 및 상기 제1 에피택시얼 층들(54)은 서로 동일한 도전형을 가질 수 있다. 상기 불순물 영역들(49) 및 상기 제1 에피택시얼 층들(54)은 상기 제1 핀 활성 영역(10) 및 상기 제1 웰 영역(Well_1)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 웰 영역(Well_1) 및 상기 제1 핀 활성 영역(10)이 P 형의 도전형을 가지는 경우에, 상기 불순물 영역들(49) 및 상기 제1 에피택시얼 층들(54)은 N 형의 도전형을 가질 수 있다. 따라서, 상기 불순물 영역들(49) 및 상기 제1 에피택시얼 층들(54)은 앤모스 트랜지스터의 소스/드레인 영역들(SD_1)을 구성할 수 있다. 따라서, 상기 제1 트랜지스터 영역(TR_1)은 앤모스 트랜지스터 영역일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 웰 영역(Well_1) 및 상기 제1 핀 활성 영역(10)이 N 형의 도전형을 가지는 경우에, 상기 불순물 영역들(49) 및 상기 제1 에피택시얼 층들(54)은 P 형의 도전형을 가질 수도 있다.
일 예에서, 상기 불순물 영역들(49)의 다수 불순물(majority impurity)은 상기 제1 에피택시얼 층들(54)의 상기 제1 하부 영역들(LR_1)의 다수 불순물과 다를 수 있다. 예를 들어, 상기 불순물 영역들(49)의 다수 불순물(majority impurity)은 제1 원소일 수 있고, 상기 제1 에피택시얼 층들(54)의 상기 제1 하부 영역들(LR_1)의 다수 불순물은 상기 제1 원소와 다른 제2 원소일 수 있다. 상기 제1 원소는 상기 제2 원소 보다 확산성이 낮을 수 있다. 예를 들어, 상기 제1 원소는 상기 제2 원소 보다 상기 제1 핀 활성 영역(10) 내에서의 확산 속도가 느린 원소일 수 있다. 상기 제1 원소는 아세닉(As) 일 수 있고, 상기 제2 원소는 인(P) 일 수 있다.
일 예에서, 상기 제1 절연성 스페이서들(30) 각각의 적어도 일부는 상기 불순물 영역들(49)의 다수 불순물(majority impurity)을 형성하는 상기 제1 원소를 포함할 수 있다.
일 예에서, 상기 제1 에피택시얼 층들(54)에서, 상기 제1 하부 영역들(LR_1)의 다수 불순물과 상기 제1 상부 영역들(UR_1)의 다수 불순물은 서로 동일한 원소, 예를 들어 인(P)일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 에피택시얼 층들(54)의 상기 제1 하부 영역들(LR_1)과 상기 제1 상부 영역들(UR_1)은 서로 다른 원소를 다수 불순물로 포함할 수도 있다. 예를 들어, 상기 제1 하부 영역들(LR_1)은 인(P)을 다수 불순물로 포함할 수 있고, 상기 제1 상부 영역들(UR_1)은 아세닉(As)을 다수 불순물로 포함할 수 있다.
일 예에서, 상기 제1 에피택시얼 층들(54)의 상기 제1 상부 영역들(UR_1)은 상기 제1 하부 영역들(LR_1) 보다 불순물 농도가 높을 수 있다.
일 예에서, 상기 제1 에피택시얼 층들(54)의 상기 제1 상부 영역들(UR_1)은 상기 제1 하부 영역들(LR_1) 및 상기 불순물 영역들(49) 보다 불순물 농도가 높을 수 있다.
일 예에서, 상기 불순물 영역들(49)은 상기 제1 하부 영역들(LR_1)의 적어도 일부의 영역 보다 불순물 농도가 높을 수 있다.
변형 예에서, 상기 제1 에피택시얼 층들(54)의 상기 제1 하부 영역들(LR_1)은 서로 다른 불순물 농도를 갖는 부분들을 포함할 수 있다. 이와 같이 서로 다른 불순물 농도를 갖는 부분들을 포함하는 상기 제1 에피택시얼 층들(54)의 상기 제1 하부 영역들(LR_1)의 일 예에 대하여 도 3을 참조하여 설명하기로 한다.
도 3을 참조하면, 상기 제1 에피택시얼 층들(54)의 상기 제1 하부 영역들(LR_1)의 각각은 저농도 영역(56) 및 상기 저농도 영역(56) 보다 불순물 농도가 높은 고농도 영역(57)을 포함할 수 있다.
상기 저농도 영역들(56)은 상기 고농도 영역들(57) 보다 상기 불순물 영역들(49)에 인접 또는 가까울 수 있다. 상기 고농도 영역들(57)은 상기 제1 에피택시얼 층들(54)의 가운데에 배치될 수 있다. 상기 고농도 영역들(57)의 상부는 상기 제1 상부 영역들(UR_1)에 의해 덮일 수 있고, 상기 고농도 영역들(57)의 측면들 및 바닥들은 상기 저농도 영역들(56)에 의해 둘러싸일 수 있다.
다시, 도 2a 및 도 2b를 참조하면, 상기 불순물 영역들(49)은 상기 제1 리세스 영역들(RR)의 측벽에 인접하는 사이드 부분들(side portions; SP) 및 상기 제1 리세스 영역들(RR)의 바닥 하부의 하부 부분들(B)을 포함할 수 있다.
상기 불순물 영역들(49)에서, 상기 사이드 부분들(SP) 각각의 수평 폭(T1, T2)은 상기 하부 부분들(B) 각각의 수직 길이(D) 보다 작을 수 있다.
상기 불순물 영역들(49)의 상기 사이드 부분들(SP)의 각각은 서로 다른 폭을 갖는 제1 부분(S1) 및 제2 부분(S2)을 포함할 수 있다. 상기 불순물 영역들(49)의 상기 사이드 부분들(SP)에서, 상기 제2 부분(S2)은 상기 제1 부분(S1)의 하부에 배치되며 상기 제1 부분(S1)의 폭(T1) 보다 작은 폭(T2)을 가질 수 있다.
상기 불순물 영역들(49)의 상기 사이드 부분들(SP)의 각각은 서로 다른 폭을 갖는 부분들을 포함할 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 도 4에 도시된 바와 같이, 상기 불순물 영역들(49)은 실질적으로 균일한 수평 폭을 갖는 사이드 부분들을 가질 수 있다.
본 발명의 기술적 사상은 도 1 내지 도 4에서 설명한 구성요소들을 포함할 수 있는 상기 제1 트랜지스터 영역(TR_1)을 포함하는 반도체 소자에 한정되지 않는다. 이하에서, 도 5, 도 6a 및 도 6b를 참조하여 도 1 내지 도 4에서 설명한 구성요소들을 포함할 수 있는 상기 제1 트랜지스터 영역(TR_1)과 함께, 제2 트랜지스터 영역(TR2)을 포함하는 반도체 소자(100)를 설명하기로 한다.
도 5, 도 6a 및 도 6b를 참조하면, 제1 트랜지스터 영역(TR_1) 및 제2 트랜지스터 영역(TR2)을 포함하는 기판(3)을 준비할 수 있다. 상기 제1 트랜지스터 영역(TR_1)의 상기 기판(3) 상에 도 1, 도 2a 및 도 2b를 참조하여 설명한 구성요소들이 배치될 수 있다. 여기서, 도 1, 도 2a 및 도 2b를 참조하여 설명한 구성요소들 중 상기 제1 에피택시얼 층들(54)은 도 3에서 설명한 것과 같이 상기 저농도 영역(56) 및 상기 고농도 영역(57)을 갖도록 변형될 수 있고, 상기 불순물 영역들(49)은 도 4에서 설명한 것과 같이 실질적으로 균일한 폭의 사이드 부분들을 갖도록 변형될 수 있다.
상기 제2 트랜지스터 영역(TR_2)의 상기 기판(3)의 제2 웰 영역(We11_2) 상에 제2 아이솔레이션 영역(8)을 관통하며 상기 제2 아이솔레이션 영역(8) 상으로 돌출되는 제2 핀 활성 영역(12)이 배치될 수 있다. 상기 제2 웰 영역(Well_2)은 상기 제1 트랜지스터 영역(TR_1)의 상기 제1 웰 영역(Well_1)과 다른 도전형일 수 있다. 예를 들어, 상기 제1 웰 영역(Well_1)은 P-형의 도전형일 수 있고, 상기 제2 웰 영역(Well_2)은 N-형의 도전형일 수 있다. 상기 제2 핀 활성 영역(12)은 상기 제2 웰 영역(Well_2)과 같은 도전형일 수 있다.
상기 제2 핀 활성 영역(12)을 가로지르며 상기 제2 아이솔레이션 영역(8) 상으로 연장되는 제2 게이트 구조체들(76)이 배치될 수 있다. 상기 제2 게이트 구조체들(76)의 각각은 제2 계면 산화 층(79), 제2 게이트 유전체(82) 및 제2 게이트 전극(85)을 포함할 수 있다. 상기 제2 게이트 전극(85)은 상기 제2 핀 활성 영역(12)을 가로지르며 상기 제2 아이솔레이션 영역(8) 상으로 연장될 수 있고, 상기 제2 게이트 유전체(82)는 상기 제2 게이트 전극(85)의 바닥 및 측면을 덮을 수 있고, 상기 제2 계면 산화 층(79)은 상기 제2 게이트 유전체(82)와 상기 제2 핀 활성 영역(12) 사이에 배치될 수 있다.
상기 제2 게이트 구조체들(76) 상에 제2 절연성 캐핑 패턴들(88)이 배치될 수 있다. 상기 제1 게이트 구조체들(76) 및 상기 제2 절연성 캐핑 패턴들(88)의 측면들 상에 제2 절연성 스페이서들(32)이 배치될 수 있다.
상기 제2 핀 활성 영역(12)은 리세스 영역(63)을 가질 수 있다. 상기 제2 핀 활성 영역(12)의 리세스 영역(63)은 상기 제2 게이트 구조체들(76) 사이의 상기 제2 핀 활성 영역(12) 내에 배치될 수 있다.
상기 제2 핀 활성 영역(12)의 리세스 영역(63) 내에 제2 에피택시얼 층(66)이 배치될 수 있다. 상기 제2 에피택시얼 층(66)은 상기 제2 리세스 영역(63)을 채우며 상기 제2 핀 활성 영역(12) 상으로 돌출될 수 있다. 상기 제2 에피택시얼층(66)은 피모스 트랜지스터의 소스/드레인 영역들(SD_2)일 수 있다. 상기 제2 에피택시얼 층(66)은 제2 하부 영역(LR_2) 및 상기 제2 하부 영역(LR_2) 상의 제2 상부 영역(UR_2)을 포함할 수 있다.
일 예에서, 상기 제2 상부 영역(UR_2)은 상기 제2 하부 영역(LR_2) 보다 높은 불순물 농도를 가질 수 있다.
일 예에서, 상기 제1 소스/드레인 영역들(SD_1)은 상기 제1 에피택시얼 층들(54)의 측면 및 바닥면들을 둘러싸는 상기 불순물 영역들(49)을 포함할 수 있고, 상기 제2 소스/드레인 영역(SD_2)은 상기 제2 에피택시얼 층(66)을 둘러싸는 불순물 영역을 포함하지 않을 수 있다. 상기 제2 에피택시얼 층(66)의 측면 및 바닥면은 상기 제2 에피택시얼 층(66)과 동일한 도전형을 가지면서 상기 제2 에피택시얼 층(66)의 다수 불순물의 원소와 다른 원소로 형성되는 다수 불순물을 갖는 불순물 영역에 의해 둘러싸이지 않을 수 있다.
상기 제2 에피택시얼 층들(66) 상에 상기 제1 콘택 구조체들(95)과 동일한 구조 및 물질로 형성될 수 있는 제2 콘택 구조체들(96)이 배치될 수 있다. 상기 제2 콘택 구조체들(96)의 각각은, 상기 금속-실리사이드 층(97) 및 상기 금속-실리사이드 층(97) 상의 상기 콘택 플러그(98)를 포함할 수 있다.
다음으로, 도 7a 내지 도 17을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다.
도 5와 함께, 도 7a 및 도 7b를 참조하면, 제1 트랜지스터 영역(TR_1) 및 제2 트랜지스터 영역(TR2)을 포함하는 기판(3)을 준비할 수 있다. 상기 기판(3)은 반도체 기판일 수 있다. 상기 제1 트랜지스터 영역(TR_1)의 상기 기판(3) 상에 제1 아이솔레이션 영역(6)을 관통하며 상기 제1 아이솔레이션 영역(6) 상으로 돌출되는 제1 핀 활성 영역(10)을 형성하면서 상기 제2 트랜지스터 영역(TR_2)의 상기 기판(3) 상에 제2 아이솔레이션 영역(8)을 관통하며 제2 아이솔레이션 영역(8) 상으로 돌출되는 제2 핀 활성 영역(12)을 형성할 수 있다. 상기 제1 핀 활성 영역(10)은 상기 기판(3)의 제1 웰 영역(Well_1) 상에 형성될 수 있고, 상기 제2 핀 활성 영역(12)은 상기 기판(3)의 제2 웰 영역(Well_2) 상에 형성될 수 있다. 상기 제1 웰 영역(Well_1)은 제1 도전형일 수 있고, 상기 제2 웰 영역(Well_2)은 상기 제1 도전형과 다른 제2 도전형일 수 있다. 상기 제1 핀 활성 영역(10)은 상기 제1 도전형일 수 있고, 상기 제2 핀 활성 영역(12)은 상기 제2 도전형일 수 있다. 일 예에서, 상기 제1 도전형은 P형일 수 있고, 상기 제2 도전형은 N형일 수 있다.
상기 제1 핀 활성 영역(10)을 가로지르며 상기 제1 아이솔레이션 영역(6) 상으로 연장되는 제1 패턴들(14), 및 제2 핀 활성 영역(12)을 가로지르며 상기 제2 아이솔레이션 영역(8) 상으로 연장되는 제2 패턴들(16)을 형성할 수 있다.
상기 제1 및 제2 패턴들(14, 16)의 각각은 차례로 적층된 버퍼 산화 층(18), 예비 게이트 패턴(20) 및 마스크 패턴(22)을 포함할 수 있다.
상기 버퍼 산화 층(18)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 예비 게이트 패턴(20)은 폴리 실리콘 등과 같은 물질로 형성될 수 있고, 상기 마스크 패턴(22)은 실리콘 질화물 등과 같은 물질로 형성될 수 있다.
도 5와 함께, 도 8을 참조하면, 상기 제1 및 제2 패턴들(14, 16)을 갖는 기판 상에 스페이서 층(24)을 형성할 수 있다. 상기 스페이서 층(24)은 실리콘 질화물, 실리콘 산화물 또는 저-유전 물질(low-k material) 중 적어도 하나를 포함하는 절연성 물질로 형성될 수 있다.
도 5와 함께, 도 9를 참조하면, 상기 제2 트랜지스터(TR2) 영역의 상기 기판(3) 상에 마스크(27)를 형성할 수 있다. 상기 마스크(27)는 상기 제2 트랜지스터 영역(TR2)의 상기 스페이서 층(24)을 덮을 수 있다. 상기 마스크(27)는 SOH(spin on hardmask) 등과 같은 물질로 형성될 수 있다.
상기 제1 트랜지스터 영역(TR_1) 상의 상기 스페이서 층(24)을 식각하여 제1 절연성 스페이서들(30)을 형성할 수 있다. 상기 제1 핀 활성 영역(10)을 부분 식각하여 얕은 리세스 영역들(36)을 형성할 수 있다. 상기 제1 핀 활성 영역(10)을 부분 식각하는 것은 이방성 식각 공정을 이용하여 진행할 수 있다.
상기 얕은 리세스 영역들(36)의 측벽들 및 바닥들에 인접하는 상기 제1 핀 활성 영역(10) 내에 제1 불순물 영역들(42)을 형성할 수 있다. 상기 제1 핀 활성 영역(10) 내에 형성되는 상기 제1 불순물 영역들(42)은 서로 이격될 수 있다.
일 예에서, 상기 제1 불순물 영역들(42)을 형성하는 것은 경사 이온 주입 공정을 이용하는 것을 포함할 수 있다. 변형 예에서, 상기 제1 불순물 영역들(42)을 형성하는 것은 플라즈마 도핑(plasma doping) 공정을 이용하는 것을 포함할 수 있다.
일 예에서, 상기 제1 불순물 영역들(42)을 형성하는 것은 경사 이온 주입 공정 또는 플라즈마 도핑 공정을 이용하여 상기 제1 핀 활성 영역(10) 내에 제1 원소를 도핑시키는 것을 포함할 수 있다. 상기 제1 원소는 As 등과 같은 불순물 일 수 있다.
일 예에서, 상기 제1 불순물 영역들(42)을 형성하기 위한 도핑 공정 동안에, 상기 제1 절연성 스페이서들(30)의 적어도 일부에 상기 제1 원소가 주입될 수 있다.
일 예에서, 상기 제1 불순물 영역들(42)을 형성하는 것은 불순물 확산을 위한 어닐링 공정 없이, 상기 제1 핀 활성 영역(10) 내에 제1 원소를 도핑시키는 것을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 불순물 영역들(42)을 형성하는 것은 상기 제1 핀 활성 영역(10) 내에 제1 원소를 도핑시키는 동안에, 또는 상기 제1 원소를 도핑 시킨 후에 상기 제1 원소의 확산을 위한 어닐링 공정을 진행할 수도 있다.
도 5와 함께, 도 10을 참조하면, 상기 제1 핀 활성 영역(10)을 식각하여 상기 얕은 리세스 영역들(도 9의 36) 보다 폭 및 깊이가 증가한 제1 리세스 영역들(RR)을 형성할 수 있다. 상기 제1 리세스 영역들(RR)은 깊은 리세스 영역들일 수 있다. 상기 제1 리세스 영역들(RR)은 상기 제1 불순물 영역들(42)의 하부를 관통할 수 있다. 상기 제1 불순물 영역들(42)은 상기 제1 리세스 영역들(RR)의 측벽들에 인접하는 상기 제1 핀 활성 영역(10) 내에 잔존할 수 있다.
도 5와 함께, 도 11을 참조하면, 경사 이온 주입 공정 또는 플라즈마 도핑 공정을 진행하여, 제1 리세스 영역들(RR)의 측벽들에 인접하는 상기 제1 핀 활성 영역(10) 내에 불순물을 주입하여 불순물 영역(49)을 형성할 수 있다.
일 예에서, 상기 제1 리세스 영역들(RR)의 바닥들은 상기 얕은 리세스 영역들(도 9의 36)의 바닥들 보다 낮기 때문에, 상기 제1 리세스 영역들(RR)의 바닥면부터 상기 제1 패턴들(14) 사이의 공간(space)의 상부까지의 종횡비는 상기 얕은 리세스 영역들(도 9의 36)의 바닥면으로부터 상기 제1 패턴들(14) 사이의 공간의 상부까지의 종횡비 보다 클 수 있다. 종횡비가 증가할수록 이온들이 주입되는 입사각이 작아질 수 있다. 따라서, 상기 제1 리세스 영역들, 즉 깊은 리세스 영역들(RR)의 측면들로 주입되는 불순물은 상기 얕은 리세스 영역들(도 9의 36)의 측면들로 주입되는 불순물 보다 얕게 주입될 수 있다. 따라서, 상기 불순물 영역들(49)의 사이드 부분들의 각각은 제1 부분(S1) 및 상기 제1 부분(S1) 보다 불순물이 얕게 주입되며 상기 제1 부분(S1) 하부에 배치되는 제2 부분(S2)을 포함할 수 있다. 상기 불순물 영역들(49)의 사이드 부분들(S1, S2)은 상기 제1 리세스 영역들(RR)의 측벽들과 마주보는 부분들일 수 있다. 또한, 상기 불순물 영역들(49)은 상기 제1 리세스 영역들(RR)의 하부에 배치되는 하부 부분들(B)을 포함할 수 있다. 상기 불순물 영역들(49)의 상기 하부 부분들(B)의 수직 길이는 상기 불순물 영역들(49)의 사이드 부분들 각각의 수평 폭 보다 클 수 있다.
도 5와 함께, 도 12를 참조하면, 선택적 에피택시얼 성장 공정을 진행하여, 상기 제1 리세스 영역들(RR) 상에 에피택시얼 층들(54)을 형성할 수 있다.
일 예에서, 상기 에피택시얼 층들(54)을 형성하는 것은 상기 제1 리세스 영역들(RR)이 형성된 기판을 세정하고, 선택적 에피택시얼 공정을 진행하여 상기 제1 리세스 영역들(RR)의 측벽들 및 바닥으로부터 반도체 물질 층을 성장시키는 것을 포함할 수 있다.
일 예에서, 상기 에피택시얼 층들(54)은 실리콘 에피택시얼 층들로 형성될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 에피택시얼 층들(54)은 실리콘 에피택시얼 층, 실리콘 저마늄 에피택시얼 층 또는 저마늄 에피택시얼 층 중 적어도 하나를 포함하도록 형성될 수도 있다.
일 예에서, 상기 제1 에피택시얼 층들(54)은 상기 불순물 영역들(49)과 동일한 도전형을 가지면서 상기 불순물 영역들(49)과 다른 원소로 도핑될 수 있다. 예를 들어, 상기 불순물 영역들(49)은 아세닉(As)으로 도핑될 수 있고, 상기 제1 에피택시얼 층들(54)은 인-시튜 공정을 이용하여 인(P)으로 도핑될 수 있다.
변형 예에서, 상기 제1 에피택시얼 층들(54)은 도 3에 도시된 바와 같이 저농도 영역(56)을 갖도록 형성한 후, 고농도 영역(57)을 갖도록 형성할 수 있다. 예를 들어, 상기 제1 에피택시얼 층들(54)을 형성하는 것은 상기 제1 리세스 영역들(RR)의 바닥 및 측벽으로부터 저농도로 인-시튜 도핑된 반도체 층을 성장시키고, 이어서 고농도로 인-시튜 도핑된 반도체 층을 성장시키는 것을 포함할 수 있다.
도 5와 함께, 도 13을 참조하면, 상기 제2 트랜지스터 영역(TR2)의 상기 스페이서 층(24)을 식각하여 제2 절연성 스페이서들(32)을 형성할 수 있다. 상기 제2 패턴들(16) 사이의 상기 제2 핀 활성 영역(12)의 제2 리세스 영역들(60) 내에 선택적으로 제2 에피택시얼 층들(63)을 선택적으로 형성할 수 있다.
상기 제2 절연성 스페이서들(32) 및 상기 제2 리세스 영역들(60)을 형성하는 것은 상기 제1 트랜지스터 영역(TR_1)을 덮으며 상기 제2 트랜지스터 영역(TR2)을 노출시키는 마스크(60)를 형성하고, 상기 제2 트랜지스터 영역(TR2)의 상기 스페이서 층(24)을 식각하여 제2 절연성 스페이서들(32)을 형성하고, 상기 마스크(60), 상기 제2 패턴들(16) 및 상기 제2 절연성 스페이서들(32)을 식각 마스크로 이용하여 상기 제2 핀 활성 영역(12)을 식각하여 상기 제2 리세스 영역들(60)을 형성하는 것을 포함할 수 있다.
도 5와 함께, 도 14를 참조하면, 상기 마스크(60)를 제거할 수 있다. 상기 제2 리세스 영역들(60) 내에 선택적으로 제2 에피택시얼 층들(66)을 형성할 수 있다. 상기 제2 에피택시얼 층들(66)은 상기 제1 에피택시얼 층들(54)과 다른 도전형으로 형성될 수 있다.
상기 제1 및 제2 에피택시얼 층들(54, 66)을 갖는 기판 상에 절연성 물질을 형성하고, 상기 마스크 패턴들(22)이 제거되면서 상기 예비 게이트 패턴들(20)이 노출될 때까지 상기 절연성 물질을 평탄화하여 층간 절연 층(69)을 형성할 수 있다.
도 5와 함께, 도 15를 참조하면, 상기 예비 게이트 패턴들(20) 및 상기 버퍼 산화 층들(18)을 선택적으로 제거하여, 상기 제1 트랜지스터 영역(TR_1) 상에 제1 게이트 트렌치들(72)을 형성하면서 상기 제2 트랜지스터 영역(TR2) 상에 제2 게이트 트렌치들(73)을 형성할 수 있다.
도 5와 함께, 도 16을 참조하면, 상기 제1 게이트 트렌치들(72) 내에 제1 게이트 구조체들(75)을 형성할 수 있고, 상기 제2 게이트 트렌치들(73) 내에 제2 게이트 구조체들(76)을 형성할 수 있다. 상기 제1 게이트 구조체들(75)의 각각은 제1 계면 산화 층(78), 제1 게이트 유전체(81) 및 제1 게이트 전극(84)을 포함할 수 있다. 상기 제2 게이트 구조체들(75)의 각각은 제2 계면 산화 층(79), 제2 게이트 유전체(82) 및 제2 게이트 전극(85)을 포함할 수 있다.
상기 제1 게이트 전극들(84) 상의 제1 게이트 캐핑 패턴들(87) 및 상기 제2 게이트 전극들(85) 상의 제2 게이트 캐핑 패턴들(88)을 형성할 수 있다. 상기 제1 및 제2 게이트 캐핑 패턴들(87, 88)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
도 5와 함께, 도 17을 참조하면, 상기 층간 절연 층(69)을 패터닝하여 상기 제1 및 제2 에피택시얼 층들(54, 66)을 노출시키는 콘택 개구부들(89)을 형성할 수 있다. 상기 제1 에피택시얼 층들(54) 내에 제1 불순물을 주입하여 제1 상부 영역들(UR_1)을 형성할 수 있고, 상기 제2 에피택시얼 층들(66) 내에 상기 제1 불순물과 다른 제2 불순물을 주입하여 제2 상부 영역들(UR_2)을 형성할 수 있다.
상기 제1 에피택시얼 층들(54)에서, 상기 제1 상부 영역들(UR_1)의 하부는 제1 하부 영역들(LR_1)로 명명될 수 있다. 상기 제2 에피택시얼 층들(66)에서, 상기 제2 상부 영역들(UR_2)의 하부는 제2 하부 영역들(LR_2)로 명명될 수 있다.
상기 제1 에피택시얼 층들(54)에서, 상기 제1 상부 영역들(UR_1)은 상기 제1 하부 영역들(LR_1) 보다 높은 불순물 농도로 형성될 수 있다. 상기 제2 에피택시얼 층들(66)에서, 상기 제2 상부 영역들(UR_2)은 상기 제2 하부 영역들(LR_2) 보다 높은 불순물 농도를 가질 수 있다.
상기 제1 에피택시얼 층들(54) 및 상기 불순물 영역들(49)은 상기 제1 트랜지스터 영역(TR_1)의 소스/드레인 영역(SD_1)일 수 있고, 상기 제2 에피택시얼 층들(66)은 상기 제2 트랜지스터 영역(TR_2)의 소스/드레인 영역(SD_2)일 수 있다.
다시, 도 5와 함께 도 6a 및 도 6b를 참조하면, 상기 제1 에피택시얼 층들(54) 상에 제1 콘택 구조체들(95)을 형성하면서, 상기 제2 에피택시얼 층(66) 상에 제2 콘택 구조체들(96)을 형성할 수 있다. 상기 제1 및 제2 콘택 구조체들(95, 96)의 각각은 금속-실리사이드 층(97) 및 상기 금속-실리사이드 층(97) 상의 콘택 플러그(98)를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예에 따르면, 도 8에서와 같이 상기 스페이서 층(24)을 형성하고, 상기 제2 트랜지스터 영역(TR2)을 덮는 마스크(27)를 형성하고, 도 9에서와 같이 상기 제1 트랜지스터 영역(TR_1) 상의 상기 스페이서 층(24)을 식각하여 제1 절연성 스페이서들(30)을 형성하고, 상기 제1 핀 활성 영역(10)을 부분 식각하여 얕은 상기 리세스 영역들(36)을 형성하는 것을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이러한 방법에 한정되지 않는다. 예를 들어, 도 8에서와 같이 상기 스페이서 층(24)을 형성한 후에, 도 18에 도시된 바와 같이, 상기 스페이서 층(도 8의 24)을 이방성 식각하여 상기 제1 트랜지스터 영역(TR_1) 상에 상기 제1 절연성 스페이서들(30)을 형성함과 동시에 상기 제2 트랜지스터 영역(TR_1) 상에 제2 절연성 스페이서들(30)을 형성하고, 상기 제2 트랜지스터 영역(TR2)을 덮는 마스크(27)를 형성한 후에, 도 9에서 설명한 상기 리세스 영역들(36)을 형성하기 위한 식각 공정을 진행할 수도 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예에 따르면, 도 9에서와 같이 상기 얕은 리세스 영역(36)을 형성한 후에, 제1 불순물 영역들(42)을 형성하고, 도 10에서와 같이 깊은 리세스 영역(RR)을 형성하는 것을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이러한 방법에 한정되지 않는다. 예를 들어, 도 19에 도시된 같이 상기 제1 패턴들(14) 사이의 상기 제1 핀 활성 영역(10) 내에 제1 불순물 영역들(142)을 형성한 후에, 도 20에 도시된 바와 같이, 도 10에서 설명한 상기 깊은 리세스 영역(RR)에 대응할 수 있는 깊은 리세스 영역(1RR)을 형성하고, 상기 제1 불순물 영역들(142) 하부에 제2 불순물 영역들(148)을 형성하여 도 11에서 설명한 상기 불순물 영역들(49)에 대응할 수 있는 불순물 영역들(149)을 형성할 수도 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 제1 소스/드레인 영역(SD_1)은 상기 제1 에피택시얼 층(54) 및 상기 제1 에피택시얼 층(54)의 측면 및 바닥면을 둘러싸는 상기 불순물 영역(49)을 포함할 수 있다. 상기 불순물 영역(49)은 상기 제1 에피택시얼 층(54)과 동일한 도전형을 가지면서 상기 제1 에피택시얼 층(54)의 다수 불순물과 다른 다수 불순물을 가질 수 있다. 상기 불순물 영역(49)의 다수 불순물은 상기 제1 에피택시얼 층(54)의 상기 다수 불순물의 원소 보다 확산성이 낮은 원소로 형성될 수 있다. 상기 불순물 영역(49)은 적어도 두 번 이상의 도핑 공정을 진행하여 형성하되, 상기 제1 에피택시얼 층(54)의 바닥면 하부에 위치하는 상기 불순물 영역(49)의 하부 부분(B)은 한 번의 도핑 공정으로 형성될 수 있다. 따라서, 본 발명의 기술적 사상의 실시 예들에 따르면, 상기 불순물 영역(49)의 상기 하부 부분(B)에 과도하게 불순물이 주입 및 확산되는 것을 방지할 수 있다. 따라서, 고집적화 경향에 따른 숏 채널을 보다 쉽게 제어할 수 있는 상기 제1 소스/드레인 영역(SD_1)의 형성 방법 및 구조를 제공할 수 있으므로, 반도체 소자의 불량 발생을 억제하고, 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 기판 Well_1 : 제1 웰 영역
Well_2 : 제2 웰 영역 6 : 제1 아이솔레이션 영역
8 : 제2 아이솔레이션 영역 10 : 제1 핀 활성 영역
12 : 제2 핀 활성 영역 PR : 돌출 영역들
RR : 리세스 영역들 14 : 제1 패턴들
16 : 제2 패턴들 18 : 버퍼 산화 층
20 : 예비 게이트 패턴 22 : 마스크 패턴
24 : 스페이서 층 27 : 마스크
30 : 제1 절연성 스페이서들 32 : 제2 절연성 스페이서들
36 : 얕은 리세스 영역들 42 : 제1 불순물 영역
RR : 리세스 영역들 49 : 불순물 영역
54 : 제1 에피택시얼 층 56 : 저농도 영역
57 : 고농도 영역 60 : 마스크
63 : 제2 리세스 영역들 66 : 제2 에피택시얼 층
69 : 층간 절연 층 72 : 게이트 트렌치들
75 : 제1 게이트 구조체들 76 : 제2 게이트 구조체들
78 : 제1 계면 산화 층 79 : 제2 계면 산화 층
81 : 제1 게이트 유전체 82 : 제2 게이트 유전체
84 : 제1 게이트 전극들 85 : 제2 게이트 전극들
87 : 제1 게이트 캐핑 패턴들 88 : 제2 게이트 캐핑 패턴들
89 : 콘택 개구부 UR_1 : 제1 상부 영역
UR_2 : 제2 상부 영역 LR_1 : 제1 하부 영역
LR_2 : 제2 하부 영역 S/D_1 : 제1 소스/드레인 영역
S/D_2: 제2 소스/드레인 영역 95 : 제1 콘택 구조체
96 : 제2 콘택 구조체 97 : 금속-실리사이드 층
98 : 콘택 플러그

Claims (10)

  1. 돌출 영역들 및 상기 돌출 영역들 사이의 리세스 영역을 갖는 핀 활성 영역;
    상기 돌출 영역들과 중첩하는 게이트 구조체들;
    상기 리세스 영역 내에 배치되며 폭 보다 큰 높이를 갖는 에피택시얼 층; 및
    상기 핀 활성 영역 내에 배치되며 상기 리세스 영역의 측벽 및 바닥을 감싸고 상기 에피택시얼 층과 동일한 도전형을 가지면서 상기 에피택시얼 층의 적어도 일부 영역의 다수 불순물과 다른 다수 불순물을 갖는 불순물 영역을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 불순물 영역은 상기 에피택시얼 층의 측벽들과 마주보는 사이드 부분들 및 상기 에피택시얼 층의 바닥과 마주보는 하부 부분을 포함하되, 상기 하부 부분의 수직 길이는 상기 사이드 부분들 각각의 폭 보다 큰 반도체 소자.
  3. 제 1 항에 있어서,
    상기 불순물 영역의 다수 불순물은 제1 원소이고, 상기 에피택시얼 층의 적어도 일부 영역의 다수 불순물은 상기 제1 원소 보다 높은 확산성을 갖는 제2 원소인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 에피택시얼 층은 저농도 영역 및 상기 저농도 영역 보다 높은 불순물 농도를 갖는 고농도 영역을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 불순물 영역은 상기 에피택시얼 층의 상기 저농도 영역 보다 높은 불순물 농도를 갖는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 에피택시얼 층은 상기 게이트 구조체들 사이로 연장되는 상부 영역을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 에피택시얼 층의 상기 상부 영역은 상기 저농도 영역 보다 높은 불순물 농도를 갖는 반도체 소자.
  8. 제1 아이솔레이션을 관통하며 상기 제1 아이솔레이션 상으로 돌출되는 제1 핀 활성 영역, 상기 제1 핀 활성 영역은 돌출 영역들 및 상기 돌출 영역들 사이의 리세스 영역을 갖고, 상기 리세스 영역은 폭 보다 깊이가 크고;
    상기 제1 핀 활성 영역의 상기 돌출 영역들과 중첩하는 제1 게이트 구조체들;
    상기 제1 게이트 구조체들의 측면들 상의 제1 절연성 스페이서들;
    상기 리세스 영역을 채우는 제1 에피택시얼 층; 및
    상기 제1 에피택시얼 층의 측면들 및 바닥을 감싸며 상기 제1 에피택시얼 층과 동일한 도전형을 갖는 불순물 영역을 포함하되,
    상기 리세스 영역의 측벽들은 상기 제1 게이트 구조체들과 이격되면서 상기 제1 절연성 스페이서들의 바닥들과 중첩하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 불순물 영역은 상기 리세스 영역의 측벽들과 마주보는 사이드 부분들을 포함하되, 상기 사이드 부분들의 각각은 서로 다른 폭을 갖는 부분들을 포함하는 반도체 소자.
  10. 제 8 항에 있어서,
    제2 아이솔레이션을 관통하며 상기 제2 아이솔레이션 상으로 돌출되고 상기 제1 핀 활성 영역과 다른 도전형을 갖는 제2 핀 활성 영역;
    상기 제2 핀 활성 영역을 가로지르는 제2 게이트 구조체들; 및
    상기 제2 핀 활성 영역의 리세스 영역 내의 제2 에피택시얼 층을 더 포함하되,
    상기 제2 에피택시얼 층은 상기 제1 에피택시얼 층과 다른 도전형을 갖고,
    상기 제2 에피택시얼 층의 측면 및 바닥면은 상기 제2 에피택시얼 층과 동일한 도전형을 가지면서 상기 제2 에피택시얼 층의 다수 불순물의 원소와 다른 원소로 형성되는 다수 불순물을 갖는 불순물 영역에 의해 둘러싸이지 않는 반도체 소자.
KR1020160078516A 2016-06-23 2016-06-23 불순물 영역을 갖는 반도체 소자 KR102619874B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160078516A KR102619874B1 (ko) 2016-06-23 2016-06-23 불순물 영역을 갖는 반도체 소자
US15/424,081 US9911809B2 (en) 2016-06-23 2017-02-03 Semiconductor device having impurity region
US15/887,773 US10164017B2 (en) 2016-06-23 2018-02-02 Method of forming a semiconductor device having impurity region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160078516A KR102619874B1 (ko) 2016-06-23 2016-06-23 불순물 영역을 갖는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20180000763A true KR20180000763A (ko) 2018-01-04
KR102619874B1 KR102619874B1 (ko) 2024-01-03

Family

ID=60677910

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160078516A KR102619874B1 (ko) 2016-06-23 2016-06-23 불순물 영역을 갖는 반도체 소자

Country Status (2)

Country Link
US (2) US9911809B2 (ko)
KR (1) KR102619874B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102619874B1 (ko) * 2016-06-23 2024-01-03 삼성전자주식회사 불순물 영역을 갖는 반도체 소자
KR20180076424A (ko) * 2016-12-27 2018-07-06 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10522656B2 (en) 2018-02-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd Forming epitaxial structures in fin field effect transistors
CN110718464B (zh) * 2018-07-12 2023-03-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20220092689A (ko) * 2020-12-24 2022-07-04 삼성전자주식회사 반도체 장치 및 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020819A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
KR20110123733A (ko) * 2009-01-26 2011-11-15 글로벌파운드리즈 인크. 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
KR20130088704A (ko) * 2012-01-31 2013-08-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 바디 컨택 및 이의 제조 방법
KR20140110690A (ko) * 2013-03-08 2014-09-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 변형된 웰 영역을 갖는 finfet
KR20160037710A (ko) * 2014-09-29 2016-04-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 격리 및 도핑되지 않은 채널을 갖는 집적 회로 구조체 및 그 형성방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000056248A (ko) 1999-02-18 2000-09-15 윤종용 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 및 그 제조방법
US6703269B2 (en) 2002-04-02 2004-03-09 International Business Machines Corporation Method to form gate conductor structures of dual doped polysilicon
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
JP2004241755A (ja) 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
KR100731105B1 (ko) 2005-12-29 2007-06-21 동부일렉트로닉스 주식회사 모스 트랜지스터 제조 방법
US8207523B2 (en) 2006-04-26 2012-06-26 United Microelectronics Corp. Metal oxide semiconductor field effect transistor with strained source/drain extension layer
DE102007030053B4 (de) 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
KR101263648B1 (ko) 2007-08-31 2013-05-21 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법.
KR101107204B1 (ko) 2008-12-29 2012-01-25 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
US20110049582A1 (en) 2009-09-03 2011-03-03 International Business Machines Corporation Asymmetric source and drain stressor regions
US20110147848A1 (en) * 2009-12-23 2011-06-23 Kuhn Kelin J Multiple transistor fin heights
KR101116356B1 (ko) 2010-01-29 2012-03-09 주식회사 하이닉스반도체 플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법
US9263345B2 (en) 2012-04-20 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. SOI transistors with improved source/drain structures with enhanced strain
TWI458097B (zh) 2012-12-12 2014-10-21 Beyond Innovation Tech Co Ltd 溝渠式閘極金氧半場效電晶體及其製造方法
US9123826B1 (en) * 2014-03-24 2015-09-01 International Business Machines Corporation Single crystal source-drain merged by polycrystalline material
KR102619874B1 (ko) * 2016-06-23 2024-01-03 삼성전자주식회사 불순물 영역을 갖는 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020819A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
KR20110123733A (ko) * 2009-01-26 2011-11-15 글로벌파운드리즈 인크. 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
KR20130088704A (ko) * 2012-01-31 2013-08-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 바디 컨택 및 이의 제조 방법
KR20140110690A (ko) * 2013-03-08 2014-09-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 변형된 웰 영역을 갖는 finfet
KR20160037710A (ko) * 2014-09-29 2016-04-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 격리 및 도핑되지 않은 채널을 갖는 집적 회로 구조체 및 그 형성방법

Also Published As

Publication number Publication date
US20170373151A1 (en) 2017-12-28
US20180158911A1 (en) 2018-06-07
KR102619874B1 (ko) 2024-01-03
US10164017B2 (en) 2018-12-25
US9911809B2 (en) 2018-03-06

Similar Documents

Publication Publication Date Title
KR101435739B1 (ko) 핀 구조 상의 가드 링
KR100828030B1 (ko) 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법
KR100745917B1 (ko) 반도체 소자의 제조 방법
US7154154B2 (en) MOS transistors having inverted T-shaped gate electrodes
KR102619874B1 (ko) 불순물 영역을 갖는 반도체 소자
JP5341639B2 (ja) 半導体装置および半導体装置の製造方法
KR20160149405A (ko) 반도체 소자 및 그 제조 방법
US10014406B2 (en) Semiconductor device and method of forming the same
CN109841673B (zh) 半导体装置及其制造方法
KR100854501B1 (ko) 리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법
TW201828478A (zh) 半導體裝置及其製造方法
KR101430833B1 (ko) 전력 ｍｏｓｆｅｔ 및 그 형성 방법
KR100890256B1 (ko) 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조 방법
US8310004B2 (en) Semiconductor device and process for producing the same
KR102350485B1 (ko) 반도체 소자
JP4519442B2 (ja) Ｍｏｓトランジスター及びその製造方法
KR20090121475A (ko) 수직형 반도체 소자 및 그의 제조방법
KR100929635B1 (ko) 수직형 트랜지스터 및 그의 형성방법
JP2022141029A (ja) スイッチングデバイスとその製造方法
JP2011071233A (ja) 半導体装置およびその製造方法
US10290728B2 (en) Semiconductor device and manufacturing method thereof
KR20080006268A (ko) 터널링 전계 효과 트랜지스터의 제조 방법
KR20060014672A (ko) 리세스된 채널영역들을 갖는 모스 트랜지스터들을채택하는 반도체 장치들 및 그 제조방법들
KR100935194B1 (ko) 반도체 소자 및 그의 제조방법
KR20080065355A (ko) 반도체 소자의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant