JP2011071233A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】複数のトレンチを含むトレンチゲート構造のトランジスタにおける特性ばらつきを低減する。
【解決手段】トレンチゲート構造を有するトランジスタを含む半導体装置１００において、ゲート幅方向において、複数のトレンチ１６２は、両側方に形成された素子分離絶縁膜１１０とそれぞれ接して形成されたトレンチ１６２ａおよびトレンチ１６２ｂを含み、トレンチ１６２ａおよびトレンチ１６２ｂのゲート幅方向の幅が、これらの間に形成された他のトレンチ１６２ｃのゲート幅方向の幅以上となるように形成されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

寸法を大きくすることなく、トランジスタの実質的なチャネル幅を広くするために、チャネル領域において基板にトレンチ等の凹凸を形成する技術が知られている。

たとえば、特許文献１（特開平１１−１０３０５８号公報）や特許文献２（特開昭５１−１４７２６９号公報）には、基板表面にトレンチを形成したトレンチゲート構造のトランジスタを含む半導体装置が記載されている。また、特許文献３（特開２００７−５５６８号公報）には、半導体基板上に形成されたソース、ドレイン領域間に形成されたチャネル部の幅方向に複数の突起状のシリコン領域を形成し、このシリコン領域の突起上に前記チャネル部に対向させてゲート絶縁膜およびゲート電極を配置した半導体装置が記載されている。また、このような凹凸を形成した場合、凸部の寸法を小さくすると、トランジスタ動作時に空乏層が凸部全体を覆う完全空乏化が実現し、短チャネル効果、サブスレッショルド係数が改善できる(特許文献４(特開２００５−０８５９６０号公報))。このような完全空乏化により閾値の基板電位依存性が小さくなることをメリットとして適切な回路構成に利用することもできる。

特許文献５（特開２００７−２２０７８３号公報）には、電界効果型トランジスタの素子分離領域、ソース及びドレイン領域、チャネル領域が、半導体基板表面上に設けた複数の溝に沿って構成されていることを特徴とする半導体装置が記載されている。これにより、従来の半導体製造工程を大きく変更することなく、電界効果型トランジスタの実効的なチャネル面積の増大が可能な半導体装置が提供されると記載されている。ところで、当該文献においては、ＭＯＳトランジスタは、以下の手順で製造されている。
（１）シリコン基板の表面に矩形溝を形成する。
（２）ＭＯＳトランジスタの活性領域すなわちチャネル領域とソース及びドレイン領域を囲む素子分離領域を、シリコン基板に２酸化シリコンを埋め込むことによって形成する。
（３）活性領域にボロンイオンを注入し、チャネルの不純物濃度を制御する。イオン注入の条件をボロンの分布が溝の深さ以上に広がるように選ぶ。
（４）ゲート絶縁膜を形成する。
（５）全面にポリシリコンを堆積し、ゲート電極パターンに加工する。その後、ゲート電極及びソース・ドレイン領域に砒素をイオン注入し、不活性ガス中で８００℃の活性化熱処理を施し、金属配線工程を経ることにより、ＭＯＳトランジスタを完成する。

特開平１１−１０３０５８号公報 特開昭５１−１４７２６９号公報 特開２００７−５５６８号公報 特開２００５−０８５９６０号公報 特開２００７−２２０７８３号公報

しかし、従来、上記のようなトレンチゲート構造とした場合に、ゲート幅方向の素子分離絶縁膜との間の端部において、トレンチ構造の繰り返し形状が途切れることによる特性ばらつきが生じるという問題があった。図１８を参照して説明する。

図１８は、トレンチゲート構造を有するトランジスタのゲート幅方向の断面図である。ここでは、トランジスタは、基板１２と、基板１２表面に形成されたチャネル領域１８と、素子分離絶縁膜１０と、を含む。素子分離絶縁膜１０で囲まれたチャネル領域１８において、複数のトレンチ６２が形成されている。基板１２上には、トレンチ６２を埋め込むように形成されたゲート電極２２と、基板１２とゲート電極２２との間に設けられたゲート絶縁膜２０とが設けられている。ここで、複数のトレンチ６２は、隣接するトレンチ６２間の幅（図中ａ）が等しい繰り返し構造を有するように形成される。これにより、トレンチ６２間のチャネル領域１８の幅を等しくすることができる。

しかし、素子分離絶縁膜１０とトレンチ６２とは別リソグラフィ工程で形成されるため、基板１２表面にトレンチ６２を形成する際に、素子分離絶縁膜１０の位置に対して目ずれが生じると、端部の形状が異なってしまう。たとえば、図１８（ａ）に示した構成では、両端のトレンチ６２と素子分離絶縁膜１０との距離が略等しい（いすれもｂ）が、図１８（ｂ）に示した構成では、図中右側の端部のトレンチ６２と素子分離絶縁膜１０との距離が、図中左側の端部のトレンチ６２と素子分離絶縁膜１０との距離よりも広くなっている。また、図１８（ｃ）に示した構成では、図中左側の端部のトレンチ６２と素子分離絶縁膜１０との距離が、図中右側の端部のトレンチ６２と素子分離絶縁膜１０との距離よりも広くなっている。これにより、トランジスタ全体の特性としては、単位トレンチゲート毎に考えると、あたかも端部のみ異なる特性のトランジスタが重なった状態となり、特性のばらつき等が生じ易い。また、とくに、トレンチ６２の数が少ない場合、この特性ばらつきの影響が相対的に大きくなってしまう。

本発明によれば、
基板と、
前記基板の一面に形成された第１導電型のソース領域およびドレイン領域、ゲート長方向において前記ソース領域および前記ドレイン領域の間の前記基板の前記一面に形成された第２導電型のチャネル領域、前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成された複数のトレンチ、前記基板の前記一面の前記チャネル領域において、前記複数のトレンチの内部を埋め込むように形成されたゲート電極、ならびに前記基板と前記ゲート電極との間に設けられたゲート絶縁膜を有するトランジスタと、
ゲート長方向において前記ソース領域および前記ドレイン領域の側方に設けられるとともに、ゲート幅方向において前記複数のトレンチの両側方に形成され、前記トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜と、
を含み、
ゲート幅方向において、前記複数のトレンチは、前記両側方に形成された前記素子分離絶縁膜とそれぞれ接して形成された第１のトレンチおよび第２のトレンチを含み、当該第１のトレンチおよび当該第２のトレンチのゲート幅方向の幅が、これらの間に形成された他のトレンチのゲート幅方向の幅以上となるように形成された半導体装置が提供される。

本発明によれば、
トランジスタを含む半導体装置の製造方法であって、
一面に、トランジスタが形成される領域を区分けする素子分離絶縁膜が形成された基板に第２導電型の不純物イオンを注入して前記一面にチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するように複数のトレンチを形成する工程と、
前記基板の前記一面の前記チャネル領域において、前記複数のトレンチの内部を埋め込むようにゲート絶縁膜およびゲート電極を形成する工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記複数のトレンチを形成する工程において、前記複数のトレンチを、ゲート幅方向において前記チャネル領域の両側方に形成され、ゲート幅方向において前記チャネル領域の両側方に形成された前記素子分離絶縁膜をそれぞれ削るようにして形成された第１のトレンチおよび第２のトレンチを含むようにして形成する半導体装置の製造方法が提供される。

この構成によれば、たとえば端部に形成されたトレンチ等、一部のトレンチが、チャネル領域と素子分離絶縁膜とをまたぐように形成され、トレンチが素子分離絶縁膜と接するように形成される。そのため、端部のトレンチと素子分離絶縁膜との間にチャネル領域が存在しないようにすることができる。これにより、トレンチ形成時の素子分離絶縁膜に対する位置ずれが生じた場合でも、チャネル領域の幅のばらつきが生じるのを防ぐことができる。

また、この構成によれば、素子分離絶縁膜と接して形成された第１のトレンチおよび第２のトレンチのゲート幅方向の幅が、これらの間に形成された他のトレンチのゲート幅方向の幅以上となっている。そのため、第１のトレンチおよび第２のトレンチにおいても、他のトレンチと同様に、ゲート絶縁膜およびゲート電極の埋め込みを良好にすることができ、その周囲のチャネル領域への電圧印加状態を均一にすることができ、特性ばらつきを防ぐことができる。

ところで、特許文献５においては、表面に複数のトレンチ（溝）が形成された基板に、素子分離絶縁膜を形成する手順が記載されている。ここで、特許文献５においては、トレンチの位置関係と素子分離絶縁膜との位置関係については考慮されておらず、複数のトレンチが形成された基板のランダムな位置に素子分離絶縁膜が形成されている。そのため、トレンチと素子分離絶縁膜とが接して設けられる場合もあり得る。しかし、特許文献５に記載された構成では、以下のような問題が生じる。

図１９は、特許文献５に記載されたように、表面に複数のトレンチ２が形成された基板１に素子分離絶縁膜３を形成する場合のゲート幅方向の断面図である。ここで、素子分離絶縁膜３は、基板１のトレンチ２に対してランダムに形成される。

図１９（ａ）は、本発明の構成と同様、素子分離絶縁膜３に接する端部のトレンチ２のゲート幅方向の幅を他のトレンチ２のゲート幅方向の幅と同じｄ１とすることができた場合を想定した構成を示す図である。しかし、特許文献５に記載の技術では、トレンチ２が形成された後に素子分離絶縁膜３が形成される。そのため、図１９（ａ）に示したような構成を製造するためには、トレンチ２の端部に対して目ずれがまったく生じないようにして素子分離絶縁膜３を形成しなければならない。しかし、リソグラフィ工程において、目ずれが生じないような制御は、実質的には不可能である。そのため、図１９（ａ）に示したような構成とすることはできない。

図１９（ｂ）に示すように、たとえば素子分離絶縁膜３が図１９（ａ）に示した状態よりも左側にずれて形成されると、素子分離絶縁膜３と接するトレンチ２のゲート幅方向の幅がｄ２（ｄ１＞ｄ２）となり、狭くなってしまう。このように、トレンチ２の幅が意図したものよりも狭くなってしまうと、後にトレンチ２内にゲート絶縁膜およびゲート電極を形成する際に、埋め込みを良好にすることができないおそれが生じる。トレンチ２内のゲート絶縁膜およびゲート電極の埋め込みができないと、その周囲のチャネル領域への電圧印加状態が他の部分と異なってしまい、特性ばらつきが生じてしまう。

一方、図１９（ｃ）に示すように、たとえば素子分離絶縁膜３が図１９（ａ）に示した状態よりも右側にずれて形成されると、素子分離絶縁膜３とトレンチ２との間に基板１、すなわちチャネル領域が存在することになり、図１８を参照して説明したのと同様の問題が生じる。そのため、特許文献５に記載の方法では、従来の特性ばらつきが生じるという問題を解決することができない。

本発明によれば、素子分離絶縁膜を削るようにして第１のトレンチおよび第２のトレンチを形成するので、複数のトレンチの寸法を、リソグラフィ工程のみで決定することができる。そのため、第１のトレンチおよび第２のトレンチの幅を、設定どおりに所望の幅とすることができる。また、とくに、トレンチの数が少ない場合、従来、特性ばらつきの影響が相対的に大きくなっていたが、本発明の構成によれば、効果を顕著に得ることができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、複数のトレンチを含むトレンチゲート構造のトランジスタにおける特性ばらつきを低減することができる。

本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す平面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 従来の問題点を説明するための図である。 従来の問題点を説明するための図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。図２は、本実施の形態における半導体装置の構成の一例を示す平面図である。図１（ａ）は、図２のＡ−Ａ’断面図、図１（ｂ）は、図２のＣ−Ｃ’断面図、図１（ｃ）は、図２のＢ−Ｂ’断面図である。なお、構成をわかりやすくするために、図２では、各領域を線のみで示している。また、以下では、第１導電型がｎ型、第２導電型がｐ型である場合を例として示すが、逆の場合も同様とすることができる。

半導体装置１００は、基板１０２と、基板１０２の一面側に形成されたトランジスタとを含む。基板１０２は、シリコン基板等の半導体基板とすることができる。

基板１０２の一面には、ｐ型（第２導電型）の不純物拡散領域であるウェル１０４と、ｎ型（第１導電型）の不純物拡散領域であるソース領域１１２およびドレイン領域１１３と、ソース領域１１２およびドレイン領域１１３の外周にそれぞれ設けられ、ｎ型（第１導電型）の不純物拡散領域であるオフセット領域１０５およびオフセット領域１０６とが形成されている。

オフセット領域１０５およびオフセット領域１０６、ソース領域１１２およびドレイン領域１１３は、ウェル１０４内に形成されており、ウェル１０４のうち、ゲート長方向においてソース領域１１２およびドレイン領域１１３の間に設けられ、オフセット領域１０５およびオフセット領域１０６で規定された領域がｐ型（第２導電型）のチャネル領域１０８となる。なお、図１においても、構成をわかりやすくするために、ウェル１０４およびオフセット領域１０５およびオフセット領域１０６の領域を線のみ（破線）で示している。

半導体装置１００は、基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成された複数のトレンチ１６２と、トレンチ１６２の内部を埋め込むように形成されたゲート電極１２２と、ゲート電極１２２と基板１０２との間に形成されたゲート絶縁膜１２０と、ゲート電極１２２の側壁に形成されたサイドウォール１２４とを含む。

本実施の形態において、ソース領域１１２およびドレイン領域１１３の表面にはシリサイド層１１４が、ゲート電極１２２の表面にはシリサイド層１２６がそれぞれ形成されている。基板１０２上には、層間絶縁膜１４０が形成されている。層間絶縁膜１４０には、ソース領域１１２およびドレイン領域１１３上のシリサイド層１１４にそれぞれ接続されるコンタクト１５０と、ゲート電極１２２上のシリサイド層１２６に接続されるコンタクト１５４とが形成されている。

主として、ソース領域１１２、ドレイン領域１１３、オフセット領域１０５、オフセット領域１０６、ゲート絶縁膜１２０、ゲート電極１２２、チャネル領域１０８、および複数のトレンチ１６２によりトランジスタが構成される。

また、基板１０２の一面には、素子分離絶縁膜１１０が形成されている。素子分離絶縁膜１１０は、ゲート長方向においてソース領域１１２およびドレイン領域１１３の側方に設けられるとともに、ゲート幅方向において複数のトレンチ１６２の両側方に形成され、トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けして他の領域から分離する。なお、トレンチ１６２の深さと、素子分離絶縁膜１１０の深さとは、トレンチ１６２の方が素子分離絶縁膜１１０よりも深い場合、素子分離絶縁膜１１０の方がトレンチ１６２よりも深い場合、および深さが等しい場合等種々の構成とすることができるが、本実施の形態においては、素子分離絶縁膜１１０がトレンチ１６２よりも深く形成された構成とすることができる。

本実施の形態において、図１（ｃ）に示すように、複数のトレンチ１６２は、ゲート幅方向において、両側方に形成された素子分離絶縁膜１１０とそれぞれ接して形成されたトレンチ１６２ａ（第１のトレンチ）およびトレンチ１６２ｂ（第２のトレンチ）を含む。ここで、トレンチ１６２ａとトレンチ１６２ｂとの間に形成された他のトレンチ１６２を、説明上トレンチ１６２ｃとして示す。トレンチ１６２ａおよびトレンチ１６２ｂは、ゲート幅方向の幅が、これらの間に形成された他のトレンチ１６２ｃのゲート幅方向の幅以上に形成されている。本実施の形態においては、トレンチ１６２ａおよびトレンチ１６２ｂのゲート幅方向の幅が、これらの間に形成された他のトレンチ１６２ｃのゲート幅方向の幅と同じ幅に形成された例を示す。

トレンチゲート構造を有する半導体装置を形成する場合、トランジスタの実質的なチャネル幅を広くするために、できるだけ多くのトレンチを設けるように設計される。そのため、各トレンチのゲート幅方向の幅は、リソグラフィ工程で製造可能な最小寸法とする等、微小に形成されることが多い。このような構成において、たとえば特許文献５に記載された技術に関して図１９（ｂ）を参照して説明したように、幅の狭いトレンチが存在すると、ゲート絶縁膜およびゲート電極の埋め込みを良好に行うことができず、特性ばらつきが生じるおそれがある。本実施の形態において、素子分離絶縁膜１１０と接するトレンチ１６２ａおよびトレンチ１６２ｂのゲート幅方向の幅を、その間に形成されたトレンチ１６２ｃのゲート幅方向の幅と等しくすることにより、トレンチ１６２ａおよびトレンチ１６２ｂにおいても、トレンチ１６２ｃと同様にゲート絶縁膜１２０およびゲート電極１２２の埋め込みを良好に行うことができ、特性ばらつきを防ぐことができる。

次に、本実施の形態における半導体装置１００の製造手順を説明する。
図３から図７は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図２のＡ−Ａ’断面、およびＢ−Ｂ’断面に対応する図を示す。
なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。

まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する（図３（ａ））。素子分離絶縁膜１１０は、たとえばＳＴＩ（Shallow Trench Isolation）とすることができる。また、ここで、とくに限定されないが、素子分離絶縁膜１１０の膜厚は、たとえば３００ｎｍ〜１μｍ程度とすることができる。

つづいて、基板１０２の一面上に、オフセット領域１０５およびオフセット領域１０６を形成する領域が開口したレジスト膜１５８を形成する。次いで、レジスト膜１５８をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入してオフセット領域１０５およびオフセット領域１０６を形成する（図３（ｂ））。ここで、オフセット領域１０５およびオフセット領域１０６のｎ型の不純物濃度は、たとえば１×１０^１６ａｔｏｍｓ／ｃｍ^３〜１×１０^１８ａｔｏｍｓ／ｃｍ^３程度とすることができる。この後、レジスト膜１５８を除去する。

つづいて、図示していないが、基板１０２上にウェル１０４を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板１０２上の全面に、たとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンをイオン注入してウェル１０４を形成する。ここで、ウェル１０４のｐ型の不純物濃度は、たとえば１Ｅ１５ａｔｏｍｓ／ｃｍ^３から１Ｅ１７ａｔｏｍｓ／ｃｍ^３程度とすることができる。この後、レジスト膜を除去する。

つづいて、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口部１７２ａ、開口部１７２ｂ、および開口部１７２ｃが形成されたレジスト膜１７０を形成する。ここで、開口部１７２ａおよび開口部１７２ｂは、それぞれトレンチ１６２ａおよびトレンチ１６２ｂを形成するための開口部、開口部１７２ｃは、トレンチ１６２ｃを形成するための開口部である。本実施の形態において、開口部１７２ａ、開口部１７２ｂ、および開口部１７２ｃは、いずれも、ゲート長方向の幅が等しく形成されている。また、開口部１７２ａ、開口部１７２ｂ、および開口部１７２ｃは、隣接する開口部間のゲート長方向の間隔が等しくなるように形成することができる。

次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口部１７２ａ、開口部１７２ｃおよび開口部１７２ｂ内に基板１０２表面を露出させる（図４（ａ））。このとき、開口部１７２ａおよび開口部１７２ｂ内には、素子分離絶縁膜１１０も露出している。その後、レジスト膜１７０をマスクとして、開口部内の基板１０２および素子分離絶縁膜１１０をプラズマエッチングして、トレンチ１６２ａ、トレンチ１６２ｃ、およびトレンチ１６２ｂを含む複数のトレンチ１６２を形成する（図４（ｂ））。ここで、エッチングは、素子分離絶縁膜１１０を構成するたとえばシリコン酸化膜と基板１０２とのエッチングレートが同等となる条件で行うことができる。本実施の形態において、トレンチ１６２の深さは、たとえば５００ｎｍから２μｍ程度とすることができる。この後、レジスト膜１７０を除去する。

このとき、ゲート幅方向において、トレンチ１６２ａおよびトレンチ１６２ｂは、それぞれ、素子分離絶縁膜１１０を削るように形成される。本実施の形態において、基板１０２表面に素子分離絶縁膜１１０を形成した後に、素子分離絶縁膜１１０の一部を削るようにしてトレンチ１６２ａおよびトレンチ１６２ｂを形成するので、トレンチ１６２ａおよびトレンチ１６２ｂを、それぞれ、レジスト膜１７０の開口部１７２ａおよび開口部１７２ｂの開口幅どおりに形成することができる。これにより、トレンチ１６２ａおよびトレンチ１６２ｂのゲート幅方向の幅を、設定どおりに、トレンチ１６２ｃの幅と同様となるように形成することができる。

他の方法として、レジスト膜１７０をマスクとして開口部内の熱酸化膜１６０を除去した後、レジスト膜１７０を除去し、残った熱酸化膜１６０をマスクとしてトレンチ１６２を形成してもよい。

次いで、熱酸化膜１６０を希釈フッ酸等で一端除去した後、基板１０２表面を熱酸化して、トレンチ１６２および基板１０２表面にゲート絶縁膜１２０を形成する（図５（ａ））。

この後、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図５（ｂ））。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。本実施の形態において、上述したように、トレンチ１６２ａおよびトレンチ１６２ｂのゲート幅方向の幅を、トレンチ１６２ｃのゲート幅方向の幅と等しくすることができるので、トレンチ１６２ａおよびトレンチ１６２ｂにおいても、ゲート絶縁膜１２０およびゲート電極１２２の埋め込みを良好に行うことができる。つづいて、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする（図６（ａ））。

次いで、ゲート電極１２２の側壁にサイドウォール１２４を形成する（図６（ｂ））。サイドウォール１２４は、酸化膜または窒化膜等の絶縁膜により構成することができる。この後、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する（図７）。ここで、ソース領域１１２およびドレイン領域１１３のｎ型の不純物濃度は、たとえば１×１０^２０ａｔｏｍｓ／ｃｍ^３〜１×１０^２２ａｔｏｍｓ／ｃｍ^３程度とすることができる。

つづいて、基板１０２表面およびゲート電極１２２の表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する。この後、基板１０２上の全面に層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト１５０およびコンタクト１５４を形成する。これにより、図１に示した構成の半導体装置１００が得られる。

本実施の形態において、チャネル領域１０８に形成された複数のトレンチ１６２の端部のトレンチであるトレンチ１６２ａおよびトレンチ１６２ｂが、チャネル領域１０８と素子分離絶縁膜１１０とをまたぐように形成され、素子分離絶縁膜１１０と接するように形成される。そのため、トレンチ１６２ａおよびトレンチ１６２ｂと素子分離絶縁膜１１０との間にチャネル領域１０８が存在しないようにすることができる。これにより、トレンチ１６２形成時の素子分離絶縁膜１１０に対する位置ずれが生じた場合でも、チャネル領域１０８の幅のばらつきが生じるのを防ぐことができる。

本実施の形態において、複数のトレンチ１６２は、繰り返し構造とすることができる。ここで、全てのトレンチ１６２において、トレンチ間の間隔を等しくすることができ、チャネル領域１０８の幅を等しくすることができるので、２次元的に見たときのチャネル形状を全て同じとすることができる。これにより、従来、部分的に形状が変わることにより、素子動作時の電位分布が他の領域と異なったり、形状が異なることにより製造工程中の熱処理時に起こる不純物の移動（熱拡散）の状況が変わっていたこと等により特性ばらつきが生じていたのを、防ぐことができる。

（第２の実施の形態）
第１の実施の形態においては、複数のトレンチ１６２のうち、素子分離絶縁膜１１０に接して設けられたトレンチ１６２ａおよびトレンチ１６２ｂのゲート幅方向の幅が、これらの間に形成された他のトレンチ１６２ｃのゲート幅方向の幅と同じ幅である場合を示した。しかし、本実施の形態において、トレンチ１６２ａおよびトレンチ１６２ｂは、ゲート幅方向の幅が、これらの間に形成された他のトレンチ１６２ｃのゲート幅方向の幅よりも広くなるように形成することができる。

図８は、本実施の形態における半導体装置１００の構成を示す平面図である。
図８に示すように、ゲート幅方向（図中縦方向）において、トレンチ１６２ａおよびトレンチ１６２ｂの幅ｗ_２は、その他のトレンチ１６２ｃの幅ｗ_１よりも広くなっている（ｗ_２＞ｗ_１）。

このような構成とすることにより、トレンチ１６２ａおよびトレンチ１６２ｂを形成する際に、これらが平面視で素子分離絶縁膜１１０と重なる精度を高めることができる。そのため、トレンチ１６２ａおよびトレンチ１６２ｂが、素子分離絶縁膜１１０と接しないように設けられ、素子分離絶縁膜１１０とトレンチ１６２ａおよびトレンチ１６２ｂとの間に基板１０２が存在してしまうおそれを低減することができる。このような構成としても、トレンチ１６２ａおよびトレンチ１６２ｂとそれぞれ隣接するトレンチ１６２ｃとの間の間隔は、トレンチ１６２ａおよびトレンチ１６２ｂ間にあるトレンチ１６２ｃ間の間隔と等しくなっているので、全てのトレンチ間の間隔を均一にすることができ、特性ばらつきが生じないようにすることができる。

また、本例では、トレンチ１６２が素子分離絶縁膜１１０よりも深く形成された構成を示す。

次に、本実施の形態における半導体装置１００の製造手順を説明する。
図９から図１２は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図８のＢ−Ｂ’断面に対応する図を示す。なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。なお、本実施の形態において、図８のＡ−Ａ’断面図、およびＣ−Ｃ’断面図は、素子分離絶縁膜１１０の深さとトレンチ１６２の深さとの関係が異なる点を除いて、第１の実施の形態で説明したのと同様とすることができるので、説明を省略する。

まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する。この手順は、第１の実施の形態において、図３（ａ）を参照して説明したのと同様とすることができる。この後、第１の実施の形態で図３（ｂ）および図４（ａ）を参照して説明したのと同様の手順にて、オフセット領域１０５およびオフセット領域１０６、ならびにウェル１０４を形成する（不図示）。

また、チャネル領域１０８（ウェル１０４）の下方に、ウェル１０４よりも不純物濃度の高いｐ型（第２導電型）のチャネルストッパ領域１０９を形成する（図９（ａ））。チャネルストッパ領域１０９を設けることにより、ウェル１０４がチャネル領域１０８として機能する領域を規定することができる。ここで、チャネルストッパ領域１０９におけるｐ型の不純物濃度は、たとえば５Ｅ１５ａｔｏｍｓ／ｃｍ^３から５Ｅ１７ａｔｏｍｓ／ｃｍ^３程度とすることができる。また、チャネルストッパ領域１０９は、後に基板１０２の一面にトレンチ１６２が形成されたときに、トレンチ１６２の底部がチャネルストッパ領域１０９と接するような深さに形成することができる。平面図示していないが、チャネルストッパ領域１０９は、ウェル１０４が形成された領域にわたって形成することができる。さらに、チャネルストッパ領域１０９は、トランジスタが形成された領域の周囲において、素子分離絶縁膜１１０の下方にも設けられた構成となるように形成することができる。これにより、チャネル領域１０８が、チャネルストッパ領域１０９および素子分離絶縁膜１１０により他の領域から分離されるような構成とすることができる。

次いで、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃが形成されたレジスト膜１８０を形成する（図９（ｂ））。ここで、開口部１８２ａ、開口部１８２ｂは、開口部１８２ｃよりも、ゲート幅方向の幅が広くなるように形成される。また、開口部１８２ａ、開口部１８２ｃ、および開口部１８２ｂは、隣接する開口部間の間隔が等しくなるように形成される。

次いで、レジスト膜１８０をマスクとして熱酸化膜１６０をエッチング除去して、開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃ内に基板１０２表面を露出させる。また、このとき、開口部１８２ａおよび開口部１８２ｂ内に露出した素子分離絶縁膜１１０も同時に除去され、凹部１６２ｄが形成される（図１０（ａ））。

この後、レジスト膜１８０を除去し、熱酸化膜１６０をマスクとして基板１０２をプラズマエッチングして基板１０２に、トレンチ１６２ａ、トレンチ１６２ｂ、およびトレンチ１６２ｃを形成する（図１０（ｂ））。ここで、凹部１６２ｄが形成されていた箇所は、そのまま基板１０２がエッチングされ、他の領域よりも深い凹部１６２ｅとなる。

本実施の形態においても、このとき、ゲート幅方向において、トレンチ１６２ａおよびトレンチ１６２ｂは、それぞれ、素子分離絶縁膜１１０を削るように形成される。本実施の形態において、基板１０２表面に素子分離絶縁膜１１０を形成した後に、素子分離絶縁膜１１０の一部を削るようにしてトレンチ１６２ａおよびトレンチ１６２ｂを形成するので、トレンチ１６２ａおよびトレンチ１６２ｂを、それぞれ、レジスト膜１８０の開口部１８２ａおよび開口部１８２ｂの開口幅どおりに形成することができる。これにより、トレンチ１６２ａおよびトレンチ１６２ｂのゲート幅方向の幅を、設定どおりに、トレンチ１６２ｃの幅より広くなるように形成することができる。

なお、ここでは熱酸化膜１６０をマスクとしてエッチングする例を示すが、第１の実施の形態において、図４（ｂ）に示した例のように、レジスト膜１８０を除去せずに、レジスト膜１８０をマスクとしてエッチング除去することもできる。

この後、熱酸化膜１６０を希釈フッ酸等で一端除去した後、基板１０２表面を熱酸化して、トレンチ１６２および基板１０２表面にゲート絶縁膜１２０を形成する（図１１（ａ））。

この後、基板１０２上の全面にゲート電極１２２となる導電膜を形成する。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。次いで、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする。

この後、ゲート電極１２２の側壁にサイドウォール１２４を形成する。この手順は、第１の実施の形態において、図６を参照して説明したのと同様とすることができる。この後、第１の実施の形態で説明したのと同様の手順で、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する。また、この後、第１の実施の形態で説明したのと同様にして、シリサイド層１１４およびシリサイド層１２６を形成する（図１１（ｂ））。

本実施の形態において、素子分離絶縁膜１１０は、シリコン酸化膜により構成することができる。このような構成において、図９（ｂ）に示したように、レジスト膜１８０の開口部１８２ａおよび開口部１８２ｂ内に露出した熱酸化膜１６０をエッチングするとき、素子分離絶縁膜１１０が熱酸化膜１６０と同材料で構成されているので、とくに制御しなければ、素子分離絶縁膜１１０もエッチングされる。本実施の形態においては、素子分離絶縁膜１１０を熱酸化膜１６０と同時にエッチングした構成とすることができる。これにより、工程を簡略化することができる。

この構成では、トレンチ１６２ａおよびトレンチ１６２ｂには他の箇所より深く形成された凹部１６２ｅが設けられ、他のトレンチ１６２ｃと形状が異なる。しかし、本実施の形態において、トレンチ１６２ａおよびトレンチ１６２ｂの、凹部１６２ｅの部分は、チャネルストッパ領域１０９内に形成される構成とすることができる。これにより、この部分がトランジスタの特性に影響を与えないようにすることができ、特性ばらつきを防ぐことができる。また、素子分離絶縁膜１１０と接する領域においては、ウェル１０４やチャネルストッパ領域１０９内の不純物が素子分離絶縁膜１１０の方に偏析しやすく、端部で、トランジスタの寄生動作が生じやすくなる。しかし、図１１（ｂ）に示した構成のように、トレンチ１６２ａおよびトレンチ１６２ｂの外側の端部のトレンチ深さを深くすることにより、このような寄生動作の影響を低減することができ、トランジスタの設計値（期待値）からのずれを小さくすることができる。とくに、トレンチの数が少ない場合に、端部の寄生動作の影響が相対的に大きくなるが、図１１（ｂ）に示したような構成とすることにより、影響を低減できる。

図１２は、図１１（ｂ）を参照して説明した半導体装置１００の他の例の構成を示す断面図である。ここでは、チャネルストッパ領域を、異なるイオン注入で形成されたチャネルストッパ領域１０９ａおよびチャネルストッパ領域１０９ｂで構成する点で、図１１（ｂ）に示した構成と異なる。ここでは、理解しやすくするために、チャネルストッパ領域１０９ａおよびチャネルストッパ領域１０９ｂにハッチングを入れている。

チャネルストッパ領域１０９ａは、ゲート幅方向において、トランジスタが形成された領域全体およびその領域周囲の素子分離絶縁膜１１０の下方にも形成される。チャネルストッパ領域１０９ｂは、素子分離絶縁膜１１０の下方に選択的に形成される。チャネルストッパ領域１０９ａは、チャネルストッパ領域１０９ｂよりも深く形成される。この構成は、二度のイオン注入を行うので、フォトリソグラフィ工程数は増加するが、チャネルストッパ領域１０９ｂを設けることにより、チャネルストッパ領域１０９ａの形成箇所を深くすることができ、チャネル領域１０８を深くとることができる。

次に、本実施の形態における半導体装置１００の他の構成を説明する。
本例では、素子分離絶縁膜１１０がトレンチ１６２よりも深く形成された構成を示す。図１３および図１４は、図９から図１２を参照して説明した半導体装置１００の変形例の製造手順の一例を示す工程断面図である。この例でも、平面図は、図８に示したのと同様になる。ここでは、図８のＢ−Ｂ’断面に対応する図を示す。なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。

まず、図９（ａ）および図９（ｂ）を示して説明したのと同様にして、基板１０２に素子分離絶縁膜１１０、チャネル領域１０８（ウェル１０４）、チャネルストッパ領域１０９、および熱酸化膜１６０を形成する。次いで、熱酸化膜１６０上に、開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃが形成されたレジスト膜１８０を形成する（図１３（ａ））。ここで、開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃは、図９（ｂ）に示したレジスト膜１８０に形成された開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃと同様とすることができる。

この後、レジスト膜１８０をマスクとして熱酸化膜１６０をエッチング除去して、開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃ内に基板１０２表面を露出させる（図１３（ｂ））。本例では、この段階で開口部１８２ａおよび開口部１８２ｂ内の素子分離絶縁膜１１０を除去しない点で、図１０（ａ）に示した例と異なる。この後、レジスト膜１８０をマスクとして、基板１０２および素子分離絶縁膜１１０をプラズマエッチングしてトレンチ１６２ａ、トレンチ１６２ｂ、およびトレンチ１６２ｃを形成する（図１３（ｃ））。ここで、エッチングは、素子分離絶縁膜１１０を構成するたとえばシリコン酸化膜と基板１０２とのエッチングレートが同等となる条件で行うことができる。

この後、レジスト膜１８０をたとえばアッシング等で除去する。次いで、熱酸化膜１６０をたとえば希釈フッ酸等で除去する。その後、基板１０２表面を熱酸化して、トレンチ１６２および基板１０２表面にゲート絶縁膜１２０を形成する（図１４（ａ））。

つづいて、基板１０２上の全面にゲート電極１２２となる導電膜を形成する。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。次いで、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする。この後、ゲート電極１２２の側壁にサイドウォール１２４を形成する。この後、第１の実施の形態で説明したのと同様の手順で、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する。これらの手順は、第１の実施の形態において、図５（ｂ）〜図７を参照して説明したのと同様とすることができる。また、この後、第１の実施の形態で説明したのと同様にして、シリサイド層１１４およびシリサイド層１２６を形成する（図１４（ｂ））。

本実施の形態における半導体装置１００のまた他の構成を説明する。
本例では、トレンチ１６２ａ、トレンチ１６２ｂ、およびトレンチ１６２ｃの深さが、素子分離絶縁膜１１０の深さよりも浅い点で、図１３および図１４に示した例と異なる。

図１５から図１７は、本実施の形態における半導体装置１００の他の例の製造手順の一例を示す工程断面図である。この例でも、平面図は、図８に示したのと同様になる。ここでは、図８のＢ−Ｂ’断面に対応する図を示す。なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。なお、本実施の形態において、図８のＡ−Ａ’断面図、およびＣ−Ｃ’断面図は、第１の実施の形態で説明したのと同様とすることができるので、説明を省略する。

まず、図９（ａ）および図９（ｂ）を示して説明したのと同様にして、基板１０２に素子分離絶縁膜１１０、チャネル領域１０８（ウェル１０４）、チャネルストッパ領域１０９、および熱酸化膜１６０を形成する。次いで、熱酸化膜１６０上に、開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃが形成されたレジスト膜１８０を形成する（図１５（ａ））。ここで、開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃは、図９（ｂ）に示したレジスト膜１８０に形成された開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃと同様とすることができる。

この後、レジスト膜１８０をマスクとして熱酸化膜１６０をエッチング除去して、開口部１８２ａ、開口部１８２ｂ、および開口部１８２ｃ内に基板１０２表面を露出させる（図１５（ｂ））。この後、レジスト膜１８０をマスクとして、基板１０２および素子分離絶縁膜１１０をプラズマエッチングしてトレンチ１６２ａ、トレンチ１６２ｂ、およびトレンチ１６２ｃを形成する（図１６（ａ））。ここで、エッチングは、素子分離絶縁膜１１０を構成するたとえばシリコン酸化膜と基板１０２とのエッチングレートが同等となる条件で行うことができる。このとき、複数のトレンチ１６２は、底部にチャネルストッパ領域１０９が存在するように形成することができる。

この後、レジスト膜１８０をたとえばアッシング等で除去する。次いで、熱酸化膜１６０をたとえば希釈フッ酸等で除去する。その後、基板１０２表面を熱酸化して、トレンチ１６２および基板１０２表面にゲート絶縁膜１２０を形成する（図１６（ｂ））。

つづいて、基板１０２上の全面にゲート電極１２２となる導電膜を形成する。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。次いで、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする。この後、ゲート電極１２２の側壁にサイドウォール１２４を形成する。この後、第１の実施の形態で説明したのと同様の手順で、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する。これらの手順は、第１の実施の形態において、図５（ｂ）〜図７を参照して説明したのと同様とすることができる。また、この後、第１の実施の形態で説明したのと同様にして、シリサイド層１１４およびシリサイド層１２６を形成する（図１７）。

以上のように、本実施の形態においても、第１の実施の形態と同様の効果が得られる。また、本実施の形態において、トレンチ１６２ａおよびトレンチ１６２ｂを形成する際に、これらが平面視で素子分離絶縁膜１１０と重なる精度を高めることができる。そのため、トレンチ１６２ａおよびトレンチ１６２ｂが、素子分離絶縁膜１１０と接しないように設けられ、素子分離絶縁膜１１０とトレンチ１６２ａおよびトレンチ１６２ｂとの間に基板１０２が存在してしまうおそれを低減することができる。このような構成としても、トレンチ１６２ａおよびトレンチ１６２ｂとそれぞれ隣接するトレンチ１６２ｃとの間の間隔は、トレンチ１６２ａおよびトレンチ１６２ｂ間にあるトレンチ１６２ｃ間の間隔と等しくなっているので、全てのトレンチ間の間隔を均一にすることができ、特性ばらつきが生じないようにすることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

図１から図７を参照して説明した第１の実施の形態においては、チャネルストッパ領域１０９を示していないが、第１の実施の形態においても、第２の実施の形態で説明したのと同様、チャネルストッパ領域１０９を設けた構成とすることができる。また、第１の実施の形態と第２の実施の形態とは、トレンチ１６２ａおよびトレンチ１６２ｂの幅がトレンチ１６２ｃの幅と等しいか、トレンチ１６２ｃの幅より広いか、という点が異なるだけであり、それ以外の構成は、同様とすることができる。すなわち、第１の実施の形態においても、第２の実施の形態において、図１１、図１２、図１４および図１７を参照して説明したのと同様の構成とすることもできる。
なお、以上の実施の形態においては、両端に形成されたトレンチがチャネル領域と素子分離絶縁膜とをまたぐように形成された例を示したが、さらにこれらのトレンチの外側に、素子分離絶縁膜を削るようにして形成されたトレンチが設けられていてもよい。

１ 基板
２ トレンチ
３ 素子分離絶縁膜
１０ 素子分離絶縁膜
１２ 基板
１８ チャネル領域
２０ ゲート絶縁膜
２２ ゲート電極
６２ トレンチ
１００ 半導体装置
１０２ 基板
１０４ ウェル
１０５ オフセット領域
１０６ オフセット領域
１０８ チャネル領域
１０９ チャネルストッパ領域
１０９ａ チャネルストッパ領域
１０９ｂ チャネルストッパ領域
１１０ 素子分離絶縁膜
１１２ ソース領域
１１３ ドレイン領域
１１４ シリサイド層
１２０ ゲート絶縁膜
１２２ ゲート電極
１２４ サイドウォール
１２６ シリサイド層
１４０ 層間絶縁膜
１５０ コンタクト
１５４ コンタクト
１５８ レジスト膜
１６０ 熱酸化膜
１６２ トレンチ
１６２ａ トレンチ
１６２ｂ トレンチ
１６２ｃ トレンチ
１６２ｄ 凹部
１６２ｅ 凹部
１７０ レジスト膜
１７２ａ 開口部
１７２ｂ 開口部
１７２ｃ 開口部
１８０ レジスト膜
１８２ａ 開口部
１８２ｂ 開口部
１８２ｃ 開口部

Claims (10)

1. 基板と、
   前記基板の一面に形成された第１導電型のソース領域およびドレイン領域、ゲート長方向において前記ソース領域および前記ドレイン領域の間の前記基板の前記一面に形成された第２導電型のチャネル領域、前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成された複数のトレンチ、前記基板の前記一面の前記チャネル領域において、前記複数のトレンチの内部を埋め込むように形成されたゲート電極、ならびに前記基板と前記ゲート電極との間に設けられたゲート絶縁膜を有するトランジスタと、
   ゲート長方向において前記ソース領域および前記ドレイン領域の側方に設けられるとともに、ゲート幅方向において前記複数のトレンチの両側方に形成され、前記トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜と、
   を含み、
   ゲート幅方向において、前記複数のトレンチは、前記両側方に形成された前記素子分離絶縁膜とそれぞれ接して形成された第１のトレンチおよび第２のトレンチを含み、当該第１のトレンチおよび当該第２のトレンチのゲート幅方向の幅が、これらの間に形成された他のトレンチのゲート幅方向の幅以上となるように形成された半導体装置。
2. 請求項１に記載の半導体装置において、
   ゲート幅方向において、前記複数のトレンチ間の間隔が等しく形成された半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記基板の前記複数のトレンチの下方に形成され、前記チャネル領域よりも不純物濃度が高い前記第２導電型のチャネルストッパ領域をさらに含み、
   前記トランジスタが形成された領域において、前記チャネルストッパ領域は、前記複数のトレンチの底部に接して設けられるとともに、前記トランジスタが形成された領域の周囲において、前記素子分離絶縁膜の下方にも設けられた半導体装置。
4. 請求項１から３いずれかに記載の半導体装置において、
   当該第１のトレンチおよび第２のトレンチのゲート幅方向の幅が、これらの間に形成された他のトレンチのゲート幅方向の幅より広く形成された半導体装置。
5. 請求項１から４いずれかに記載の半導体装置において、
   前記複数のトレンチは、前記素子分離絶縁膜よりも浅く形成され、
   前記第１のトレンチおよび前記第２のトレンチの底部下方の領域の一部には、前記素子分離絶縁膜が存在する半導体装置。
6. 請求項１から４いずれかに記載の半導体装置において、
   前記第１のトレンチおよび前記第２のトレンチは、これらの間に形成された他のトレンチよりも深さが深い箇所を有する半導体装置。
7. 請求項３に記載の半導体装置において、
   前記第１のトレンチおよび前記第２のトレンチは、これらの間に形成された他のトレンチよりも深さが深い箇所を有し、
   前記第１のトレンチおよび前記第２のトレンチの前記深さが深い箇所は、前記基板の前記複数のトレンチの下方に形成され、前記チャネル領域よりも不純物濃度が高い前記第２導電型のチャネルストッパ領域内に形成された半導体装置。
8. トランジスタを含む半導体装置の製造方法であって、
   一面に、トランジスタが形成される領域を区分けする素子分離絶縁膜が形成された基板に第２導電型の不純物イオンを注入して前記一面にチャネル領域を形成する工程と、
   前記基板の前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するように複数のトレンチを形成する工程と、
   前記基板の前記一面の前記チャネル領域において、前記複数のトレンチの内部を埋め込むようにゲート絶縁膜およびゲート電極を形成する工程と、
   ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
   を含み、
   前記複数のトレンチを形成する工程において、前記複数のトレンチを、ゲート幅方向において前記チャネル領域の両側方に形成され、ゲート幅方向において前記チャネル領域の両側方に形成された前記素子分離絶縁膜をそれぞれ削るようにして形成された第１のトレンチおよび第２のトレンチを含むようにして形成する半導体装置の製造方法が提供される。
9. 請求項８に記載の半導体装置の製造方法において、
   前記複数のトレンチを形成する工程において、前記複数のトレンチを、前記両側方に形成された前記素子分離絶縁膜とそれぞれ接して形成された第１のトレンチおよび第２のトレンチを含み、当該第１のトレンチおよび当該第２のトレンチのゲート幅方向の幅が、これらの間に形成された他のトレンチのゲート幅方向の幅以上となるように形成する半導体装置の製造方法。
10. 請求項８または９に記載の半導体装置の製造方法において、
    前記複数のトレンチを形成する工程において、前記複数のトレンチを、前記複数のトレンチ間の間隔が等しくなるように形成する半導体装置の製造方法。

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