JP5630939B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、MOS型トランジスタ、特にゲート電極の両側に、不純物拡散層を有するシリコン選択成長層が段差状（せり上げ状）に設けられたMOS型トランジスタを有する半導体装置及びその製造方法に関する。
ＭＯＳ型トランジスタにおいては、微細化すなわちゲート長の短縮化のために短チャネル効果を抑える必要があり、ソース・ドレイン領域の接合深さ（基板表面からの深さ）をより浅くし、且つ、オン電流低下抑制のため、その抵抗は小さく抑える必要がある。
このような要求に応えるものとして、シリコン基板のソース領域及びドレイン領域にシリコン選択成長層を段差状（せり上げ状）に設けた、せり上げソースドレイン構造のトランジスタが提案されている（例えば、特許文献１〜特許文献３参照。）。
このようなトランジスタでは、ソース領域及びドレイン領域を形成する際に、シリコン選択成長層の上面からイオン注入が行われるので、一般的なイオン注入条件を採用しつつ、ソース領域及びドレイン領域をシリコン選択成長層の厚さ分だけ浅く形成することができる。このため、短チャンネル効果の生じ難いトランジスタを得ることができる。また、その厚さを利用して、ソース領域及びドレイン領域を、より高濃度の拡散層領域にて形成することも可能であり、寄生抵抗を低減させ、オン電流を増大させることができる。
図１４に、従来のせり上げソースドレイン構造のトランジスタの一例を示す。なお、図１４に示すトランジスタは、電子をキャリアとするＮチャネル型トランジスタである。
このトランジスタでは、Ｐ型のシリコン基板１０１上に、ゲート絶縁膜１０２を介してゲート電極１０３が形成されている。ゲート電極１０３の上面には、ゲート上部絶縁膜１０４が設けられ、その側面には、絶縁膜よりなるサイドウォール１０５が設けられている。
シリコン基板１０１のゲート電極形成領域（ゲート電極に対応する領域）の両側には、それぞれ、第１の拡散層領域１０６ａ、１０６ｂ〜第４の拡散層領域１０９ａ、１０９ｂからなる拡散層領域が設けられている。
第１の拡散層領域１０６ａ、１０６ｂは、Ｎ型不純物拡散層であり、シリコン基板１０１のサイドウォール１０５に対応する領域に設けられている。この第１の拡散層領域１０６ａ、１０６ｂは、ＬＤＤ(Lightly Doped Drain)構造を構成するエクステンション(Extension)領域として機能する。このトランジスタでは、この第１の拡散層領域１０６ａ、１０６ｂ同士の間の領域が、キャリアが流れるチャネル領域１１０となる。
第４の拡散層領域１０９ａ、１０９ｂは、Ｐ型不純物拡散層であり、シリコン基板１０１の第１の拡散層領域１０６ａ、１０６ｂ及び第３の拡散層領域１０８ａ、１０８ｂの周囲に設けられている。この第４の拡散層領域１０９ａ、１０９ｂは、パンチスルー等を防止するハロー（Ｈａｌｏ）領域として機能する。
また、シリコン基板１０１上には、ゲート電極１０３の両側（第３の拡散層領域１０８ａ、１０８ｂに対応する領域）に、それぞれ、選択エピタキシャル（ＥＰＩ）成長法を用いて形成されたシリコン選択成長層１１０ａ、１１０ｂが段差状（せり上げ状）に設けられている。
これらシリコン選択成長層１１０ａ、１１０ｂには、略全体に亘り第２の拡散層領域１０７ａ、１０７ｂが設けられている。第２の拡散層領域１０７ａ、１０７ｂは、Ｎ型不純物拡散層であり、同じ導電型である第１の拡散層領域１０６ａ、１０６ｂと、下側の縁部において電気的に接続されている。
シリコン基板１０１のシリコン選択成長層１１０ａ、１１０ｂに対応する領域には、それぞれ、第３の拡散層領域１０８ａ、１０８ｂが設けられている。第３の拡散層領域１０８ａ、１０８ｂは、シリコン選択成長層１１０ａ、１１０ｂにドープされたＮ型不純物がシリコン基板１０１中に拡散することによって形成されたものである。
このトランジスタの図１４中のＡ３-Ａ４線における不純物濃度プロファイルを図１５に示す。なお、図１５において、横軸はシリコン選択成長層１１０ａ、１１０ｂの上面からの距離、縦軸は不純物濃度をそれぞれ示す。このように、このトランジスタでは、第１の拡散層領域１０６ａ、１０６ｂの不純物濃度が、第２の拡散層領域１０７ａ、１０７ｂ及び第３の拡散層領域１０８ａ、１０８ｂの不純物濃度より低いものとなっており、これら第１の拡散層領域１０６ａ、１０６ｂと、第２の拡散層領域１０７ａ、１０７ｂ及び第３の拡散層領域１０８ａ、１０８ｂとでＬＤＤ構造が構成される。すなわち、不純物濃度の高い第２の拡散層領域１０７ａ及び第３の拡散層領域１０８ａ、第２の拡散層領域１０７ｂ及び第３の拡散層領域１０８ｂは、それぞれ、ソース及びドレインとして機能し、不純物濃度の低い第１の拡散層領域１０９ａ、１０９ｂは、エクステンション領域として機能する。
ここで、ソース及びドレインを構成する第３の拡散層領域１０８ａ、１０８ｂは、シリコン選択成長層１１０ａ、１１０ｂにドープされたＮ型不純物がシリコン基板１０１中に拡散することによって形成されたものであることから、その厚さ（実効的な接合深さ）を薄く抑えることができる。このため、このトランジスタは、短チャネル効果が生じ難い。また、ソース及びドレインが、第２の拡散層領域１０７ａ、１０７ｂと第３の拡散層領域１０８ａ、１０８ｂとによって構成され、これら拡散層領域の合計厚さとなることから、その抵抗を低く抑えることができる。
特開平１０−５０９８９号公報 特開２０００−４９３４８号公報 特開２００４−６８９１号公報
ところで、このようなトランジスタでは、第１の拡散層領域１０６ａ、１０６ｂと第２の拡散層領域１０７ａ、１０７ｂとの電気的な接続を確実なものとするには、シリコン基板１０１に接する第２の拡散層領域１０７ａ、１０７ｂの不純物濃度（図１５中Ｂ点における不純物濃度）を高くする必要がある。しかし、Ｂ点における不純物濃度を高くすると、シリコン基板１０１への不純物拡散が進むため、第３の拡散層領域１０８ａ、１０８ｂの深さが深くなっていく。
一方、トランジスタの微細化に伴って、ゲート電極１０３の側壁に設けられるサイドウォール１０５も薄くなっており、これにより、第３の拡散層領域１０８ａと第３の拡散層領域１０８ｂとの距離は、ますます短くなる方向にある。
このような状況で、第３の拡散層領域１０８ａ、１０８ｂがシリコン基板１０１の表面から深い位置まで形成されると、短チャネル効果が現れ易くなることから、さらに、ゲート長を短くすること、すなわち微細化が困難になるという問題が生じる。このことから、第３の拡散層領域１０８ａ、１０８ｂは、第１の拡散層領域１０６ａ、１０６ｂと第２の拡散層領域１０７ａ、１０７ｂとが電気的に接続されるために必要な最小限の深さになるよう設計されるのが一般的である。
しかしながら、第１の拡散層領域１０６ａ、１０６ｂ及び第３の拡散層領域１０８ａ、１０８ｂの下には、一般に、逆導電型（Ｐ型）の第４の拡散層領域１０９ａ、１０９ｂが存在する。このため、第３の拡散層領域１０８ａ、１０８ｂの深さをできるだけ浅く形成しようとすると、第４の拡散層領域１０９ａ、１０９ｂに含まれるＰ型不純物が、第３の拡散層領域に含まれる逆導電型の不純物によって打ち返されず、第３の拡散層領域１０８ａ、１０８ｂとの界面におけるＰ型不純物濃度が高濃度となる。その結果、図１５中Ｃ点で示すように、第３の拡散層領域１０８ａ、１０８ｂと第４の拡散層領域１０９ａ、１０９ｂとで高濃度ＰＮ接合が形成され、拡散層領域における接合容量が大きくなり、ひいては回路的信号遅延が大きくなるという問題が生じる。
また、第１の拡散層領域１０６ａ、１０６ｂの大きさは、拡散層領域の形成工程の都合上、サイドウォール１０５の幅によって決まる。このため、前述のようにトランジスタの微細化に伴ってサイドウォール１０５の幅が狭くなっていくと、第１の拡散層領域１０６ａ、１０６ｂも小さくなり、ＬＤＤ構造とする効果、すなわち、電界緩和効果が小さくなる。これにより、ＨＣ（ＨｏｔＣａｒｒｉｅｒ）耐性が低下するという問題も生じる。
本発明は、このような事情に鑑みてなされたものであって、サイドウォールの幅及びゲート長の微小化を図りつつ、短チャンネル効果及び拡散層領域における接合容量の増大が抑えられ、また、拡散層領域の寄生抵抗が小さく、ＨＣ耐性に優れた半導体装置及びその製造方法を提供することを目的とする。
上記の課題を解決するため、本発明の半導体装置は、ＭＯＳ型トランジスタを有する半導体装置であって、半導体基板と、前記半導体基板の表面近傍に設けられた１対の第１の拡散層領域と、前記半導体基板の前記第１の拡散層領域同士の間に設けられたチャネル形成領域と、前記半導体基板の上に、前記チャネル形成領域上、および少なくとも一部が前記第１の拡散層領域に重なるように設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、前記ゲート電極の両側の前記半導体基板の上に、それぞれ、少なくとも一部が前記第１の拡散層領域と重なり、且つ、前記ゲート電極と離間して設けられた一対のシリコン選択成長層と、前記各シリコン選択成長層に設けられ、不純物濃度のピーク位置が、前記シリコン選択成長層の底より浅い位置にある第２の拡散層領域と、前記シリコン選択成長層の側面近傍に設けられ、前記第１の拡散層領域と前記第２の拡散層領域とを電気的に接続する第３の拡散層領域とを有することを特徴とする。
さらに、前記第２の拡散層領域全体が前記シリコン選択成長層の底より浅い位置にあることを特徴とすることもできる。
なお、微細化を意図したトランジスタは、ハロー領域を有するのが一般的であり、本発明の半導体装置にハロー領域を適用した場合には、前記第１の拡散層領域の周囲に、前記第１の拡散層領域と逆導電型の不純物を含有する第４の拡散層領域を有することになる。
本発明の半導体装置の製造方法は、
ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の両側に対応する領域に、第１の拡散層領域を形成する工程と、前記ゲート電極の側面に、サイドウォールを形成する工程と、前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、前記シリコン選択成長層の上表面に、少なくとも不純物濃度のピーク位置が前記シリコン選択成長層の底面より浅くなるように、前記第１の拡散層領域と同じ導電型の第２の拡散層領域を形成する工程と、前記サイドウォールの少なくとも一部を除去し、前記シリコン選択成長層の側面に沿って隙間部分を形成する工程と、前記シリコン選択成長層の側面に沿って形成された隙間部分を介して、前記第１および第２の拡散層領域と同じ導電型の第３の拡散層領域を前記シリコン選択成長層の側面近傍に形成する工程とを有することを特徴とする。
本発明の半導体装置の別の製造方法は、
ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の両側に対応する領域に、第１の拡散層領域を形成する工程と、前記ゲート電極の側面に、サイドウォールを形成する工程と、前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、前記サイドウォールの少なくとも一部を除去し、前記シリコン選択成長層の側面に沿って隙間部分を形成する工程と、前記シリコン選択成長層の上表面近傍に前記第１の拡散層領域と同じ導電型の第２の拡散層領域を、また、前記シリコン選択成長層の側面に前記第１の拡散層領域と同じ導電型の第３の拡散層領域を、同時に形成する工程とを有することを特徴とする。
本発明の半導体装置のさらに別の製造方法は、
ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の側面に、サイドウォールを形成する工程と、前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、前記サイドウォールの少なくとも一部を除去し、前記シリコン選択成長層の側面に沿って隙間部分を形成する工程と、前記隙間部分を介して、前記サイドウォール下にのみ、第１の拡散層領域を形成する工程と、前記シリコン選択成長層の上表面近傍に前記第１の拡散層領域と同じ導電型の第２の拡散層領域を、また、前記シリコン選択成長層の側面に前記第１の拡散層領域と同じ導電型の第３の拡散層領域を、同時に形成する工程とを有することを特徴とする。
本発明の半導体装置のまたさらに別の製造方法は、
ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の側面に、サイドウォールを形成する工程と、前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、前記サイドウォールを完全に除去する工程と、前記サイドウォールが存在した個所に対応する半導体基板の表面に第１の拡散層領域を、また、前記シリコン選択成長層の上表面近傍に前記第１の拡散層領域と同じ導電型の第２の拡散層領域を、さらに、前記シリコン選択成長層の側面に前記第１の拡散層領域と同じ導電型の第３の拡散層領域を、同時に形成する工程とを有することを特徴とする。
なお、本発明の半導体の製造方法において、一般的な微細化を意図したトランジスタを製造するためハロー領域を形成する場合、ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の両側に対応する領域に、前記第１、２および３の拡散層領域とは逆導電型の第４の拡散層領域を形成する工程を有することになる。
本発明の半導体装置のまたさらなる別の製造方法は、
ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の側面に、サイドウォールを形成する工程と、前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、前記シリコン選択成長層の上表面に、少なくとも不純物濃度のピーク位置が前記シリコン選択成長層の底面より浅くなるように、前記第１の拡散層領域と同じ導電型の第２の拡散層領域を形成する工程と、前記サイドウォールを完全に除去する工程と、前記サイドウォールが存在した個所に対応する半導体基板の表面に、後述の第１、２および３の拡散層領域とは逆導電型の第４の拡散層領域を形成する工程と前記サイドウォールが存在した個所に対応する半導体基板の表面の前記第４の拡散層よりも浅く第１の拡散層領域を、また前記シリコン選択成長層の上表面近傍に前記第１の拡散層領域と同じ導電型の第２の拡散層領域を、さらに、前記シリコン選択成長層の側面に前記第１の拡散層領域と同じ導電型の第３の拡散層領域を、同時に形成する工程とを有することを特徴とする。
以上説明した本発明の半導体装置は、
半導体基板のゲート電極形成領域の両側に、それぞれ設けられた第１の拡散層領域は LDD構造のエクステンション領域として、第２の拡散層領域はLDD 構造のソース及びドレインとしてそれぞれ機能する。また第３の拡散層領域は、第１の拡散層領域と第２の拡散層領域を電気的に接続する機能を有している。なお、第４の拡散層領域は上述したようにパンチスルー等を防止するハロー（Ｈａｌｏ）領域として機能する。
また、前記第２の拡散層領域の不純物濃度のピーク位置は、前記シリコン選択成長層の底より浅い位置にある（より好ましくは、前記第２の拡散層領域全体が前記シリコン選択成長層の底より浅い位置にある）とした。
このような半導体装置では、ソース及びドレインとして機能する第２の拡散層領域とゲート電極の縁部との距離を、製造過程で形成されるサイドウォールの幅と無関係に、この幅より広くすることができる。
したがって、トランジスタの微細化のために、サイドウォールの幅を狭くした場合でも、ソース・ドレイン間の距離を十分に確保することができるので、短チャンネル効果が現れ難い。このため、ゲート長をより短く設計することが容易となり、トランジスタの微細化を図る上で有利となる。
また、このようにソース及びドレイン（第２の拡散層領域）と、ゲート電極の縁部との距離を広くすることができることにより、ドレイン近傍の電界を緩和することができ、優れたＨＣ耐性を得ることができる。
さらに、ハロー領域となる第４の拡散層領域を設けた場合、この第４の拡散層領域とＰＮ接合を形成するのは第１の拡散層領域となる。ここで、第１の拡散層領域の不純物濃度は第２の拡散層領域より不純物濃度が低いので、ＰＮ接合における接合容量が小さく抑えられ、ＰＮ接合が形成されることによる回路的信号遅延を低減することができる。
また、上述の本発明の半導体装置の製造方法においては、上記効果を有する半導体装置を製造することができるという特徴を有することは言うまでも無い。
なお、各々の製造方法における特有の効果に関しては、後述の各実施形態の個所で説明する。
次に、本発明の半導体装置及びその製造方法について、添付した図面を参照しながら詳細に説明する。
「第１実施形態」
まず、本発明の半導体装置の第１実施形態について説明する。なお、ここではＮＭＯＳを例に説明する。
図１は、第１実施形態の半導体装置を示す縦断面図である。
この図において、半導体基板１は所定濃度の不純物、例えばｐ型（ボロン等）の不純物が導入された半導体、例えばシリコンにて形成されている。
この半導体基板１の表面には、トランジスタを絶縁分離する素子分離領域（図示せず）がトランジスタ形成領域以外の部分に形成されている。
トランジスタ形成領域の所定の領域（ゲート電極形成領域）には、例えば熱酸化法などにより、シリコン酸化膜からなる下部ゲート絶縁膜２が形成されている。
下部ゲート絶縁膜２の上には、ゲート電極３が、例えば多結晶シリコン層により形成されている。多結晶シリコン層にはＣＶＤ法での成膜時に不純物を導入させて形成するリンドープト多結晶シリコン層を用いることができる。
ゲート電極３の上には、シリコン酸化膜等よりなる上部ゲート絶縁膜４が形成され、ゲート電極３の側壁には、シリコン酸化膜等の絶縁膜よりなる第１のサイドウォール膜５が形成されている。
ゲート電極３や第１のサイドウォール膜５などで覆われていない半導体基板１の表面上には、シリコン選択成長層１０ａ、１０ｂが段差状（せり上げ状）に設けられている。このシリコン選択成長層１０ａ、１０ｂのゲート電極３側面は、第１のサイドウォール膜５の側面から離間しており、シリコン選択成長層１０ａ、１０ｂと第１のサイドウォール膜５の間には、後述する第２サイドウォール膜１２の幅と略等しい幅の隙間部分が形成されている。
また、ゲート電極３の両側の半導体基板１表面には、第１の拡散層領域６ａ、６ｂが設けられており、シリコン選択成長層１０ａ、１０ｂの上表面には、第２の拡散層領域７ａ、７ｂが設けられており、シリコン選択成長層１０ａ、１０ｂの側面には第３の拡散層領域８ａ、８ｂが設けられている。この第３の拡散層領域８ａ、８ｂで、第１の拡散層領域６ａ、６ｂと第２の拡散層領域７ａ、７ｂを電気的に接続する。
さらに、、第１の拡散層領域６ａ、６ｂの周囲には第４の拡散層領域９ａ、９ｂが設けられている。なお、この第１の拡散層領域６ａ、６ｂ同士の間の半導体基板領域が、キャリアが流れるチャネル領域１１となる。
ここで、第１の拡散層領域６ａ、６ｂ、第２の拡散層領域７ａ、７ｂ、および第３の拡散層領域８ａ、８ｂはＮ型不純物拡散層であり、第１の拡散層領域６ａ、６ｂは、ＬＤＤ(Lightly Doped Drain)構造を構成するエクステンション(Extension)領域として機能するので、第１の拡散層領域６ａ、６ｂの不純物濃度は、第２の拡散層領域７ａ、７ｂ、および第３の拡散層領域８ａ、８ｂの不純物濃度よりも低濃度に形成されていることが好ましい。
また、第１の拡散層領域６ａ、６ｂの周囲に設けられている第４の拡散層領域９ａ、９ｂは、Ｐ型不純物拡散層であり、パンチスルー等を防止するハロー（Ｈａｌｏ）領域として機能する。なお、一般的な設定の選択として、ハロー領域を必要としない場合もあり、その場合には第４の拡散層領域９ａ、９ｂを形成する必要は無い。
さらに、図１においては、第２の拡散層領域７ａ、７ｂ全体を、シリコン選択成長層１０ａ、１０ｂの底より浅い位置に設けてあるが、この位置関係は、短チャネル効果の抑制と接合容量の低減の効果を得るために好ましい。ただし、第２の拡散層領域７ａ、７ｂの濃度分布の裾の部分がシリコン選択成長層１０ａ、１０ｂの底より深い位置に設けられても上記の効果が全くなくなることはない。従って、第２の拡散層領域７ａ、７ｂの不純物濃度のピーク位置が、シリコン選択成長層１０ａ、１０ｂの底より浅い位置に設定することも可能である。
また、第１の拡散層領域６ａ、６ｂと第２の拡散層領域７ａ、７ｂを電気的に接続するための第３の拡散層領域８ａ、８ｂは、前期電気的接続を可能とする幅であって、できるだけ浅く、高濃度に設定することが好ましい。
なお、図１においては、上述の各拡散層位置関係となっているため、シリコン選択成長層１０ａ、１０ｂ中の第１、第２、および第３の拡散層領域で囲まれた領域は、実質的に不純物を含まない状態となっている。
ここで、これら拡散層領域の図１中Ａ１-Ａ２における不純物濃度プロファイルの一例を示したものが図２である。
なお、図１に示していないが、半導体装置を形成する上で必要な一般的な層間絶縁膜、層間絶縁膜を貫通して設けられたコンタクト、ならびに配線などが形成されているのは言うまでも無い。
ここで、シリコン選択成長層１０ａ、１０ｂの厚さは、例えば２０ｎｍ〜３００ｎｍの範囲で選択することができ、一例として１００ｎｍ程度の膜厚を選択することができる。
また、第３の拡散層領域８ａ、８ｂの不純物濃度は、１つの目安として、相対的に、第１の拡散層領域６ａ、６ｂと第２の拡散層領域７ａ、７ｂの間の濃度を選択することができるが、この範囲に限るものではない。例えば、５×１０１８〜１×１０２１／ｃｍ３程度の範囲を選択することができ、一例として８×１０１９／ｃｍ３を選択することができる。
さらに第３の拡散層領域８ａ、８ｂの深さは、例えば１０〜８０ｎｍ程度の深さを選択することができる。
次に、本発明の半導体装置の第１製造方法（第１実施形態）について、図１に示す半導体装置を製造する場合を例にして説明する。
図３〜図６は、半導体装置の第１製造方法を説明するための図である。
［１］まず、半導体基板１として、例えばＰ型シリコン基板を用意し、その表面に、ＳＴＩ(Shallow Trench Isolation)法等により、素子分離領域（図示せず）を形成する。
次に、前記半導体基板１の表面に、熱酸化法等の方法により、例えば厚さ３ｎｍのシリコン酸化膜からなるゲート絶縁膜を形成する。
次に、前記ゲート絶縁膜上に、例えば厚さ１００ｎｍ、不純物濃度１×１０２０／ｃｍ３のリンドープポリシリコン膜、および、例えば厚さ７０ｎｍのシリコン酸化膜からなるゲート上部絶縁膜を順次成膜する。その後、各膜を、リソグラフィー技術およびエッチング技術等を用いて、所望のパターンにパターニングする。これにより、図３に示すように、ゲート絶縁膜２、ゲート電極３及びゲート上部絶縁膜４が形成される。
［２］次に、半導体基板１に、例えば、砒素を、加速エネルギー１０ｋｅＶ、ドーズ量１×１０１４／ｃｍ２の条件でイオン注入する。
その結果、図４に示すように、ゲート電極３に対応する領域の両側に、ＮＭＯＳトランジスタのエクステンション(Extension) 領域として機能する第１の拡散層領域（Ｎ−不純物拡散層）６ａ、６ｂが形成される。
［３］次に、半導体基板１に、例えば、ほう素を、加速エネルギー１０ｋｅＶ、ドーズ量１×１０１３／ｃｍ２の条件でイオン注入する。その結果、図４に示すように、第１の拡散層領域６ａ、６ｂの下側の周囲領域に、ＮＭＯＳトランジスタのハロー（Ｈａｌｏ）領域として機能する第４の拡散層領域（Ｐ型不純物拡散層）９ａ、９ｂが形成される。
［４］次に、半導体基板１上に、ゲート絶縁膜２、ゲート電極３及びゲート上部絶縁膜４を覆うように、例えば、厚さ８ｎｍのシリコン酸化膜及び厚さ２０ｎｍのシリコン窒化膜を成膜する。その後、シリコン酸化膜及びシリコン窒化膜を、エッチバック技術によって加工する。その結果、図５に示すように、ゲート電極３及びゲート上部絶縁膜４の側壁に、第１のサイドウォール膜５及び第２のサイドウォール膜１２によって構成されたサイドウォールスペーサ（サイドウォール）１３が形成される。なお、シリコン酸化膜は、第１の拡散層領域６ａ、６ｂ及び第４の拡散層領域９ａ、９ｂを形成する前に、ゲート電極３の側面を熱酸化することによって形成してもよい。
［５］次に、半導体基板１の露出している表面の上に、選択エピタキシャル成長技術を用いて、例えば、厚さ１００ｎｍのシリコン選択成長層１０ａ、１０ｂを選択的に形成する。
［６］次に、シリコン選択成長層１０ａ、１０ｂに、例えば、砒素を、加速エネルギー１０ｋｅＶ、ドーズ量１×１０１５／ｃｍ２の条件でイオン注入する。その結果、図５に示すように、ＮＭＯＳトランジスタのソース領域及びドレイン領域として機能する第２の拡散層領域（Ｎ＋不純物拡散層）７ａ、７ｂが形成される。
ここで、第２の拡散層領域７ａ、７ｂを形成するイオン注入は、Ｎ型不純物がシリコン選択成長層１０ａ、１０ｂの表面近傍部分にのみ拡散するようにし、半導体基板１の表面にまで到達しないような（例えば上記の条件）で行うのが望ましい。
［７］次に、例えば、燐酸を用いたウェットエッチングにより、第２のサイドウォール膜１２を除去する。これにより、図６に示すように、第１のサイドウォール膜５とシリコン選択成長層１０ａ、１０ｂとの間に隙間部分１４が形成される。
［８］次に、前記隙間部分１４を利用して、シリコン選択成長層１０ａ、１０ｂの上表面および側面に、プラズマドーピング法を用いて、砒素ないし燐を、その側面における不純物濃度が例えば１×１０１９／ｃｍ３になるように導入する。その結果、図６に示すように、シリコン選択成長層１０ａ、１０ｂの側面近傍に、第３の拡散層領域(Ｎ−不純物拡散層)８ａ、８ｂが形成される。なお、この工程で上表面に導入される不純物に関しては、第２の拡散層領域７ａ、７ｂと重なるため、説明の便宜上省略し、側面部の拡散層領域のみを第３の拡散層領域８ａ、８ｂとする。
第３の拡散層領域８ａ、８ｂの形成方法としては、プラズマドーピング技術の他、回転斜めイオン注入法等も用いることができるが、微細化により第１のサイドウォール膜５とシリコン選択成長層１０ａ、１０ｂとの隙間部分１４が小さい場合やシリコン選択成長層１０ａ、１０ｂの縦断面形状がオーバーハング形状になっている場合等には、プラズマドーピング技術を用いるのが望ましい。
以上のようにして各拡散層領域を形成した後、層間膜、コンタクトプラグ、配線等を形成することにより、半導体装置が得られる。なお、熱処理に関しては一般に用いられる活性化熱処理や層間膜形成後の熱処理などが適宜適用されるのは言うまでも無く、特に言及しない。
「第２実施形態」
次に、半導体装置の第２実施形態について説明する。
なお、第２実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。 図７は、第２実施形態の半導体装置を示す縦断面図である。
第２実施形態の半導体装置は、第２の拡散層領域７ａ、７ｂを、第３の拡散層領域８ａ、８ｂと同時に形成されたものであること以外は、第１実施形態と同様である。
すなわち、この第２実施形態の半導体装置は、先に説明した工程［８］において、シリコン選択成長層１０ａ、１０ｂの上表面にも不純物が導入されることにより、先に説明した工程［６］を省略したものであり、この工程［８］で形成されるシリコン選択成長層１０ａ、１０ｂの側面および上表面の不純物拡散層のうち、上表面部のみを説明の便宜上、第２の拡散層領域７ａ、７ｂとしている。
従って、第２実施形態では、工程数が削減され、製造コストの低減を図ることができる。
「第３実施形態」
次に、半導体装置の第３実施形態について説明する。
なお、第３実施形態においては、前記第１及び前記第２実施形態と同様の構成についてはその説明を省略する。
図８は、第３実施形態の半導体装置を示す縦断面図である。
第３実施形態の半導体装置は、第２実施形態に対し、第１の拡散層領域６ａ、６ｂが、第１のサイドウォール膜の下部近傍にのみ設けられていることが特徴である。なお、図示していないが、第１実施形態に対し、第１の拡散層領域６ａ、６ｂを同様に設定することもできることは言うまでも無い。
この第３実施形態の半導体装置は、前記第２実施形態から先に説明した工程［２］を省略し、工程［７］に記載の第１のサイドウォール膜５とシリコン選択成長層１０ａ、１０ｂとの間のに隙間部分１４が存在する段階（例えば図９の段階）で、例えば１０〜２５keVの加速エネルギーにて砒素を第１のサイドウォール膜５を貫通させる形でイオン注入することで、、第１の拡散層領域６ａ、６ｂを形成することにより製造される。
なお、シリコン選択成長層１０ａ、１０の上表面にもこのイオン注入により不純物が導入されるが、第２の拡散層領域７ａ、７ｂと重なるため、説明の便宜上、、第１のサイドウォール膜の下部近傍のみを第１の拡散層領域６ａ、６ｂとする。
この第３実施形態では、特に、第１の拡散層領域６ａ、６ｂと第４の拡散層領域９ａ、９ｂとで形成されるＰＮ接合の面積を減少させることができるので、ＰＮ接合容量がさらに低下し、回路的信号遅延をより小さくすることが可能になる。
「第４実施形態」
次に、半導体装置の第４実施形態について説明する。
なお、第４実施形態においては、前記第１〜３実施形態と同様の構成についてはその説明を省略する。
図１０は、第４実施形態の半導体装置を示す縦断面図である。
第４実施形態の半導体装置は、第３実施形態に対し、第１のサイドウォール膜５が除去されていること、第１の拡散層領域６ａ、６ｂを第２の拡散層領域７ａ、７ｂおよび第３の拡散層領域８ａ、８ｂと同じイオン導入工程にて形成されたものであることを特徴とする。
第４実施形態の半導体装置は、第３実施形態のイオン注入による第１の拡散層領域６ａ、６ｂ形成工程を省略し、図９の工程から、図１１に示すように第１のサイドウォール膜５をウェットエッチなどにより除去した後、上述の工程［８］を行うことにより製造することができる。
「第５実施形態」
次に、半導体装置の第５実施形態について説明する。
なお、第５実施形態においては、前記第１〜４実施形態と同様の構成についてはその説明を省略する。
図１２は、第５実施形態の半導体装置を示す縦断面図である。
第５実施形態の半導体装置は、第４実施形態に対し、第４の拡散層領域９ａ，９ｂが、ゲート電極３の両側近傍にのみ存在し、かつ第１実施形態で説明した第２拡散層領域７ａ，７ｂを適用していることが特徴である。
この第５実施形態の半導体装置は、第４実施形態に対し、工程［３］を省略し、工程［６］を省略せずに第１実施形態と同様に行った上で、第４実施形態と同様に製造し、工程［８］を行う際（図１３）に、例えばホウ素をイオン注入法で導入することで第４の拡散層領域９ａ，９ｂをゲート電極３の両側近傍に形成することで製造することができる。
なお、シリコン選択成長層１０ａ、１０の上表面にもこのイオン注入により不純物が導入されるが、第２の拡散層領域７ａ、７ｂと重なり、且つ、一般的にハローとして機能する第４の拡散層の不純物濃度はＮ＋領域である第２の拡散層領域７ａ、７ｂの不純物濃度に比べ十分低いので説明の便宜上、ゲート電極３の両側近傍のみを第４の拡散層領域９ａ，９ｂとする。
この第５実施形態では、第４の拡散層領域９ａ，９ｂをゲート電極３の両側近傍のみに形成したので、第２拡散層領域７ａ，７ｂの不純物分布の裾が熱処理などによりシリコン選択成長層１０ａ、１０より深く形成された場合でも、接合容量が増加することがないので、回路的信号遅延をより小さい効果を維持することが可能になる。
以上、本発明の半導体装置及びその製造方法の具体的な実施形態について説明したが、これら実施形態において、半導体装置を構成する各部の構成材料、膜厚および形成方法は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
例えば、第３実施形態及び第４実施形態において、第１実施形態と同様の第２の拡散層領域を設けるようにしてもよい。
また、前記各実施形態では、半導体装置を構成するトランジスタがＮチャネル型である場合を例にして説明したが、トランジスタはＰチャネル型であっても構わない。
本発明の活用例は、トランジスタを有する半導体装置全般である。
第１実施形態の半導体装置を示す縦断面図である。 第１実施形態の半導体装置において、図１中Ａ１-Ａ２における不純物濃度プロファイルの一例を示す模式図である。 第１実施形態の半導体装置の製造方法を工程順に示すもので、下部ゲート絶縁膜、ゲート電極及び上部ゲート絶縁膜の形成工程を示す縦断面図である。 第１実施形態の半導体装置の製造方法を工程順に示すもので、第１の拡散層領域及び第４の拡散層領域の形成工程を示す縦断面図である。 第１実施形態の半導体装置の製造方法を工程順に示すもので、第２の拡散層領域の形成工程を示す縦断面図である。 第１実施形態の半導体装置の製造方法を工程順に示すもので、第３の拡散層領域の形成工程を示す縦断面図である。 第２実施形態の半導体装置を示す縦断面図である。 第３実施形態の半導体装置を示す縦断面図である。 第３実施形態の半導体装置の製造方法を工程順に示すもので、第１の拡散層領域〜第３の拡散層領域を形成する前の状態を示す縦断面図である。 第４実施形態の半導体装置を示す縦断面図である。 第４実施形態の半導体装置の製造方法を工程順に示すもので、第１の拡散層領域〜第３の拡散層領域を形成する前の状態を示す縦断面図である。 第５実施形態の半導体装置を示す縦断面図である。 第５実施形態の半導体装置の製造方法を工程順に示すもので、第１の拡散層領域、第３の拡散層領域及び第４の拡散層領域を形成する前の状態を示す縦断面図である。 従来の半導体装置を示す縦断面図である。 従来の半導体装置において、図１４中Ａ３-Ａ４における不純物濃度プロファイルを示す模式図である。
符号の説明
１…半導体基板 ２…ゲート絶縁膜 ３…ゲート電極 ４…ゲート上部絶縁膜 ５…第１のサイドウォール膜 ６ａ、６ｂ…第１の拡散層領域 ７ａ、７ｂ…第２の拡散層領域 ８ａ、８ｂ…第３の拡散層領域、９ａ、９ｂ…第４の拡散層領域 １０ａ、１０ｂ…シリコン選択成長層、 １１…チャネル領域、

Claims (14)

  1. 半導体基板と、
    前記半導体基板の表面近傍に設けられた１対の第１の拡散層領域と、
    前記半導体基板の前記第１の拡散層領域同士の間に設けられたチャネル形成領域と、
    前記半導体基板の上に、前記チャネル形成領域上、および少なくとも一部が前記第１の拡散層領域に重なるように設けられたゲート電極と、
    前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、
    前記ゲート電極の両側の前記半導体基板の上に、それぞれ、少なくとも一部が前記第１の拡散層領域と重なり、且つ、前記ゲート電極と離間して設けられた一対のシリコン選択成長層と、
    前記各シリコン選択成長層に設けられ、不純物濃度のピーク位置が、前記シリコン選択成長層の底より浅い位置にある第２の拡散層領域と、
    前記シリコン選択成長層の側面近傍に設けられ、前記第１の拡散層領域と前記第２の拡散層領域とを電気的に接続する第３の拡散層領域とを有し、
    前記第１の拡散層領域の不純物濃度と、前記第２の拡散層領域の不純物濃度と、前記第３の拡散層領域の不純物濃度とは、互いに異なることを特徴とする半導体装置。
  2. ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の両側に対応する領域に、第１の拡散層領域を形成する工程と、
    前記ゲート電極の側面に、サイドウォールを形成する工程と、
    前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、
    前記シリコン選択成長層の上表面に、少なくとも不純物濃度のピーク位置が前記シリコン選択成長層の底面より浅くなるように、前記第１の拡散層領域と同じ導電型の第２の拡散層領域を形成する工程と、
    前記サイドウォールの少なくとも一部を除去し、前記シリコン選択成長層の側面に沿って隙間部分を形成する工程と、
    前記シリコン選択成長層の側面に沿って形成された隙間部分を介して、前記第１および第２の拡散層領域と同じ導電型の第３の拡散層領域を前記シリコン選択成長層の側面近傍に形成する工程とを有することを特徴とする半導体装置の製造方法。
  3. ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の両側に対応する領域に、第１の拡散層領域を形成する工程と、
    前記ゲート電極の側面に、サイドウォールを形成する工程と、
    前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、
    前記サイドウォールの少なくとも一部を除去し、前記シリコン選択成長層の側面に沿って隙間部分を形成する工程と、
    前記シリコン選択成長層の上表面近傍に前記第１の拡散層領域と同じ導電型の第２の拡散層領域を、また、前記シリコン選択成長層の側面に前記第１の拡散層領域と同じ導電型の第３の拡散層領域を、同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
  4. ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の側面に、サイドウォールを形成する工程と、
    前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、
    前記サイドウォールの少なくとも一部を除去し、前記シリコン選択成長層の側面に沿って隙間部分を形成する工程と、
    前記隙間部分を介して、前記サイドウォール下にのみ、第１の拡散層領域を形成する工程と、
    前記シリコン選択成長層の上表面近傍に前記第１の拡散層領域と同じ導電型の第２の拡散層領域を、また、前記シリコン選択成長層の側面に前記第１の拡散層領域と同じ導電型の第３の拡散層領域を、同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
  5. ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の側面に、サイドウォールを形成する工程と、
    前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、
    前記サイドウォールを完全に除去する工程と、
    前記サイドウォールが存在した個所に対応する半導体基板の表面に第１の拡散層領域を、また、前記シリコン選択成長層の上表面近傍に前記第１の拡散層領域と同じ導電型の第２の拡散層領域を、さらに、前記シリコン選択成長層の側面に前記第１の拡散層領域と同じ導電型の第３の拡散層領域を、同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
  6. ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の両側に対応する領域に、前記第１、２および３の拡散層領域とは逆導電型の第４の拡散層領域を形成する工程を有することを特徴とする請求項２〜５のいずれか１項に記載の半導体装置の製造方法。
  7. ゲート絶縁膜、及び、ゲート上部絶縁膜を有するゲート電極が形成された半導体基板の表面の前記ゲート電極の側面に、サイドウォールを形成する工程と、
    前記ゲート電極の両側の前記半導体基板の上に、シリコン選択成長層を、前記サイドウォールと隣接するように段差状に形成する工程と、
    前記シリコン選択成長層の上表面に、少なくとも不純物濃度のピーク位置が前記シリコン選択成長層の底面より浅くなるように、前記第１の拡散層領域と同じ導電型の第２の拡散層領域を形成する工程と、
    前記サイドウォールを完全に除去する工程と、
    前記サイドウォールが存在した個所に対応する半導体基板の表面に、後述の第１、２および３の拡散層領域とは逆導電型の第４の拡散層領域を形成する工程と
    前記サイドウォールが存在した個所に対応する半導体基板の表面の前記第４の拡散層よりも浅く第１の拡散層領域を、また前記シリコン選択成長層の上表面近傍に前記第１の拡散層領域と同じ導電型の第２の拡散層領域を、さらに、前記シリコン選択成長層の側面に前記第１の拡散層領域と同じ導電型の第３の拡散層領域を、同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
  8. 前記第３の拡散層領域を形成する際、プラズマドーピング法を用いることを特徴とする請求項２〜７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第３の拡散層領域を形成する際、回転斜めイオン注入法を用いることを特徴とする請求項２〜７のいずれか１項に記載の半導体装置の製造方法。
  10. 前記第３の拡散層領域の不純物濃度は、前記第１の拡散層領域の不純物濃度と、前記第２の拡散層領域の不純物濃度との間にあることを特徴とする請求項１に記載の半導体装置。
  11. 前記第３の拡散層領域は、前記シリコン選択成長層の側面の拡散層領域であることを特徴とする請求項１又は請求項１０に記載の半導体装置。
  12. 前記第１の拡散層領域は、前記ゲート電極の第１のサイドウォール膜の下部近傍にのみ設けられ、
    前記第３の拡散層領域は、プラズマドーピングによって形成されることを特徴とする請求項１、１０、１１のいずれか１項に記載の半導体装置。
  13. 前記第２の拡散層領域全体が前記シリコン選択成長層の底より浅い位置にあることを特徴とする請求項１、請求項１０〜請求項１２のいずれか１項に記載の半導体装置。
  14. 前記第１の拡散層領域の周囲に、前記第１の拡散層領域と逆導電型の不純物を含有する第４の拡散層領域を有することを特徴とする請求項１、請求項１０〜請求項１３のいずれか１項に記載の半導体装置。
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