KR100929635B1 - 수직형 트랜지스터 및 그의 형성방법 - Google Patents
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Abstract
본 발명은 플로팅 바디 효과(Floating Body Effect)를 방지하여 트랜지스터 특성을 향상시킬 수 있는 수직형 트랜지스터 및 그의 형성방법을 개시한다. 개시된 본 발명에 따른 수직형 트랜지스터는, 표면 상에 필라(Pillar)형 액티브 패턴이 형성된 반도체 기판; 상기 액티브 패턴 양측의 반도체 기판 표면 내에 형성된 제1 접합 영역; 상기 제1 접합 영역의 측벽에 형성된 차폐막; 상기 액티브 패턴의 상부 표면 내에 형성된 제2 접합 영역; 및 상기 제2 접합 영역을 포함한 액티브 패턴의 측벽에 상기 제1 접합 영역의 적어도 일부분과 오버랩(Overlap)되게 형성된 게이트;를 포함한다.
Description
본 발명은 수직형 트랜지스터 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 플로팅 바디 효과(Floating Body Effect)를 방지하여 트랜지스터 특성을 향상시킬 수 있는 수직형 트랜지스터 및 그의 형성방법에 관한 것이다.
일반적으로, 반도체 소자 내에 형성되는 트랜지스터 및 비트 라인 등을 구성시키는 방법에는 다양한 제조 기술이 사용되고 있는데, 최근에는 반도체 기판 상에 산화막을 입혀 전계 효과를 내도록 하는 모스형 전계 효과 트랜지스터(MOS FET : Metal Oxide Semiconductor Field Effect Transistor)를 점차적으로 많이 사용하고 있는 실정이다.
상기 모스형 전계 효과 트랜지스터는 셀 영역과 주변회로 영역으로 구분되어진 반도체 기판의 각 영역에 트랜지스터를 각각 형성하는 공정을 적용하는 것으로서, 반도체 기판 상에 게이트 절연막과 게이트 도전막을 적층함으로써 형성된다. 이때, 상기 게이트 도전막은 통상 폴리실리콘막, 또는, 폴리실리콘막과 금속계막의 적층막으로 이루어진다.
한편, 반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라, 근래의 반도체 산업은 반도체 소자의 집적도를 향상시키며, 동작 속도 및 수율을 증가시키는 방향으로 나아가게 되었다. 이에, 기존의 트랜지스터가 갖는 반도체 소자의 집적도 및 커런트(Current) 측면에서의 한계를 극복하기 위해 수직형 트랜지스터(Vertical Transister)가 제안된 바 있다.
상기 수직형 트랜지스터는 기존의 트랜지스터가 게이트와 게이트 양측의 기판 내에 형성된 소오스 영역 및 드레인 영역으로 구성되어 수평 방향의 채널(Channel)이 형성되었던 것과 달리, 게이트와 상기 게이트의 상하 방향으로 형성된 소오스 영역 및 드레인 영역으로 구성되어 수직 방향의 채널이 형성된다.
상기 수직형 트랜지스터의 채널은 소오스 영역 사이의 반도체 기판 부분을 통해 반도체 기판과 전기적으로 연결되며, 이를 통해, 수직형 트랜지스터에 바디(Body) 전압이 인가된다.
그러나, 전술한 종래의 수직형 트랜지스터의 경우에는 반도체 소자의 디자인 룰(Design Rule)이 감소됨에 따라, 인접하는 소오스 영역들 사이의 간격이 감소되며, 이러한 소오스 영역들 사이의 간격 감소가 심화되면 소오스 영역 내의 불순물이 확산되어 소오스 영역들 사이의 간격이 없어질 우려가 있다.
상기 소오스 영역들 사이의 간격이 없어지게 되면, 반도체 기판으로부터 인가되는 바디 전압이 수직형 트랜지스터의 채널 부분까지 전달되지 않으며, 이 때문에, 수직형 트랜지터의 전하(Charge)를 저장하는 공간인 바디 부분이 플로팅(Floating)되어, 여러 가지 문제점이 발생한다.
구체적으로, 상기 소오스 영역으로 인해 수직형 트랜지스터와 반도체 기판 간의 전기적인 통로가 차단되어 수직형 트랜지스터의 채널에 바디 바이어스(Body Bias)를 공급할 수 없다. 그 결과, 수직형 트랜지스터의 바디에 쌓인 전하가 반도체 기판으로 빠져나갈 수 없게 되어 플로팅 바디 효과(Floating Body Effect)가 발생한다.
상기 플로팅 바디 효과는, 예컨대, 엔모스(NMOS) 소자의 경우에 GIDL(Gate Induced Drain Leakage)이나 핫 캐리어 인젝션(Hot Carrier Injection)이 발생하여 채널 영역에 홀(Hole)이 쌓이게 되고, 상기 홀로 인해 트랜지스터의 문턱 전압(Threshold Voltage : Vt)이 감소하는 현상을 의미한다.
따라서, 종래 기술의 경우에는 이러한 플로팅 바디 효과로 인해 트랜지스터를 용이하게 제어할 수 없으며, 이에 따라, 트랜지스터 특성이 저하된다.
본 발명은 플로팅 바디 효과(Floating Body Effect)를 개선할 수 있는 수직형 트랜지스터 및 그의 형성방법을 제공한다.
또한, 본 발명은 트랜지스터 특성을 향상시킬 수 있는 수직형 트랜지스터 및 그의 형성방법을 제공한다.
본 발명의 실시예에 따른 수직형 트랜지스터는, 표면 상에 필라(Pillar)형 액티브 패턴이 형성된 반도체 기판; 상기 액티브 패턴 양측의 반도체 기판 표면 내 에 형성된 제1 접합 영역; 상기 제1 접합 영역의 측벽에 형성된 차폐막; 상기 액티브 패턴의 상부 표면 내에 형성된 제2 접합 영역; 및 상기 제2 접합 영역을 포함한 액티브 패턴의 측벽에 상기 제1 접합 영역의 적어도 일부분과 오버랩(Overlap)되게 형성된 게이트;를 포함한다.
상기 제1 및 제2 접합 영역은 N형 이온주입층으로 이루어진다.
상기 제1 접합 영역은 소오스 영역이고, 상기 제2 접합 영역은 드레인 영역이다.
상기 제1 접합 영역은 드레인 영역이고, 상기 제2 접합 영역은 소오스 영역이다.
상기 차폐막은 절연막으로 이루어진다.
상기 절연막은 실리콘 산화막을 포함한다.
상기 차폐막을 포함한 제1 접합 영역은 상기 액티브 패턴 폭의 1/5∼1/3의 간격으로 배치된다.
상기 차폐막은 상기 액티브 패턴 폭의 1/6∼1/4의 두께를 갖는다.
본 발명의 일 실시예에 따른 수직형 트랜지스터의 형성방법은, 반도체 기판을 식각하여 홈을 형성하는 단계; 상기 홈의 측벽에 차폐막을 형성하는 단계; 상기 홈을 매립하도록 제1 에피층을 형성하는 단계; 상기 제1 에피층들 사이의 상기 차폐막과 반도체 기판 상에 상기 제2 에피층으로 이루어진 필라형 액티브 패턴을 형성하는 단계; 상기 제1 에피층 및 상기 액티브 패턴의 상부 표면 내에 각각 제1 접합 영역과 제2 접합 영역을 형성하는 단계; 및 상기 제2 접합 영역을 포함한 액티 브 패턴의 측벽에 상기 제1 접합 영역의 적어도 일부분과 오버랩되게 게이트를 형성하는 단계;를 포함한다.
상기 홈을 형성하는 단계는, 반도체 기판을 비등방성 식각하는 단계; 및 상기 식각된 반도체 기판 부분의 폭이 넓어지도록 상기 식각된 반도체 기판 부분을 등방성 식각하는 단계;를 포함한다.
상기 차폐막을 형성하는 단계는, 상기 홈의 표면을 포함한 반도체 기판 상에 절연막을 형성하는 단계; 및 상기 절연막이 상기 홈의 측벽에만 잔류되도록 상기 절연막을 스페이서 식각하는 단계;를 포함한다.
상기 절연막은 실리콘 산화막으로 형성한다.
상기 차폐막은 상기 액티브 패턴 폭의 1/6∼1/4의 두께를 갖도록 형성한다.
상기 제1 에피층을 형성하는 단계는, 상기 차폐막을 포함한 반도체 기판 상에 상기 홈을 완전히 매립하는 두께로 제1 에피층을 성장시키는 단계; 및 상기 반도체 기판이 노출되도록 상기 성장된 제1 에피층의 표면을 제거하는 단계;를 포함한다.
상기 액티브 패턴을 형성하는 단계는, 상기 제1에피층을 포함한 상기 반도체 기판 상에 상기 차폐막을 덮도록 제2 에피층을 성장시키는 단계; 및 상기 제2 에피층을 상기 제1 에피층들 사이의 상기 차폐막과 반도체 기판 상에만 잔류되도록 식각하는 단계;를 포함한다.
상기 제2 에피층을 성장시키는 단계 후, 상기 제2 에피층의 표면을 평탄화하는 단계;를 더 포함한다.
상기 제1 및 제2 접합 영역은 N형 불순물을 이온주입하여 형성한다.
상기 제1 접합 영역은 소오스 영역이고, 상기 제2 접합 영역은 드레인 영역이다.
상기 제1 접합 영역은 드레인 영역이고, 상기 제2 접합 영역은 소오스 영역이다.
상기 차폐막을 포함한 제1 접합 영역은 상기 액티브 패턴 폭의 1/5∼1/3의 간격으로 배치되도록 형성한다.
본 발명의 다른 실시예에 따른 수직형 트랜지스터의 형성방법은, 반도체 기판을 식각하여 홈을 형성하는 단계; 상기 홈의 측벽에 차폐막을 형성하는 단계; 상기 홈 내에 도핑된 제1 에피층을 성장시켜 제1 접합 영역을 형성하는 단계; 상기 제1 접합 영역들 사이의 상기 차폐막과 반도체 기판 상에 상기 제1 접합 영역과 오버랩되게 제2 에피층으로 이루어진 필라형 액티브 패턴을 형성하는 단계; 상기 액티브 패턴의 상부 표면 내에 제2 접합 영역을 형성하는 단계; 및 상기 제2 접합 영역을 포함한 액티브 패턴의 측벽에 상기 제1 접합 영역의 적어도 일부분과 오버랩되게 게이트를 형성하는 단계;를 포함한다.
상기 홈을 형성하는 단계는, 반도체 기판을 비등방성 식각하는 단계; 및 상기 식각된 반도체 기판 부분의 폭이 넓어지도록 상기 식각된 반도체 기판 부분을 등방성 식각하는 단계;를 포함한다.
상기 차폐막을 형성하는 단계는, 상기 홈의 표면을 포함한 반도체 기판 상에 절연막을 형성하는 단계; 및 상기 절연막이 상기 홈의 측벽에만 잔류되도록 상기 절연막을 스페이서 식각하는 단계;를 포함한다.
상기 절연막은 실리콘 산화막으로 형성한다.
상기 차폐막은 상기 액티브 패턴 폭의 1/6∼1/4의 두께를 갖도록 형성한다.
상기 제1 접합 영역을 형성하는 단계는, 상기 차폐막을 포함한 반도체 기판 상에 상기 홈을 완전히 매립하는 두께로 N형 제1 에피층을 성장시키는 단계; 및 상기 반도체 기판이 노출되도록 상기 성장된 N형 제1 에피층의 표면을 제거하는 단계;를 포함한다.
상기 차폐막을 포함한 제1 접합 영역은 상기 액티브 패턴 폭의 1/5∼1/3의 간격으로 배치되도록 형성한다.
상기 액티브 패턴을 형성하는 단계는, 상기 제1 접합 영역을 포함한 반도체 기판 상에 상기 차폐막을 덮도록 제2 에피층을 성장시키는 단계; 및 상기 제2 에피층을 상기 제1 접합 영역들 사이의 상기 차폐막과 반도체 기판 상에만 잔류되도록 식각하는 단계;를 포함한다.
상기 제2 에피층을 성장시키는 단계 후, 상기 제2 에피층의 표면을 평탄화하는 단계;를 더 포함한다.
상기 제2 접합 영역은 N형 불순물을 이온주입하여 형성한다.
상기 제1 접합 영역은 소오스 영역이고, 상기 제2 접합 영역은 드레인 영역이다.
상기 제1 접합 영역은 드레인 영역이고, 상기 제2 접합 영역은 소오스 영역이다.
본 발명은 수직형 트랜지스터의 형성시 반도체 기판의 표면 내에 형성되는 접합 영역의 측벽에 차폐막을 형성함으로써, 인접하는 접합 영역들 사이의 간격이 감소하여 상기 수직형 트랜지스터와 반도체 기판 간의 전기적인 통로가 차단되는 것을 방지할 수 있다.
따라서, 본 발명은 상기 수직형 트랜지스터의 바디가 플로팅되어 유발되는 플로팅 바디 효과(Floating Body Effect)를 방지할 수 있으며, 이를 통해, 트랜지스터 특성을 향상시킬 수 있다.
본 발명은, 반도체 기판에 형성된 홈의 측벽에 차폐막을 형성한 후에 상기 홈 내부에 상기 차폐막에 의해 그 측벽이 둘러싸인 접합 영역을 형성한다. 그런 다음, 반도체 기판 표면 상에 필라(Pillar)형 액티브 패턴를 형성하고 상기 액티브 패턴의 측벽에 상기 접합 영역의 적어도 일부분과 오버랩(Overlap)되게 게이트를 형성한다.
이렇게 하면, 상기 차폐막을 통해 상기 접합 영역 내의 불순물이 확산되어 인접하는 접합 영역들 사이의 간격이 감소하거나 상기 간격이 없어지는 현상을 방지할 수 있으며, 이를 통해, 본 발명은 수직형 트랜지스터의 채널 영역에 바디 전압을 안정적으로 공급할 수 있다.
따라서, 본 발명은 상기 수직형 트랜지스터의 바디가 플로팅되어 채널 영역에 쌓인 전하가 반도체 기판으로 빠져나가지 못하는 플로팅 바디 효과(Floating Body Effect)를 방지할 수 있으며, 이를 통해, 트랜지스터 특성을 효과적으로 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100)의 표면 상에 필라형 액티브 패턴(P)이 형성되며, 상기 액티브 패턴(P) 양측의 반도체 기판(100) 표면 내에 소오스 영역(110)이 형성되고, 액티브 패턴(P)의 상부 표면 내에 드레인 영역(112)이 형성된다. 상기 소오스 영역(110) 및 드레인 영역(112)은, 예컨대, N형 이온주입층으로 이루어진다. 상기 소오스 영역(110)은 액티브 패턴(P)의 상부 표면 내에 형성되고, 상기 드레인 영역(112)은 상기 액티브 패턴(P) 양측의 반도체 기판(100) 표면 내에 형성될 수도 있다.
상기 드레인 영역(112)을 포함한 액티브 패턴(P)의 측벽에 상기 소오스 영역(110)과 콘택하는, 바람직하게는, 상기 소오스 영역(110)의 일부와 오버랩(Overlap)되게 게이트(G)가 형성된다. 상기 게이트(G)는 게이트 절연막(114)과 게이트 도전막(116)을 포함한다. 이에 따라, 본 발명은 상기 소오스 영역(110)과 드레인 영역(112) 사이의 액티브 패턴(P) 내에 수직 방향의 채널 영역(118)을 갖는 수직형 트랜지스터가 형성된다.
여기서, 상기 소오스 영역(110)의 측벽에는 절연막, 바람직하게는, 실리콘 산화막으로 이루어진 차폐막(104)이 형성되며, 상기 차폐막(104)은 상기 액티브 패턴(P) 폭의 1/4 이하, 예컨대, 1/6∼1/4 정도의 두께를 갖는다. 이에 따라, 상기 차폐막(104)에 의해 그 측벽이 둘러싸인 소오스 영역(110)은 반도체 기판(100) 표면 내에서 상기 액티브 패턴(P) 폭의 1/3 이하, 예컨대, 1/5∼1/3 정도의 간격을 유지할 수 있다.
본 발명은 상기 소오스 영역(110)의 측벽에 형성된 차폐막(104)을 통해 소오스 영역(110) 내의 불순물이 그 측면으로 확산되는 것을 방지할 수 있다. 그 결과, 본 발명은 상기 불순물이 측면으로 확산되어 인접하는 소오스 영역(110)들 사이의 간격이 좁아지거나 없어져, 상기 소오스 영역(110)에 의해 수직형 트랜지스터의 채널 영역과 반도체 기판(100) 간의 전기적인 통로가 차단되는 것을 방지할 수 있다.
따라서, 본 발명은 상기 차폐막(104)을 통해 수직형 트랜지스터의 채널 영역(118)에 쌓인 전하가 반도체 기판(100)으로 빠져나갈 수 있는 통로(B)를 확보할 수 있으며, 이를 통해, 플로팅 바디 효과(Floating Body Effect)를 방지하고, 또한, 트랜지스터 특성을 향상시킬 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 수직형 트랜지스터의 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 하드마스크막(102)을 형성한 후, 상기 하드마스크막(102) 상에 감광막 패턴(도시안됨)을 형성한다. 상기 하드마스크막(102)은, 예컨대, 실리콘 질화막으로 형성하며, 상기 감광막 패턴은 반도체 기판(100)의 일부 영역을 노출시키도록 형성한다.
그런 다음, 공지의 포토(Photo) 공정을 통해 상기 감광막 패턴에 의해 노출된 하드마스크막(102) 부분과 그 아래 반도체 기판(100) 부분의 일부 두께를 비등방성 식각하여 홈(H)을 형성한다. 이 후, 상기 감광막 패턴을 제거한다.
도 2b를 참조하면, 상기 홈(H)의 폭이 넓어지도록 상기 홈(H)의 내부를 등방성 식각한다.
도 2c를 참조하면, 상기 하드마스크막을 제거한 상태에서, 상기 홈(H)의 표면을 포함한 반도체 기판(100) 상에 절연막, 바람직하게는, 실리콘 산화막을 증착한다. 그런 다음, 상기 절연막이 상기 홈(H)의 측벽에만 잔류되도록 스페이서 식각하여 상기 홈(H)의 측벽에 차폐막(104)을 형성한다. 상기 차폐막(104)은 후속으로 형성되는 액티브 패턴(P) 폭의 1/4 이하, 바람직하게는, 1/6∼1/4 정도의 두께를 갖도록 형성한다.
도 2d를 참조하면, 상기 차폐막(104)이 형성되지 않은 홈(H) 저면의 반도체 기판(100) 부분으로부터 상기 홈(H)을 완전히 매립하는 두께로 제1 에피층(106)을 성장시킨다. 이어서, 상기 반도체 기판(100)이 노출되도록 상기 성장된 제1 에피층(106)의 표면을 CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back)으로 제거한다.
도 2e를 참조하면, 상기 제1 에피층(106)과 상기 차폐막(104) 및 반도체 기판(100) 상에 제2 에피층(108)을 형성한다. 상기 제2 에피층(108)은 수직형 트랜지스터 구조에서 소망하는 채널 길이에 대응하는 두께로 형성한다. 계속해서, 제2 에피층(108)의 표면을 CMP, 또는, 에치백을 통해 평탄화시킨다.
도 2f를 참조하면, 상기 제2 에피층(108)을 식각하여 상기 제1 에피층(106)들 사이의 차폐막(104)과 반도체 기판(100) 상에 상기 제1 에피층(106)과 오버랩되게 필라형 액티브 패턴(P)을 형성한다. 이때, 상기 식각은 상기 제1 에피층(106)의 식각 손실이 발생하지 않도록 수행함이 바람직하다.
도 2g를 참조하면, 상기 액티브 패턴(P)이 형성된 반도체 기판(100)의 결과물에 대해 N형 이온주입 공정을 수행하여 상기 홈(H) 내의 제1 에피층(106)에 소오스 영역(110)을 형성함과 아울러 상기 액티브 패턴(P)의 상부 표면 내에 드레인 영역(112)을 형성한다. 상기 소오스 영역(110)은 상기 액티브 패턴(P) 상부의 표면 내에 형성하고, 상기 드레인 영역(112)은 상기 홈(H) 내의 제1 에피층(106)에 형성될 수도 있다.
여기서, 상기 홈(H) 내의 소오스 영역(110)은 그 측벽이 상기 차폐막(104)에 의해 둘러싸이도록 형성된다. 따라서, 본 발명은 상기 차폐막(104)의 형성을 통해 상기 소오스 영역(110) 내에 이온주입된 N형 불순물이 그 측면으로 확산되는 것을 억제할 수 있으며, 이를 통해, 인접하는 소오스 영역(110)들 사이의 간격이 감소하거나 없어지는 것을 방지할 수 있다. 이에 따라, 상기 소오스 영역(110)은 반도체 기판(100)의 표면 내에서 상기 액티브 패턴(P) 폭의 1/3 이하, 바람직하게는, 1/5∼1/3 정도의 간격을 유지할 수 있다.
도 2h를 참조하면, 상기 소오스 영역(110) 및 드레인 영역(112)이 형성된 반도체 기판(100)의 표면 상에 게이트 절연막(114)을 형성한 후, 상기 게이트 절연막(114) 상에 게이트 도전막(116)을 형성한다. 다음으로, 상기 게이트 도전막(116) 과 게이트 절연막(114)을 식각하여 상기 드레인 영역(112)을 포함한 액티브 패턴(P)의 측벽에 상기 소오스 영역(110)의 적어도 일부분과 오버랩되게 게이트(G)를 형성한다.
그 결과, 상기 소오스 영역(110)과 드레인 영역(112) 사이의 액티브 패턴(P) 내에 수직 방향의 채널 영역(118)을 갖는 수직형 트랜지스터가 형성된다. 상기 수직형 트랜지스터의 채널 영역(118)은 상기 차폐막(104) 사이의 반도체 기판 부분(B)을 통해 반도체 기판(100)과 전기적으로 연결되며, 상기 반도체 기판 부분(B)을 통해 수직형 트랜지스터에 바디(Body) 전압이 인가된다.
이와 같이, 본 발명은 차폐막(104)의 형성을 통해 소오스 영역(110) 내의 불순물이 그 측면으로 확산되는 것을 억제함으로써, 인접하는 소오스 영역(110)들 사이의 간격이 감소하거나 없어지는 현상을 방지할 수 있으며, 이에 따라, 상기 수직형 트랜지스터와 반도체 기판(100) 간의 전기적인 통로가 차단되는 것을 방지할 수 있다.
따라서, 본 발명은 차폐막(104) 사이의 반도체 기판 부분(B)을 통해 수직형 트랜지스터의 채널 영역(118)에 바디 전압을 안정적으로 공급함으로써, 상기 수직형 트랜지스터의 바디가 플로팅되어 유발되는 플로팅 바디 효과(Floating Body Effect)를 방지할 수 있으며, 이를 통해, 트랜지스터 특성을 효과적으로 향상시킬 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 제1 및 제2 에피층을 형성한 후에 N형 불순물 이온주입 공정을 수행하여 소오스 영역과 드레인 영역을 함께 형성하였 으나, 본 발명의 다른 실시예로서, 상기 제1 에피층을 N형 불순물을 도핑시킨 상태로 성장시켜 소오스 영역을 먼저 형성한 후에 드레인 영역을 나중에 형성하여 상기 이온주입 공정을 포함한 후속 공정들을 보다 안정화시킬 수 있다.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(300) 상에 하드마스크막(302)을 형성한 후, 상기 하드마스크막(302) 상에 감광막 패턴(도시안됨)을 형성한다. 상기 하드마스크막(302)은, 예컨대, 실리콘 질화막으로 형성하며, 상기 감광막 패턴은 반도체 기판(300)의 일부 영역을 노출시키도록 형성한다.
그런 다음, 공지의 포토 공정을 통해 상기 감광막 패턴에 의해 노출된 하드마스크막(302) 부분과 그 아래 반도체 기판(300) 부분의 일부 두께를 비등방성 식각하여 홈(H)을 형성한다. 감광막 패턴을 제거한 후, 상기 홈(H)의 폭이 넓어지도록 홈(H)의 내부를 등방성 식각한다.
도 3b를 참조하면, 상기 하드마스크막을 제거한 상태에서, 상기 홈(H)의 표면을 포함한 반도체 기판(300) 상에 절연막, 바람직하게는, 실리콘 산화막을 증착한다. 그런 다음, 상기 절연막을 스페이서 식각하여 홈(H)의 측벽에 차폐막(304)을 형성한다. 상기 차폐막(304)은 후속으로 형성하는 액티브 패턴 폭의 1/4 이하, 바람직하게는, 1/6∼1/4 정도의 두께를 갖는다.
도 3c를 참조하면, 상기 차폐막(304)이 형성되지 않은 홈(H)의 저면의 반도체 기판(300) 부분으로부터 상기 홈(H)을 완전히 매립하는 두께로 N형 불순물이 도 핑된 제1 에피층을 성장시킨다. 이어서, 상기 반도체 기판(300)이 노출되도록 상기 도핑된 제1 에피층의 표면을, CMP, 또는, 에치백으로 제거하여 상기 홈(H) 내에 소오스 영역(306)을 형성한다.
상기 소오스 영역(306)은 상기 차폐막(304)에 의해 측벽이 둘러싸이도록 형성되며, 이를 통해, 반도체 기판(300) 내에서 후속으로 형성되는 액티브 패턴 폭의 1/3 이하, 바람직하게는, 1/5∼1/3 정도의 간격을 유지할 수 있다.
여기서, 본 발명의 다른 실시예에서는 도핑된 제1 에피층을 성장시킴으로써, 상기 액티브 패턴을 형성하기 전에 소오스 영역(306)을 먼저 형성할 수 있으며, 이를 통해, 소오스 영역(306) 및 드레인 영역을 형성하기 위한 이온주입 공정을 포함한 후속 공정들을 보다 안정화할 수 있다.
도 3d를 참조하면, 상기 소오스 영역(306)과 상기 차폐막(304) 및 반도체 기판(300) 상에 제2 에피층(308)을 형성한다. 상기 제2 에피층(308)은 수직형 트랜지스터 구조에서 소망하는 채널 길이에 대응하는 두께로 형성한다. 계속해서, 상기 제2 에피층(308)의 표면을 CMP, 또는, 에치백을 통해 평탄화시킨다.
도 3e를 참조하면, 상기 제2 에피층(308)을 식각하여 상기 소오스 영역(306)들 사이의 차폐막(304)과 반도체 기판(300) 상에 상기 소오스 영역(306)과 오버랩되게 필라형 액티브 패턴(P)을 형성한다. 이때, 상기 식각은 상기 소오스 영역(306)의 식각 손실이 발생하지 않도록 수행함이 바람직하다.
도 3f를 참조하면, 상기 액티브 패턴(P)이 형성된 반도체 기판(300)의 결과물에 대해 N형 이온주입 공정을 수행하여 액티브 패턴(P)의 상부 표면 내에 드레인 영역(310)을 형성한다. 상기 소오스 영역(306)과 상기 드레인 영역(310)은 그 형성 위치가 서로 바꾸어 형성될 수도 있다.
도 3g를 참조하면, 상기 드레인 영역(310)이 형성된 반도체 기판(300)의 표면 상에 게이트 절연막(312)을 형성한 후, 상기 게이트 절연막(312) 상에 게이트 도전막(314)을 형성한다. 다음으로, 상기 게이트 도전막(314)과 게이트 절연막(312)을 식각하여 상기 드레인 영역(310)을 포함한 액티브 패턴(P)의 측벽에 상기 소오스 영역(306)의 적어도 일부분과 오버랩되게 게이트(G)를 형성한다.
그 결과, 상기 소오스 영역(306)과 드레인 영역(310) 사이의 액티브 패턴(P) 내에 수직 방향의 채널 영역(316)을 갖는 수직형 트랜지스터가 형성된다. 상기 수직형 트랜지스터의 채널 영역(316)은 상기 차폐막(304) 사이의 반도체 기판 부분(B)을 통해 반도체 기판(300)과 전기적으로 연결되며, 상기 반도체 기판 부분(B)을 통해 수직형 트랜지스터에 바디(Body) 전압이 인가된다.
이와 같이, 본 발명의 다른 실시예는 상기 차폐막(304)의 형성을 통해 상기 소오스 영역(306)들 사이의 간격이 감소하거나 없어지는 현상을 방지할 수 있으며, 이를 통해, 상기 수직형 트랜지스터의 채널 영역(316)에 바디 전압을 안정적으로 인가하여 플로팅 바디 효과(Floating Body Effect)를 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 수직형 트랜지스터의 형성방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 수직형 트랜지스터의 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 300 : 반도체 기판 102, 302 : 하드마스크막
H : 홈 104, 304 : 차폐막
106 : 제1 에피층 108, 308 : 제2 에피층
P : 액티브 패턴 110, 306 : 소오스 영역
112, 310 : 드레인 영역 114, 312 : 게이트 절연막
116, 314 : 게이트 도전막 G : 게이트
118, 316 : 채널 영역
Claims (32)
- 내부에 채널 영역을 갖는 필라(Pillar)형 액티브 패턴이 표면 상에 형성된 반도체 기판;상기 액티브 패턴 양측의 반도체 기판 표면 내에 형성된 제1 접합 영역;상기 제1 접합 영역 내의 불순물이 측면으로 확산되는 것이 방지되어 상기 액티브 패턴 내의 채널 영역과 반도체 기판 간의 전기적인 통로가 확보되도록, 상기 제1 접합 영역의 측벽에 형성된 차폐막;상기 액티브 패턴의 상부 표면 내에 형성된 제2 접합 영역; 및상기 제2 접합 영역을 포함한 액티브 패턴의 측벽에 상기 제1 접합 영역의 적어도 일부분과 오버랩(Overlap)되게 형성된 게이트;를 포함하는 것을 특징으로 하는 수직형 트랜지스터.
- 제 1 항에 있어서,상기 제1 및 제2 접합 영역은 N형 이온주입층으로 이루어진 것을 특징으로 하는 수직형 트랜지스터.
- 제 1 항에 있어서,상기 제1 접합 영역은 소오스 영역이고, 상기 제2 접합 영역은 드레인 영역인 것을 특징으로 하는 수직형 트랜지스터.
- 제 1 항에 있어서,상기 제1 접합 영역은 드레인 영역이고, 상기 제2 접합 영역은 소오스 영역 인 것을 특징으로 하는 수직형 트랜지스터.
- 제 1 항에 있어서,상기 차폐막은 절연막으로 이루어진 것을 특징으로 하는 수직형 트랜지스터.
- 제 5 항에 있어서,상기 절연막은 실리콘 산화막을 포함하는 것을 특징으로 하는 수직형 트랜지스터.
- 제 1 항에 있어서,상기 차폐막을 포함한 제1 접합 영역은 상기 액티브 패턴 폭의 1/5∼1/3의 간격으로 배치된 것을 특징으로 하는 수직형 트랜지스터.
- 제 1 항에 있어서,상기 차폐막은 상기 액티브 패턴 폭의 1/6∼1/4의 두께를 갖는 것을 특징으로 하는 수직형 트랜지스터.
- 반도체 기판을 식각하여 홈을 형성하는 단계;상기 홈의 측벽에 차폐막을 형성하는 단계;상기 홈을 매립하도록 제1 에피층을 형성하는 단계;상기 제1 에피층들 사이의 상기 차폐막과 반도체 기판 상에 제2 에피층으로 이루어진 필라형 액티브 패턴을 형성하는 단계;상기 제1 에피층 및 상기 액티브 패턴의 상부 표면 내에 각각 제1 접합 영역과 제2 접합 영역을 형성하는 단계; 및상기 제2 접합 영역을 포함한 액티브 패턴의 측벽에 상기 제1 접합 영역의 적어도 일부분과 오버랩되게 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 9 항에 있어서,상기 홈을 형성하는 단계는,반도체 기판을 비등방성 식각하는 단계; 및상기 식각된 반도체 기판 부분의 폭이 넓어지도록 상기 식각된 반도체 기판 부분을 등방성 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 9 항에 있어서,상기 차폐막을 형성하는 단계는,상기 홈의 표면을 포함한 반도체 기판 상에 절연막을 형성하는 단계; 및상기 절연막이 상기 홈의 측벽에만 잔류되도록 상기 절연막을 스페이서 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 11 항에 있어서,상기 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 9 항에 있어서,상기 차폐막은 상기 액티브 패턴 폭의 1/6∼1/4의 두께를 갖도록 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 9 항에 있어서,상기 제1 에피층을 형성하는 단계는,상기 차폐막을 포함한 반도체 기판 상에 상기 홈을 완전히 매립하는 두께로 제1 에피층을 성장시키는 단계; 및상기 반도체 기판이 노출되도록 상기 성장된 제1 에피층의 표면을 제거하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 9 항에 있어서,상기 액티브 패턴을 형성하는 단계는,상기 제1에피층을 포함한 상기 반도체 기판 상에 상기 차폐막을 덮도록 제2 에피층을 성장시키는 단계; 및상기 제2 에피층을 상기 제1 에피층들 사이의 상기 차폐막과 반도체 기판 상에만 잔류되도록 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 15 항에 있어서,상기 제2 에피층을 성장시키는 단계 후,상기 제2 에피층의 표면을 평탄화하는 단계;를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 9 항에 있어서,상기 제1 및 제2 접합 영역은 N형 불순물을 이온주입하여 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 9 항에 있어서,상기 제1 접합 영역은 소오스 영역이고, 상기 제2 접합 영역은 드레인 영역인 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 9 항에 있어서,상기 제1 접합 영역은 드레인 영역이고, 상기 제2 접합 영역은 소오스 영역인 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 9 항에 있어서,상기 차폐막을 포함한 제1 접합 영역은 상기 액티브 패턴 폭의 1/5∼1/3의 간격으로 배치되도록 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 반도체 기판을 식각하여 홈을 형성하는 단계;상기 홈의 측벽에 차폐막을 형성하는 단계;상기 홈 내에 도핑된 제1 에피층을 성장시켜 제1 접합 영역을 형성하는 단계;상기 제1 접합 영역들 사이의 상기 차폐막과 반도체 기판 상에 상기 제1 접합 영역과 오버랩되게 제2 에피층으로 이루어진 필라형 액티브 패턴을 형성하는 단계;상기 액티브 패턴의 상부 표면 내에 제2 접합 영역을 형성하는 단계; 및상기 제2 접합 영역을 포함한 액티브 패턴의 측벽에 상기 제1 접합 영역의 적어도 일부분과 오버랩되게 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 홈을 형성하는 단계는,반도체 기판을 비등방성 식각하는 단계; 및상기 식각된 반도체 기판 부분의 폭이 넓어지도록 상기 식각된 반도체 기판 부분을 등방성 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 차폐막을 형성하는 단계는,상기 홈의 표면을 포함한 반도체 기판 상에 절연막을 형성하는 단계; 및상기 절연막이 상기 홈의 측벽에만 잔류되도록 상기 절연막을 스페이서 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 23 항에 있어서,상기 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 차폐막은 상기 액티브 패턴 폭의 1/6∼1/4의 두께를 갖도록 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 제1 접합 영역을 형성하는 단계는,상기 차폐막을 포함한 반도체 기판 상에 상기 홈을 완전히 매립하는 두께로 N형 제1 에피층을 성장시키는 단계; 및상기 반도체 기판이 노출되도록 상기 성장된 N형 제1 에피층의 표면을 제거하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 차폐막을 포함한 제1 접합 영역은 상기 액티브 패턴 폭의 1/5∼1/3의 간격으로 배치되도록 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 액티브 패턴을 형성하는 단계는,상기 제1 접합 영역을 포함한 반도체 기판 상에 상기 차폐막을 덮도록 제2 에피층을 성장시키는 단계; 및상기 제2 에피층을 상기 제1 접합 영역들 사이의 상기 차폐막과 반도체 기판 상에만 잔류되도록 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 28 항에 있어서,상기 제2 에피층을 성장시키는 단계 후,상기 제2 에피층의 표면을 평탄화하는 단계;를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 제2 접합 영역은 N형 불순물을 이온주입하여 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 제1 접합 영역은 소오스 영역이고, 상기 제2 접합 영역은 드레인 영역인 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
- 제 21 항에 있어서,상기 제1 접합 영역은 드레인 영역이고, 상기 제2 접합 영역은 소오스 영역인 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
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