KR20040003881A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20040003881A
KR20040003881A KR1020020038708A KR20020038708A KR20040003881A KR 20040003881 A KR20040003881 A KR 20040003881A KR 1020020038708 A KR1020020038708 A KR 1020020038708A KR 20020038708 A KR20020038708 A KR 20020038708A KR 20040003881 A KR20040003881 A KR 20040003881A
Authority
KR
South Korea
Prior art keywords
layer
trench
substrate
semiconductor
doped
Prior art date
Application number
KR1020020038708A
Other languages
English (en)
Other versions
KR100473476B1 (ko
Inventor
손낙진
김지영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0038708A priority Critical patent/KR100473476B1/ko
Priority to US10/445,109 priority patent/US7009255B2/en
Priority to JP2003181604A priority patent/JP4394385B2/ja
Priority to DE10330070A priority patent/DE10330070A1/de
Priority to GB0409386A priority patent/GB2397693B/en
Priority to GB0315662A priority patent/GB2392557B/en
Priority to GB0409387A priority patent/GB2397694B/en
Priority to CNB031453503A priority patent/CN100487912C/zh
Publication of KR20040003881A publication Critical patent/KR20040003881A/ko
Application granted granted Critical
Publication of KR100473476B1 publication Critical patent/KR100473476B1/ko
Priority to US11/229,202 priority patent/US7259069B2/en
Priority to US11/565,127 priority patent/US7268043B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치 및 그 제조방법이 개시되어 있다. 반도체 기판의 활성 영역에 트렌치가 형성된다. 상기 트렌치의 내벽에 도핑층이 형성된다. 상기 트렌치는 제1 반도체층으로 매립된다. 상기 제1 반도체층 및 기판 상에 게이트 절연막이 형성된다. 상기 트렌치를 사이에 두고 게이트 절연막 상에 두 개의 게이트 전극이 형성된다. 각 게이트 전극 양측의 기판 내에 제1 및 제2 불순물 영역이 형성된다. 상기 도핑층을 트렌치 영역에만 국부적으로 형성함으로써, 소오스/드레인 영역과 고농도의 도핑층을 서로 분리하여 pn 접합의 전계를 약화시킨다. 따라서, 리프레시 특성을 개선하고 소오스/드레인 간의 펀치쓰루우 발생을 방지할 수 있다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and Method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 트랜지스터의 소오스/드레인 영역 간에 펀치쓰루우(punchthrough) 발생을 방지하고 메모리 셀의 리프레시(refresh) 특성을 개선할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
도 1은 통상적인 MOS 트랜지스터의 단면도이다.
도 1을 참조하면, MOS 트랜지스터는 반도체 기판(1) 상에 게이트 산화막(2)을 개재하여 적층된 게이트 전극(3)과, 상기 게이트 전극(3)을 사이에 두고 서로 이격되어 기판(1)의 표면에 형성된 소오스 영역(4) 및 드레인 영역(5)으로 구성된다.
소오스 영역(4)은 캐리어(전자 또는 정공)를 공급하고, 드레인 영역(5)은 소오스 영역(4)으로부터 공급된 캐리어를 밖으로 끌어낸다. 게이트 전극(3)은 소오스 영역(4)과 드레인 영역(5)을 전기적으로 연결시키는 채널을 형성하는 역할을 한다.
반도체 장치의 고집적화에 따른 MOS 트랜지스터의 비례축소(scaling down)에 있어서, 동작 전압의 비례축소에 비해 게이트 전극의 길이 축소가 급격하게 이루어지고 있다. 이러한 게이트 길이의 비례축소에 따라 MOS 트랜지스터의 채널 영역에서의 전계나 전위에 미치는 소오스/드레인의 영향이 현저해진다. 이러한 현상을 숏-채널 효과(short channel effect)라 하며, 그 대표적인 것이 역치전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소오스/드레인 영역의 공핍층 전하, 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
이러한 역치전압의 저하 이외에 소오스/드레인 간의 펀치쓰루우 현상도 숏-채널 효과에 수반되는 큰 문제이다.
도 1의 MOS 트랜지스터에 있어서, 드레인 전압이 증가할수록 드레인 공핍층(7)이 비례하여 증가함으로써 드레인 공핍층(7)이 소오스 영역(4)에 근접해지게 된다. 따라서, 게이트 전극(3)의 길이가 짧아지면 드레인 공핍층(7)과 소오스 공핍층(6)이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소오스(4) 측에까지 영향을 미쳐서 소오스(4) 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스 영역(4)과 드레인 영역(5) 사이에 전류가 흐르게 된다. 이것이 펀치쓰루우라고 불리는 현상인데, 펀치쓰루우가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다.
통상적으로 MOS 트랜지스터에서는 원하는 역치전압(Vt)을 확보하기 위하여 Vt 조절용 이온주입을 실시하고 있다. 예를 들어, NMOS 트랜지스터의 경우, p형 불순물을 이용하여 Vt 조절용 이온주입을 실시한다.
숏-채널 MOS 트랜지스터에서는 드레인 전압이 비교적 낮을 때, 기판 내부에서는 드레인의 공핍층이 직접 소오스 측까지 확대되지 않지만 기판 표면은 게이트 전압에 의해 어느 정도 공핍화되어 있어 드레인 전압에 의해 소오스 근방의 전위장벽의 높이를 변화시킬 수 있다. 이를 표면 펀치쓰루우라 하는데, Vt 조절용 이온주입은 기판과 게이트 산화막 간의 계면 농도를 증가시키기 때문에 역치전압을 조절하는 효과 뿐만 아니라 표면 펀치쓰루우를 억제하는 효과도 얻을 수 있다.
따라서, 게이트 길이의 비례축소가 진행됨에 따라 펀치쓰루우를 억제하기 위하여 Vt 조절용 이온주입을 고농도로 실시하게 되는데, 통상적으로 Vt 조절용 이온주입은 기판의 전면에 적용되기 때문에 소오스/드레인 영역이 고농도의 Vt 조절 영역과 만나게 된다. 따라서, NMOS 트랜지스터의 경우, n형 소오스/드레인 영역이 p+영역(Vt 조절 영역)과 만나게 되어 pn 접합에 높은 전계가 걸림으로써 접합 누설 전류(junction leakage current)가 증가하게 된다.
트랜지스터와 캐패시터로 단위 메모리 셀을 구성하는 다이내믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치에 있어서, 캐패시터의 정보 전하는 누설 전류에 의해 시간이 지나면서 감소하므로 일정 시간이 경과한 후 상기 정보 전하를 재충전해야 하는 소위 리프레시라고 불리는 정보 재생 동작이 필요하다. 통상적으로 셀 트랜지스터는 NMOS 트랜지스터이기 때문에, 상술한 바와 같이 Vt 조절용 이온주입을 고농도로 실시하면, n형 소오스/드레인 영역과 p+영역(Vt 조절 영역)이 만나는 pn 접합에서의 높은 전계로 인해 접합 누설 전류가 증가하여 리프레시 특성을 열화시키게 된다.
한편, Vt 조절용 이온주입을 실시한 후 별도의 이온주입 공정을 통해 소오스/드레인 영역과 채널 영역과의 경계에 고농도의 펀치쓰루우 방지 영역(anti-punchthrough region)을 형성하는 방법이 미합중국 특허공보 제5,963,811호에 개시되어 있다. 미합중국 특허공보 제5,484,743호, 제5,489,543호 및 제6,285,061호 등에는 게이트 전극의 하부에만 국부적으로 펀치쓰루우 방지 영역을 형성하는 방법들이 개시되어 있다. 그러나, 이 방법들에 의하면, 이온주입의 특성상 횡형(lateral) 투사범위(projection range; Rp)의 프로파일에 의해 펀치쓰루우 방지 영역이 소오스/드레인 영역 측으로 확장되어 형성된다. 따라서, n형 소오스/드레인 영역과 채널 영역이 만나는 부위에 여전히 높은 전계가 걸리기 되므로, 접합 누설 전류 증가 및 리프레시 열화 등의 문제가 발생하게 된다.
또한, 일본공개특허 평9-045904호에는 채널 영역의 바로 아래에 펀치쓰루우 방지용 격벽을 형성하는 방법이 개시되어 있다. 상기 격벽은 절연체로 형성되거나, 절연체의 내부에 도전체를 매립하여 형성한다. 그러나, 절연체로 이루어진 격벽을 사용할 경우, 드레인 공핍층이 격벽까지 도달할 때 공핍층의 전기 역선이 소오스 측으로 확산되어 펀치쓰루우가 발생할 수 있다. 이러한 문제를 방지하기 위해 절연체의 내부에 도전체를 매립하여 격벽을 형성하는 방법은 공정이 복잡해지는 단점이 있다.
따라서, 본 발명의 제1의 목적은 트랜지스터의 소오스/드레인 영역 간에 펀치쓰루우 발생을 방지할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 제2의 목적은 메모리 셀의 리프레시 특성을 개선할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 제3의 목적은 트랜지스터의 소오스/드레인 영역 간에 펀치쓰루우 발생을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 제4의 목적은 메모리 셀의 리프레시 특성을 개선할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
도 1은 종래 방법에 의한 MOS 트랜지스터의 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 반도체 장치의 메모리 셀의 평면도이다.
도 3은 도 2의 A-A'선에 따른 반도체 장치의 메모리 셀의 단면도이다.
도 4a 내지 도 4f는 도 3에 도시한 반도체 장치의 메모리 셀 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시예에 의한 반도체 장치의 MOS 트랜지스터의 단면도이다.
도 6a 내지 도 6f는 도 5에 도시한 반도체 장치의 MOS 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제3 실시예에 의한 반도체 장치의 메모리 셀의 단면도이다.
도 8a 내지 도 8d는 도 7에 도시한 반도체 장치의 메모리 셀 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 반도체 기판101, 301 : 소자분리 영역
102 : 활성 영역 110, 208, 302 : 트렌치
112, 210, 304 : 도핑층114 : 제1 반도체층
116 : 제2 반도체층118, 212, 306 : 게이트 절연막
125, 214, 312 : 게이트 전극126, 216, 314 : 게이트 캡핑층
132, 220, 320 : 게이트 스페이서218, 219 : LDD 영역
128, 130, 222, 223, 316, 318 : 소오스/드레인 영역
상기한 목적들을 달성하기 위하여 본 발명은, 트렌치가 형성되어 있는 반도체 기판; 상기 트렌치의 내벽에 형성된 도핑층; 상기 트렌치를 매립하는 제1 반도체층; 상기 제1 반도체층 및 기판 상에 형성된 게이트 절연막; 상기 트렌치를 사이에 두고 상기 게이트 절연막 상에 형성된 두 개의 게이트 전극; 및 각 게이트 전극 양측의 기판 내에 형성된 제1 및 제2 불순물 영역을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 도핑층은 도핑된 실리콘 에피택시얼층으로 형성한다. 또한, 델타 도핑 또는 이온주입 공정을 이용하여 상기 도핑층을 형성할 수도 있다.
또한, 상기한 목적들을 달성하기 위한 본 발명의 반도체 장치는, 트렌치가 형성되어 있는 반도체 기판; 상기 트렌치를 매립하는 도핑층; 상기 도핑층 및 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극 양측의 기판 내에 형성된 소오스/드레인 영역을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 트렌치는 소오스/드레인 영역 사이의 채널 영역 내에 위치하고, 상기 도핑층은 도핑된 실리콘 에피택시얼층으로 형성한다.
또한, 상기한 목적들을 달성하기 위하여 본 발명은, 두 개의 트렌치가 형성되어 있는 반도체 기판; 각각의 트렌치를 매립하는 도핑층들; 상기 도핑층들 및 기판 상에 형성된 게이트 절연막; 각각의 트렌치에 대응되도록 상기 게이트 절연막 상에 형성된 두 개의 게이트 전극; 및 각 게이트 전극 양측의 기판 내에 형성된 제1 및 제2 불순물 영역을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
상기한 목적들을 달성하기 위하여 본 발명에 의한 반도체 장치의 제조방법은, 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 도핑층을 형성하는 단계; 상기 트렌치에 제1 반도체층을 매립하는 단계; 상기 제1 반도체층 및 기판 상에 게이트 절연막을 형성하는 단계; 상기 트렌치를 사이에 두고 상기 게이트 절연막 상에 두 개의 게이트 전극을 형성하는 단계; 및 각 게이트 전극 양측의 기판 내에 제1 및 제2 불순물 영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치에 도핑층을 매립하는 단계; 상기 도핑층 및 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 기판 내에 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
또한, 본 발명에 의한 반도체 장치의 제조방법은, 반도체 기판의 활성 영역에 두 개의 트렌치를 형성하는 단계; 각각의 트렌치에 도핑층을 매립하는 단계; 상기 도핑층들 및 기판 상에 게이트 절연막을 형성하는 단계; 각각의 트렌치에 대응되도록 상기 게이트 절연막 상에 두 개의 게이트 전극을 형성하는 단계; 및 각 게이트 전극 양측의 기판 내에 제1 및 제2 불순물 영역을 형성하는 단계를 구비한다.
본 발명에 의하면, 두 개의 게이트 전극들 사이의 활성 영역에 형성되는 트렌치의 내벽에 국부적으로 고농도의 도핑층을 형성하거나, 채널 영역의 바로 아래에 고농도의 도핑층으로 매립된 트렌치를 형성한다. 상기 도핑층은 바람직하게는, 에피택시얼 성장법을 이용하여 횡형으로 확장되지 않고 게이트 전극의 하부에만 국부적으로 형성된다.
상기 고농도의 도핑층은 채널 영역의 도핑 농도를 최적화하여 역치 전압을 조절할 뿐만 아니라, 채널 영역 내에서 공핍층의 확장을 감소시켜 펀치쓰루우 전압을 증가시킨다. 또한, 상기 고농도의 도핑층은 상기 트렌치 영역에만 국부적으로 형성되기 때문에 소오스/드레인 영역과 고농도의 도핑층이 완전히 분리되어 pn 접합의 전계가 약화된다. 따라서, 소오스/드레인 영역의 접합 캐패시턴스를 감소시키고, 접합 누설 전류의 감소에 의해 리프레시 특성을 개선할 수 있다. 본 발명은 NMOS 트랜지스터 및 PMOS 트랜지스터에 모두 적용할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라 상세히 설명하기로 한다.
실시예 1
도 2는 본 발명의 제1 실시예에 의한 반도체 장치의 메모리 셀의 평면도이고, 도 3은 도 2의 AA'선에 따른 메모리 셀의 단면도이다.
도 2 및 도 3을 참조하면, 소자분리 영역(101)과 활성 영역(102)으로 구분되는 반도체 기판(100)의 상기 활성 영역(102) 내에 트렌치(110)가 형성되어 있다. 바람직하게는, 상기 트렌치(110)는 활성 영역(102)의 폭보다 넓은 폭(w)으로 형성된다. 상기 소자분리 영역(101)은 도 3에 나타낸 실시예에는 셸로우 트렌치 소자분리 구조로 형성되지만, LOCOS 계열의 구조로 형성되어도 본 발명의 효과에 영향을 미치지 않는다.
상기 트렌치(110)의 내벽을 따라 역치전압 조절 및 펀치쓰루우 방지용 도핑층(112)이 국부적으로 형성되어 있다. 바람직하게는, 상기 도핑층(112)은 도핑된 실리콘 에피택시얼층으로 형성되거나, 이온주입 또는 델타 도핑에 의해 형성된다.
상기 트렌치(110)의 내부에는 제1 반도체층(114)이 형성되어 있다. 바람직하게는, 상기 제1 반도체층(114)은 도핑되지 않은 실리콘 에피택시얼층으로 구성되며, 기판(110)의 표면과 평탄화되어 형성된다.
상기 제1 반도체층(114) 및 기판(100) 상에는 게이트 절연막(118)이 형성되어 있다. 바람직하게는, 상기 게이트 절연막(118)은 상기 제1 반도체층(114) 및 기판(100) 상에 제2 반도체층(116)을 개재하여 형성된다. 상기 제2 반도체층(116)은 표면 반전층(즉, 채널 영역)이 형성되는 층으로서, 전류를 잘 흐르게 하는 역할을 한다. 바람직하게는, 상기 제2 반도체층(116)은 도핑되지 않은 실리콘 에피택시얼층으로 이루어지며, 상기 도핑층(112)의 불순물이 게이트 절연막(118)으로 침투하는 것을 방지하기에 충분한 두께로 형성된다.
상기 게이트 절연막(118) 상에는 상기 트렌치(110)를 사이에 두고 두 개의 게이트 전극(125)이 형성되어 있다. 바람직하게는, 각각의 게이트 전극(125)은 불순물이 도핑된 폴리실리콘층(120)과 금속 실리사이드층(122)이 적층된 폴리사이드 구조로 형성된다. 바람직하게는, 각각의 게이트 전극(125)은 상기 트렌치(110)와 소정 부분 오버랩되도록 형성된다.
각 게이트 전극(125)의 위에는 예컨대 실리콘 질화물로 이루어진 게이트 캡핑층(126)이 형성되어 있다. 또한, 각 게이트 전극(125)의 측벽에는 예컨대 실리콘 질화물로 이루어진 게이트 스페이서(132)가 형성되어 있다.
각각의 게이트 전극(125) 양측의 기판(100) 내에는 제1 불순물 영역(예컨대 소오스 영역)(128) 및 제2 불순물 영역(예컨대 드레인 영역)(130)이 형성된다. 이 때, 두 개의 게이트 전극(125) 사이에는 하나의 드레인 영역(130)이 형성된다. 도 3에 나타낸 실시예에 의하면, 상기 소오스/드레인 영역(128, 130)이 제2반도체층(116) 및 기판(100)의 표면에 형성되어 있지만, 상기 소오스/드레인 영역(128, 130)이 제2 반도체층(116)의 두께보다 얕은 깊이로 형성되어도 본 발명의 효과는 변하지 않는다.
또한, 도시하지는 않았으나, 상기 소오스 영역(128) 상에는 캐패시터 콘택홀을 통해 소오스 영역(128)과 전기적으로 접속되는 캐패시터가 형성된다. 상기 드레인 영역(130) 상에는 비트라인 콘택홀을 통해 드레인 영역(130)과 전기적으로 접속되는 비트라인이 형성된다.
본 실시예에 의하면, 트렌치(110)의 내벽에 국부적으로 형성되는 고농도의 도핑층(112)이 트랜지스터의 소오스/드레인 영역(128, 130)과 완전히 분리되기 때문에, pn 접합의 전계가 약화되어 접합 누설 전류의 감소 및 리프레시 특성을 개선시킬 수 있다. 또한, 상기 고농도의 도핑층(112)에 의해 소오스/드레인(128, 130) 간의 펀치쓰루우 발생을 방지할 수 있다.
도 4a 내지 도 4f는 도 3에 도시한 반도체 장치의 메모리 셀 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체 기판(100) 상에 열산화 공정을 통해 약 60∼80Å의 두께를 갖는 산화막(104)을 형성한다. 상기 산화막(104) 상에 Si3N4와 같은 질화막(106)을 저압화학기상증착(LPCVD) 방법에 의해 약 1500∼2000Å의 두께로 증착한다. 상기 질화막(106) 상에 포토레지스트막을 도포한 후, 상기 포토레지스트막을 노광 및 현상하여 메모리 셀의 활성 영역이 형성되는 부위를 오픈하는 포토레지스트 패턴(108)을 형성한다.
도 4b를 참조하면, 상기 포토레지스트 패턴(108)을 식각 마스크로 이용하여 상기 질화막(106) 및 산화막(104)을 식각한다.
이어서, 상기 패터닝된 질화막(106)을 식각 마스크로 이용하여 노출된 반도체 기판(100)을 소정 깊이로 이방성 식각하여 메모리 셀의 활성 영역 내에 트렌치(110)를 형성한다. 바람직하게는, 상기 트렌치(110)는 활성 영역의 폭보다 넓은 폭으로 형성한다. 그런 다음, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴(108)을 제거한다.
도 4c를 참조하면, 상기 트렌치(110)를 통해 노출된 기판(100)의 실리콘들을 시드(seed)로 이용한 선택적 에피택시얼 성장법으로 도핑된 실리콘층을 성장시킴으로써 상기 트렌치(110)의 내벽 상에 고농도의 도핑층(112)을 형성한다.
또는, 도 4d에 도시한 바와 같이, 이온주입 공정이나 델타 도핑 공정을 통해 상기 트렌치(110)의 노출된 내벽을 예컨대 p형 불순물(111)로 도핑시킴으로써, 트렌치(110)의 내벽에 국부적으로 고농도의 도핑층(112)을 형성할 수도 있다. 바람직하게는, 델타 도핑 공정은 보론을 함유한 가스를 플라즈마 상태로 흘려서 트렌치(110)의 내벽을 고농도의 p형으로 도핑시킨다.
이와 같이 트렌치(110)의 내벽 상에 형성된 고농도의 도핑층(112)은 셀 트랜지스터의 역치전압(Vt)을 조절하면서 소오스/드레인 간의 펀치쓰루우를 방지하는 역할을 한다. 종래 방법에서는 Vt 조절용 이온주입 단계와 펀치쓰루우 방지용 이온주입 단계를 통해 Vt 조절 영역과 펀치쓰루우 방지 영역을 별도로 형성하였으나,본 실시예에서는 에피택시얼 성장법, 이온주입법 또는 델타 도핑법 중의 어느 하나로 형성하는 고농도의 도핑층(112)에 의해 Vt 조절과 펀치쓰루우 방지의 두 가지 효과를 동시에 얻을 수 있다. 이때, 상기 고농도의 도핑층(112)을 에피택시얼 성장법으로 형성할 경우, 막 두께 및 도핑 농도를 최적화하여 역치전압을 조절한다.
도 4e를 참조하면, 상술한 바와 같이 트렌치(110)의 내벽 상에 고농도의 도핑층(112)을 형성한 후, 상기 트렌치(110)를 매립하는 제1 반도체층(114)을 형성한다. 바람직하게는, 상기 제1 반도체층(114)은 도핑되지 않은 실리콘 에피택시얼층으로 형성한다. 이때, 기판(100) 위에서만 선택적으로 실리콘 에피택시얼층이 성장되도록 증착 조건을 적정화한다. 따라서, 상기 질화막(106) 및 산화막(104) 상에서는 실리콘 에피택시얼층이 성장되지 않기 때문에, 제1 반도체층(114)은 도시한 바와 같이 굴곡진 형상으로 성장된다. 이때, 상기 제1 반도체층(114)의 최저 높이가 기판(100)의 표면보다 높도록 증착 조건을 설정한다(도 4e의 h 참조).
도 4f를 참조하면, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 통해 상기 산화막(104)까지 제1 반도체층(114)을 제거한다. 이때, 상기 CMP 공정은 제1 반도체층(114)이 기판(100)의 표면과 평탄화될 때까지 진행할 수도 있고, 기판(100)의 표면으로부터 약간 돌출되는 정도에서 종료할 수도 있다.
이어서, 인산 등의 질화물 에천트를 이용한 습식 식각 공정으로 상기 질화막(106)을 제거한 후, LAL 등의 산화물 에천트를 이용한 습식 식각 공정으로 상기 산화막(104)을 제거한다.
그런 다음, 도 3에 도시한 바와 같이, 제1 반도체층(114) 및 기판(100) 상에에피택시얼 성장법으로 도핑되지 않은 실리콘층을 성장시켜 제2 반도체층(116)을 형성한다. 상기 제2 반도체층(116)은 채널 영역이 형성되는 층으로서, 전류를 잘 흐르게 하는 역할을 한다. 바람직하게는, 상기 제2 반도체층(116)은 상기 도핑층(112)의 불순물이 그 위에 형성되어질 게이트 절연막으로 침투하는 것을 방지하기에 충분한 두께로 형성한다.
이어서, 상술한 바와 같이 제2 반도체층(116)이 형성되어 있는 기판(100) 상에 통상의 소자분리 공정, 바람직하게는 셸로우 트렌치 소자분리(STI) 공정을 수행하여 소자분리 영역(101)을 형성한다. 구체적으로, 상기 기판(100) 상에 패드 산화막, 질화막 및 제1 CVD-산화막을 순차적으로 적층한 후, 사진식각 공정으로 상기 제1 CVD-산화막 및 질화막을 패터닝하여 마스크층 패턴을 형성한다. 이어서, 상기 마스크층 패턴을 식각 마스크로 이용하여 기판(100)을 소정 깊이로 식각함으로써 소자분리용 트렌치를 형성한다. 상기 소자분리용 트렌치를 충분히 매립할 수 있을 정도의 두께로 제2 CVD-산화막, 예컨대 고밀도 플라즈마 산화막(high density plasma oxide; HDP-oxide)을 기판 전면에 증착한 후, 에치백 또는 CMP 공정으로 상기 마스크층 패턴의 질화막 표면까지 상기 제2 CVD-산화막을 제거한다. 이때, 상기 마스크층 패턴의 제1 CVD-산화막이 함께 제거된다. 그런 다음, 습식 식각 공정으로 상기 질화막 및 패드 산화막을 차례로 제거함으로써, 셸로우 트렌치 소자분리 영역(101)을 형성한다.
이어서, 상기 소자분리 영역(101) 및 제2 반도체층(116) 상에 산화물로 이루어진 게이트 절연막(118), 불순물이 도핑된 폴리실리콘층(120), 금속실리사이드층(122), 질화물로 이루어진 게이트 캡핑층(124)을 순차적으로 형성한다. 사진식각 공정으로 상기 게이트 캡핑층(124), 금속 실리사이드층(122) 및 폴리실리콘층(120)을 패터닝하여 폴리사이드 구조의 게이트 전극(125)을 형성한다.
상기 게이트 전극(125)이 형성된 기판(100)의 전면에 저농도의 불순물, 예컨대 n-형 불순물을 이온주입하여 저농도의 소오스/드레인 영역(128, 130)을 형성한다. 결과물의 전면에 질화물과 같은 절연막을 증착하고 이를 이방성 식각하여 상기 게이트 전극(125)의 측벽 상에 게이트 스페이서(132)를 형성한다. 그런 다음, 통상의 이온주입 공정으로 메모리 셀을 제외한 주변 회로부에 형성되는 NMOS 트랜지스터의 고농도 소오스/드레인 영역(도시하지 않음)을 형성한다. 일반적으로, 메모리 셀 영역에 형성되는 NMOS 트랜지스터는 드레인 포화 전류(Idsat)에 의해 결정되는 전류 구동 능력의 증가보다는 전류의 소실을 방지할 수 있는 특성을 갖는 것이 더 중요하다. 반면에, 메모리 셀 영역을 제외한 주변 회로부는 전체적인 칩의 성능을 좌우하기 때문에 NMOS 트랜지스터의 전류 구동 능력이 매우 중요하게 작용한다. 따라서, 이러한 특성을 동시에 만족시키기 위하여 메모리 셀 영역의 NMOS 트랜지스터는 접합 손상(junction damage)을 작게 만들 수 있도록 단일(single) n-소오스/드레인 접합으로 형성하고, 주변 회로부의 NMOS 트랜지스터는 LDD(lightly doped drain) 또는 DDD(double diffused drain) 구조의 소오스/드레인 접합으로 형성하고 있다.
상술한 제1 실시예에서는 셀 트랜지스터의 채널 영역이 형성되는 제2 반도체층(116)을 형성한 후 소자분리 영역(101)을 형성하였으나, 통상의 반도체 제조 공정과 마찬가지로 제조 공정의 첫 번째 단계에서 소자분리 영역(101)을 형성한 후 도 4a 내지 도 4f의 단계들을 진행할 수 있음은 물론이다. 또한, 트렌치 소자분리를 적용할 경우, 소자분리용 트렌치를 펀치쓰루우 방지용 트렌치(110)과 동시에 형성할 수도 있다.
실시예 2
도 5는 본 발명의 제2 실시예에 의한 반도체 장치의 MOS 트랜지스터의 단면도이다.
도 5를 참조하면, 반도체 기판(200) 중의 트랜지스터의 채널 영역이 형성되어질 부분에 소정 깊이로 트렌치(208)가 형성되어 있다. 상기 트렌치(208)는 고농도의 도핑층(210)으로 매립되어 있다. 바람직하게는, 상기 도핑층(210)은 도핑된 실리콘 에피택시얼층으로 형성한다. 이때, 상기 도핑층(210)은 기판(200)의 표면과 평탄화되도록 형성하는 것이 바람직하다. 상기 고농도의 도핑층(210)은 트랜지스터의 역치전압을 조절하고 펀치쓰루우를 방지하는 역할을 한다.
상기 도핑층(210) 및 기판(200) 상에는 게이트 절연막(212), 게이트 전극(214) 및 게이트 캡핑층(216)이 순차적으로 형성되어 있다. 상기 게이트 전극(214) 및 게이트 캡핑층(216)의 측벽 상에는 게이트 스페이서(220)가 형성되어 있다.
상기 게이트 전극(214) 양측의 기판(200) 내에는 저농도의 소오스/드레인 영역, 즉 LDD 영역(218, 219)이 형성되어 있다. 상기 게이트 스페이서(220) 양측의 기판(200) 내에는 고농도의 소오스/드레인 영역(222, 223)이 형성되어 있다.
바람직하게는, 상기 트렌치(208)는 게이트 전극(214)의 길이 방향에 따른 폭이 상기 게이트 전극(214)의 길이보다 작도록 형성한다. 또한, 상기 도핑층(210)의 펀치쓰루우 방지 효과를 강화시키기 위하여 상기 트렌치(208)는 고농도 소오스/드레인 영역(222, 223)보다 깊은 깊이로 형성한다.
본 실시예에 의하면, 상기 고농도의 도핑층(210)이 트랜지스터의 채널 영역 내에 수직으로 형성되어 고농도의 소오스/드레인 영역(222, 223)과 완전히 분리되기 때문에, 접합 누설 전류를 감소시키고 펀치쓰루우를 방지한다.
도 6a 내지 도 6f는 도 5에 도시한 반도체 장치의 MOS 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 반도체 기판(200) 상에 산화막(202) 및 마스크층을 순차적으로 형성한 후, 사진식각 공정을 통해 상기 마스크층을 패터닝하여 트랜지스터의 채널 영역의 일부분을 오픈시키는 마스크층 패턴(204)을 형성한다. 바람직하게는, 상기 마스크층은 상기 산화막(202)과의 식각 선택비를 갖는 물질, 예컨대 질화막으로 형성한다.
도 6b를 참조하면, 상기 마스크층 패턴(204)을 포함한 기판(200)의 전면에 상기 마스크층을 구성하는 물질과 유사한 식각율을 갖는 물질, 예컨대 질화막을 증착한 후, 이를 이방성 식각하여 상기 마스크층 패턴(204)의 측벽에 스페이서(206)를 형성한다.
도 6c를 참조하면, 상기 마스크층 패턴(204) 및 스페이서(206)를 식각 마스크로 이용하여 반도체 기판(200)을 소정 깊이로 이방성 식각하여 트렌치(208)를 형성한다. 바람직하게는, 상기 트렌치(208)는 게이트 전극의 길이 방향에 따른 폭이 상기 게이트 전극의 길이보다 작도록 형성한다. 또한, 상기 트렌치(208)는 소오스/드레인 영역보다 깊은 깊이로 형성한다. 예를 들어, 게이트 전극의 길이가 100㎚ 이하인 MOS 트랜지스터에 있어서, 상기 트렌치(208)는 약 20∼30㎚의 폭과 약 0.2㎛의 깊이로 형성한다.
도 6d를 참조하면, 상기 트렌치(208)를 통해 노출된 기판(200)의 실리콘들을 시드(seed)로 이용한 선택적 에피택시얼 성장법으로 도핑된 실리콘층을 성장시킴으로써 상기 트렌치(208)를 매립하는 고농도의 도핑층(210)을 형성한다. 예를 들어, 상기 트렌치(208)가 약 20∼30㎚의 폭과 약 0.2㎛의 깊이로 형성될 경우, 도핑된 실리콘 에피택시얼층은 200∼300Å의 두께로 성장시킨다.
상기 고농도의 도핑층(210)은 트랜지스터의 역치전압(Vt)을 조절하면서 소오스/드레인 간의 펀치쓰루우를 방지하는 역할을 한다. 종래 방법에서는 Vt 조절용 이온주입 단계와 펀치쓰루우 방지용 이온주입 단계를 통해 Vt 조절 영역과 펀치쓰루우 방지 영역을 별도로 형성하였으나, 본 실시예에서는 선택적 에피택시얼 성장법으로 형성하는 고농도의 도핑층(210)에 의해 Vt 조절과 펀치쓰루우 방지의 두 가지 효과를 동시에 얻을 수 있다. 이때, 상기 도핑층(210)의 두께 및 도핑 농도를 최적화하여 트랜지스터의 역치전압을 조절한다.
도 6e를 참조하면, 화학 기계적 연마(CMP) 공정을 통해 상기 기판(200) 위로돌출된 도핑층(210)을 제거한다. 그러나, 상기 단계를 생략하여도 본 발명의 효과에는 아무런 영향을 미치지 않는다.
도 6f를 참조하면, 상기 마스크층 패턴(204), 스페이서(206) 및 산화막(202)을 차례로 제거한다. 그런 다음, 도 5에 도시한 바와 같이, 도핑층(210) 및 기판(200) 상에 산화물로 이루어진 게이트 절연막(212), 게이트 전극(214) 및 게이트 캡핑층(216)을 순차적으로 형성한다. 상기 게이트 전극(214)이 형성된 기판(200)의 전면에 저농도의 불순물, 예컨대 n-형 불순물을 이온주입하여 저농도의 소오스/드레인 영역, 즉 LDD 영역(218, 219)을 형성한다.
결과물의 전면에 산화물이나 질화물과 같은 절연막을 증착하고 이를 이방성 식각하여 상기 게이트 전극(214)의 측벽 상에 게이트 스페이서(220)를 형성한다. 그런 다음, 통상의 이온주입 공정에 의해 상기 게이트 스페이서(220) 양측의 기판(200) 내에 고농도의 소오스/드레인 영역(222, 223)을 형성함으로써, MOS 트랜지스터를 완성한다.
실시예 3
도 7은 본 발명의 제3 실시예에 의한 반도체 장치의 메모리 셀의 단면도이다.
도 7을 참조하면, 소자분리 영역(301)과 활성 영역(도시하지 않음)으로 구분되는 반도체 기판(300)의 상기 활성 영역 내에 두 개의 트렌치(302)가 형성되어 있다. 각각의 트렌치(302)는 트랜지스터의 채널 영역 내에 위치하며, 게이트 전극의 길이 방향에 따른 폭이 상기 게이트 전극의 길이보다 작도록 형성한다.
상기 소자분리 영역(301)은 도 7에 나타낸 실시예에는 셸로우 트렌치 소자분리 구조로 형성되지만, LOCOS 계열의 구조로 형성되어도 본 발명의 효과에 영향을 미치지 않는다.
각각의 트렌치(302)는 고농도의 도핑층(304)으로 매립되어 있다. 바람직하게는, 상기 고농도의 도핑층(304)은 도핑된 실리콘 에피택시얼층으로 형성된다.
상기 도핑층(304) 및 기판(300) 상에는 게이트 절연막(306)이 형성되어 있다. 상기 게이트 절연막(306) 상에는 각각의 트렌치(304)에 대응되도록 두 개의 게이트 전극(312)이 형성되어 있다. 바람직하게는, 각각의 게이트 전극(312)은 불순물이 도핑된 폴리실리콘층(308)과 금속 실리사이드층(310)이 적층된 폴리사이드 구조로 형성된다.
각 게이트 전극(312)의 위에는 예컨대 실리콘 질화물로 이루어진 게이트 캡핑층(314)이 형성되어 있다. 또한, 각 게이트 전극(312)의 측벽에는 예컨대 실리콘 질화물로 이루어진 게이트 스페이서(320)가 형성되어 있다.
각각의 게이트 전극(312) 양측의 기판(300) 내에는 제1 불순물 영역(예컨대 소오스 영역)(316) 및 제2 불순물 영역(예컨대 드레인 영역)(318)이 형성된다. 이 때, 두 개의 게이트 전극(312) 사이에는 하나의 드레인 영역(318)이 형성된다.
또한, 도시하지는 않았으나, 상기 소오스 영역(316) 상에는 캐패시터 콘택홀을 통해 소오스 영역(316)과 전기적으로 접속되는 캐패시터가 형성된다. 상기 드레인 영역(318) 상에는 비트라인 콘택홀을 통해 드레인 영역(318)과 전기적으로 접속되는 비트라인이 형성된다.
본 실시예에 의하면, 트렌치(302)를 매립하는 고농도의 도핑층(304)이 트랜지스터의 채널 영역 내에 수직으로 형성되어 소오스/드레인 영역(316, 318)과 완전히 분리되기 때문에, pn 접합의 전계가 약화되어 접합 누설 전류의 감소 및 리프레시 특성을 개선시킬 수 있다. 또한, 상기 고농도의 도핑층(304)에 의해 소오스/드레인(316, 318) 간의 펀치쓰루우 발생을 방지할 수 있다.
도 8a 내지 도 8d는 도 7에 도시한 반도체 장치의 메모리 셀 제조방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 반도체 기판(300) 상에 통상의 소자분리 공정, 바람직하게는 셸로우 트렌치 소자분리(STI) 공정을 수행하여 소자분리 영역(301)을 형성한다. 구체적으로, 상기 기판(300) 상에 패드 산화막, 질화막 및 제1 CVD-산화막을 순차적으로 적층한 후, 사진식각 공정으로 상기 제1 CVD-산화막 및 질화막을 패터닝하여 마스크층 패턴을 형성한다. 이어서, 상기 마스크층 패턴을 식각 마스크로 이용하여 기판(300)을 소정 깊이로 식각함으로써 소자분리용 트렌치를 형성한다. 상기 소자분리용 트렌치를 충분히 매립할 수 있을 정도의 두께로 제2 CVD-산화막, 예컨대 고밀도 플라즈마 산화막(HDP-oxide)을 기판 전면에 증착한 후, 에치백 또는 CMP 공정으로 상기 마스크층 패턴의 질화막 표면까지 상기 제2 CVD-산화막을 제거한다. 이때, 상기 마스크층 패턴의 제1 CVD-산화막이 함께 제거된다. 그런 다음, 습식 식각 공정으로 상기 질화막 및 패드 산화막을 차례로 제거함으로써, 셸로우트렌치 소자분리 영역(301)을 형성한다.
이어서, 소자분리 영역(301)을 포함한 기판(300)의 전면에 산화막(330) 및 마스크층을 순차적으로 형성한 후, 사진식각 공정을 통해 상기 마스크층을 패터닝하여 셀 트랜지스터의 채널 영역 일부분을 오픈시키는 마스크층 패턴(332)을 형성한다. 바람직하게는, 상기 마스크층은 상기 산화막(330)과의 식각 선택비를 갖는 물질, 예컨대 질화막으로 형성한다.
도 8b를 참조하면, 상기 마스크층 패턴(332)을 포함한 기판(300)의 전면에 상기 마스크층을 구성하는 물질과 유사한 식각율을 갖는 물질, 예컨대 질화막을 증착한 후, 이를 이방성 식각하여 상기 마스크층 패턴(332)의 측벽에 스페이서(334)를 형성한다.
그런 다음, 상기 마스크층 패턴(332) 및 스페이서(334)를 식각 마스크로 이용하여 반도체 기판(300)을 소정 깊이로 이방성 식각하여 각 트랜지스터의 채널 영역 내에 트렌치(302)들을 형성한다. 바람직하게는, 상기 트렌치(302)는 게이트 전극의 길이보다 좁은 폭과 소오스/드레인 영역보다 깊은 깊이로 형성한다. 예를 들어, 게이트 전극의 길이가 100㎚ 이하인 MOS 트랜지스터에 있어서, 상기 트렌치(302)는 약 20∼30㎚의 폭과 약 0.2㎛의 깊이로 형성한다.
도 8c를 참조하면, 상기 트렌치(302)를 통해 노출된 기판(300)의 실리콘들을 시드(seed)로 이용한 선택적 에피택시얼 성장법으로 도핑된 실리콘층을 성장시킴으로써 상기 트렌치(302)를 매립하는 고농도의 도핑층(304)을 형성한다. 예를 들어, 상기 트렌치(302)가 약 20∼30㎚의 폭과 약 0.2㎛의 깊이로 형성될 경우, 도핑된실리콘 에피택시얼층은 200∼300Å의 두께로 성장시킨다.
이어서, 화학 기계적 연마(CMP) 공정을 통해 상기 기판(300) 위로 돌출된 도핑층(304)을 제거한다. 그러나, 상기 단계를 생략하여도 본 발명의 효과에는 아무런 영향을 미치지 않는다.
도 8d를 참조하면, 인산 등의 질화물 에천트를 이용한 습식 식각 공정으로 상기 마스크층 패턴(332) 및 스페이서(334)를 제거한다. 이어서, 산화물 에천트를 이용한 습식 식각 공정으로 상기 산화막(330)을 제거한 후, 열산화 공정을 통해 상기 도핑층(304) 및 기판(300) 상에 산화물로 이루어진 게이트 절연막(306)을 형성한다.
그런 다음, 도 7에 도시한 바와 같이, 상기 게이트 절연막(306) 상에 불순물이 도핑된 폴리실리콘층(308), 금속 실리사이드층(310), 질화물로 이루어진 게이트 캡핑층(314)을 순차적으로 형성한다. 사진식각 공정으로 상기 게이트 캡핑층(314), 금속 실리사이드층(310) 및 폴리실리콘층(308)을 패터닝하여 폴리사이드 구조의 게이트 전극(312)을 형성한다.
상기 게이트 전극(312)이 형성된 기판(300)의 전면에 저농도의 불순물, 예컨대 n-형 불순물을 이온주입하여 저농도의 소오스/드레인 영역(316, 318)을 형성한다. 이어서, 결과물의 전면에 질화물과 같은 절연막을 증착하고 이를 이방성 식각하여 상기 게이트 전극(312)의 측벽 상에 게이트 스페이서(320)를 형성한다. 그런 다음, 통상의 이온주입 공정으로 메모리 셀을 제외한 주변 회로부에 형성되는 NMOS트랜지스터의 고농도 소오스/드레인 영역(도시하지 않음)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 두 개의 게이트 전극들 사이의 활성 영역에 형성되는 트렌치의 내벽에 국부적으로 고농도의 도핑층을 형성하거나, 채널 영역의 바로 아래에 고농도의 도핑층으로 매립된 트렌치를 형성한다.
상기 고농도의 도핑층은 채널 영역의 도핑 농도를 최적화하여 역치 전압을 조절할 뿐만 아니라, 채널 영역 내에서 공핍층의 확장을 감소시켜 펀치쓰루우 전압을 증가시킨다. 또한, 상기 고농도의 도핑층은 상기 트렌치 영역에만 국부적으로 형성되기 때문에 소오스/드레인 영역과 고농도의 도핑층이 완전히 분리되어 pn 접합의 전계가 약화된다. 따라서, 소오스/드레인 영역의 접합 캐패시턴스를 감소시키고, 접합 누설 전류의 감소에 의해 리프레시 특성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (36)

  1. 트렌치가 형성되어 있는 반도체 기판;
    상기 트렌치의 내벽 상에 형성된 도핑층;
    상기 트렌치를 매립하는 제1 반도체층;
    상기 제1 반도체층 및 기판 상에 형성된 게이트 절연막;
    상기 트렌치를 사이에 두고 상기 게이트 절연막 상에 형성된 두 개의 게이트 전극; 및
    각 게이트 전극 양측의 기판 내에 형성된 제1 및 제2 불순물 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 트렌치는 상기 활성 영역의 폭보다 넓은 폭으로 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 도핑층은 도핑된 실리콘 에피택시얼층으로 형성된 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 도핑층은 이온주입 또는 델타 도핑에 의해 형성된 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 반도체층은 상기 기판의 표면과 평탄화되어 형성된 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 반도체층은 도핑되지 않은 실리콘 에피택시얼층으로 형성된 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 게이트 절연막과 상기 제1 반도체층 및 기판과의 사이에 형성된 제2 반도체층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제2 반도체층은 도핑되지 않은 실리콘 에피택시얼층으로 형성된 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 제2 반도체층은 상기 도핑층의 불순물이 상기 게이트 절연막으로 침투하는 것을 방지하기에 충분한 두께로 형성된 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 각각의 게이트 전극은 상기 트렌치와 소정 부분 오버랩되도록 형성된 것을 특징으로 하는 반도체 장치.
  11. 트렌치가 형성되어 있는 반도체 기판;
    상기 트렌치를 매립하는 도핑층;
    상기 도핑층 및 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 게이트 전극 양측의 기판 내에 형성된 소오스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 트렌치는 상기 소오스 영역과 드레인 영역 사이의 채널 영역 내에 형성된 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 도핑층은 상기 기판의 표면과 평탄화된 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 도핑층은 도핑된 실리콘 에피택시얼층으로 형성된 것을 특징으로 하는 반도체 장치.
  15. 두 개의 트렌치가 형성되어 있는 반도체 기판;
    각각의 트렌치를 매립하는 도핑층들;
    상기 도핑층들 및 기판 상에 형성된 게이트 절연막;
    각각의 트렌치에 대응되도록 상기 게이트 절연막 상에 형성된 두 개의 게이트 전극; 및
    각 게이트 전극 양측의 기판 내에 형성된 제1 및 제2 불순물 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 도핑층은 도핑된 실리콘 에피택시얼층으로 형성된 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 내벽 상에 도핑층을 형성하는 단계;
    상기 트렌치에 제1 반도체층을 매립하는 단계;
    상기 제1 반도체층 및 기판 상에 게이트 절연막을 형성하는 단계;
    상기 트렌치를 사이에 두고 상기 게이트 절연막 상에 두 개의 게이트 전극을 형성하는 단계; 및
    각 게이트 전극 양측의 기판 내에 제1 및 제2 불순물 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제17항에 있어서, 상기 트렌치는 상기 활성 영역의 폭보다 넓은 폭으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제17항에 있어서, 상기 도핑층은 도핑된 실리콘 에피택시얼층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제17항에 있어서, 상기 도핑층은 이온주입 또는 델타 도핑에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제17항에 있어서, 상기 트렌치에 제1 반도체층을 매립하는 단계 후 상기 제1 반도체층을 상기 기판의 표면과 평탄화시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제17항에 있어서, 상기 제1 반도체층은 도핑되지 않은 실리콘 에피택시얼층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제17항에 있어서, 상기 게이트 절연막을 형성하는 단계 전에, 상기 제1 반도체층 및 기판 상에 제2 반도체층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제23항에 있어서, 상기 제2 반도체층은 도핑되지 않은 실리콘 에피택시얼층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제23항에 있어서, 상기 제2 반도체층은 상기 도핑층의 불순물이 상기 게이트 절연막으로 침투하는 것을 방지하기에 충분한 두께로 형성하는 것을 특징으로 하는반도체 장치의 제조방법.
  26. 제17항에 있어서, 상기 게이트 절연막을 형성하는 단계 전에, 상기 기판 상에 상기 활성 영역을 둘러싸는 소자분리 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제17항에 있어서, 상기 트렌치를 형성하는 단계 전에, 상기 기판 상에 상기 활성 영역을 둘러싸는 소자분리 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제17항에 있어서, 상기 게이트 전극은 상기 트렌치와 소정 부분 오버랩되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치에 도핑층을 매립하는 단계;
    상기 도핑층 및 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 기판 내에 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제29항에 있어서, 상기 트렌치는 상기 소오스 영역과 드레인 영역 사이의 채널 영역 내에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 제29항에 있어서, 상기 트렌치를 형성하는 단계는,
    반도체 기판 상에 마스크층 패턴을 형성하는 단계;
    상기 마스크층 패턴의 측벽 상에 스페이서를 형성하는 단계; 및
    상기 마스크층 패턴 및 스페이서를 이용하여 상기 기판을 식각하여 트렌치를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제31항에 있어서, 상기 도핑층을 매립하는 단계 후, 상기 마스크층 패턴 및 스페이서를 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  33. 제29항에 있어서, 상기 트렌치에 도핑층을 매립하는 단계 후, 상기 도핑층을 상기 기판의 표면과 평탄화시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  34. 제29항에 있어서, 상기 도핑층은 도핑된 실리콘 에피택시얼층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  35. 반도체 기판에 두 개의 트렌치를 형성하는 단계;
    각각의 트렌치에 도핑층을 매립하는 단계;
    상기 도핑층들 및 기판 상에 게이트 절연막을 형성하는 단계;
    각각의 트렌치에 대응되도록 상기 게이트 절연막 상에 두 개의 게이트 전극을 형성하는 단계; 및
    각 게이트 전극 양측의 기판 내에 제1 및 제2 불순물 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  36. 제35항에 있어서, 상기 도핑층은 도핑된 실리콘 에피택시얼층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR10-2002-0038708A 2002-07-04 2002-07-04 반도체 장치 및 그 제조방법 KR100473476B1 (ko)

Priority Applications (10)

Application Number Priority Date Filing Date Title
KR10-2002-0038708A KR100473476B1 (ko) 2002-07-04 2002-07-04 반도체 장치 및 그 제조방법
US10/445,109 US7009255B2 (en) 2002-07-04 2003-05-23 Semiconductor device having punch-through structure off-setting the edge of the gate electrodes
JP2003181604A JP4394385B2 (ja) 2002-07-04 2003-06-25 半導体装置及びその製造方法
GB0409386A GB2397693B (en) 2002-07-04 2003-07-03 Semiconductor device and method of manufacture
DE10330070A DE10330070A1 (de) 2002-07-04 2003-07-03 Halbleitervorrichtung und Verfahren zur Herstellung derselben
GB0315662A GB2392557B (en) 2002-07-04 2003-07-03 Semiconductor device and method of manufacturing the same
GB0409387A GB2397694B (en) 2002-07-04 2003-07-03 Semiconductor device and method of manufacture
CNB031453503A CN100487912C (zh) 2002-07-04 2003-07-04 半导体器件及其制造方法
US11/229,202 US7259069B2 (en) 2002-07-04 2005-09-15 Semiconductor device and method of manufacturing the same
US11/565,127 US7268043B2 (en) 2002-07-04 2006-11-30 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0038708A KR100473476B1 (ko) 2002-07-04 2002-07-04 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20040003881A true KR20040003881A (ko) 2004-01-13
KR100473476B1 KR100473476B1 (ko) 2005-03-10

Family

ID=27752001

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0038708A KR100473476B1 (ko) 2002-07-04 2002-07-04 반도체 장치 및 그 제조방법

Country Status (6)

Country Link
US (3) US7009255B2 (ko)
JP (1) JP4394385B2 (ko)
KR (1) KR100473476B1 (ko)
CN (1) CN100487912C (ko)
DE (1) DE10330070A1 (ko)
GB (1) GB2392557B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009079485A1 (en) * 2007-12-17 2009-06-25 Applied Materials, Inc. Phosphorus containing si epitaxial layers in n-type source/drain junctions
US8394196B2 (en) 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558047B1 (ko) * 2004-12-28 2006-03-07 주식회사 하이닉스반도체 반도체 장치의 제조방법
KR100769146B1 (ko) * 2006-08-17 2007-10-22 동부일렉트로닉스 주식회사 전기적 특성을 향상시키는 반도체 소자 및 그 제조 방법
US20080206944A1 (en) * 2007-02-23 2008-08-28 Pan-Jit International Inc. Method for fabricating trench DMOS transistors and schottky elements
EP2232533A1 (en) * 2008-01-16 2010-09-29 Ipdia High aspect ratio holes or trenches
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
KR101159952B1 (ko) * 2009-12-31 2012-06-25 경북대학교 산학협력단 3차원 화합물 반도체 소자 및 그 제조방법
US8476684B2 (en) * 2010-09-29 2013-07-02 Analog Devices, Inc. Field effect transistors having improved breakdown voltages and methods of forming the same
US10199482B2 (en) 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
US8816389B2 (en) 2011-10-21 2014-08-26 Analog Devices, Inc. Overvoltage and/or electrostatic discharge protection device
US8803193B2 (en) 2011-05-11 2014-08-12 Analog Devices, Inc. Overvoltage and/or electrostatic discharge protection device
US8816473B2 (en) * 2012-04-05 2014-08-26 International Business Machines Corporation Planar polysilicon regions for precision resistors and electrical fuses and method of fabrication
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
JP6299658B2 (ja) * 2015-04-22 2018-03-28 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子
JP2016207830A (ja) * 2015-04-22 2016-12-08 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子とその制御方法
JP6485299B2 (ja) * 2015-06-05 2019-03-20 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
CN108807266B (zh) * 2017-05-03 2021-03-09 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US11289530B2 (en) 2020-01-21 2022-03-29 Omnivision Technologies, Inc. Shallow trench isolation (STI) structure for CMOS image sensor
US11282890B2 (en) * 2020-01-21 2022-03-22 Omnivision Technologies, Inc. Shallow trench isolation (STI) structure for suppressing dark current and method of forming
CN116344590B (zh) * 2023-05-23 2023-09-12 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763180A (en) * 1986-12-22 1988-08-09 International Business Machines Corporation Method and structure for a high density VMOS dynamic ram array
JPH01138730A (ja) 1987-11-25 1989-05-31 Fujitsu Ltd 半導体装置
US4926233A (en) * 1988-06-29 1990-05-15 Texas Instruments Incorporated Merged trench bipolar-CMOS transistor fabrication process
US4895520A (en) * 1989-02-02 1990-01-23 Standard Microsystems Corporation Method of fabricating a submicron silicon gate MOSFETg21 which has a self-aligned threshold implant
JPH0536929A (ja) 1991-07-30 1993-02-12 Oki Electric Ind Co Ltd 半導体メモリ装置およびその製造方法
JPH07112049B2 (ja) * 1992-01-09 1995-11-29 インターナショナル・ビジネス・マシーンズ・コーポレイション ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法
US5773871A (en) * 1993-06-24 1998-06-30 Northern Telecom Limited Integrated circuit structure and method of fabrication thereof
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
JPH0766399A (ja) * 1993-08-26 1995-03-10 Toshiba Corp 半導体装置及びその製造方法
US5627092A (en) 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US5429956A (en) * 1994-09-30 1995-07-04 United Microelectronics Corporation Method for fabricating a field effect transistor with a self-aligned anti-punchthrough implant channel
US5547903A (en) * 1994-11-23 1996-08-20 United Microelectronics Corporation Method of elimination of junction punchthrough leakage via buried sidewall isolation
US5489543A (en) * 1994-12-01 1996-02-06 United Microelectronics Corp. Method of forming a MOS device having a localized anti-punchthrough region
KR0143713B1 (ko) * 1994-12-26 1998-07-01 김주용 트랜지스터 및 그 제조 방법
US5484743A (en) * 1995-02-27 1996-01-16 United Microelectronics Corporation Self-aligned anti-punchthrough implantation process
JPH0945904A (ja) 1995-07-28 1997-02-14 Matsushita Electron Corp 半導体装置およびその製造方法
US5818098A (en) * 1996-02-29 1998-10-06 Motorola, Inc. Semiconductor device having a pedestal
US6040599A (en) * 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
KR100198676B1 (ko) * 1996-11-08 1999-06-15 구본준 반도체 소자의 트랜지스터의 구조 및 제조방법
KR100204805B1 (ko) * 1996-12-28 1999-06-15 윤종용 디엠오에스 트랜지스터 제조방법
US5963811A (en) * 1997-08-05 1999-10-05 Powerchip Semiconductor Corp. Method of fabricating a MOS device with a localized punchthrough stopper
US6200841B1 (en) * 1997-12-30 2001-03-13 Anam Semiconductor Inc. MOS transistor that inhibits punchthrough and method for fabricating the same
JPH11204783A (ja) * 1998-01-09 1999-07-30 Hitachi Ltd 半導体装置およびその製造方法
US6358818B1 (en) * 1998-03-04 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming trench isolation regions
US6087222A (en) * 1998-03-05 2000-07-11 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical split gate flash memory device
US5970629A (en) * 1998-05-08 1999-10-26 Montrail, Inc. Footwear and composite liner for use in such footwear
TW396516B (en) * 1998-09-14 2000-07-01 United Microelectronics Corp Process and pattern for shallow trench isolation
US6204128B1 (en) * 1998-10-26 2001-03-20 Matsushita Electronics Corporation Method for fabricating semiconductor device
US6225171B1 (en) * 1998-11-16 2001-05-01 Taiwan Semiconductor Manufacturing Company Shallow trench isolation process for reduced for junction leakage
US6235639B1 (en) * 1998-11-25 2001-05-22 Micron Technology, Inc. Method of making straight wall containers and the resultant containers
KR20000041699A (ko) * 1998-12-23 2000-07-15 김영환 모스 트랜지스터 제조방법
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP4765157B2 (ja) * 1999-11-17 2011-09-07 株式会社デンソー 半導体基板の製造方法
JP2002100762A (ja) * 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6514809B1 (en) * 2000-11-03 2003-02-04 Advanced Micro Devices, Inc. SOI field effect transistors with body contacts formed by selective etch and fill
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US6709930B2 (en) * 2002-06-21 2004-03-23 Siliconix Incorporated Thicker oxide formation at the trench bottom by selective oxide deposition
GB0118000D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
US6635946B2 (en) * 2001-08-16 2003-10-21 Macronix International Co., Ltd. Semiconductor device with trench isolation structure
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US20030085435A1 (en) * 2001-11-02 2003-05-08 Zhongze Wang Transistor structure and process to fabricate same
JP2003179132A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6858505B2 (en) * 2002-10-08 2005-02-22 Samsung Electronics Co. Ltd. Methods of forming transistor structures including separate anti-punchthrough layers
KR100443082B1 (ko) * 2002-10-18 2004-08-04 삼성전자주식회사 반도체 장치의 트랜지스터 제조 방법
TW563244B (en) * 2002-10-25 2003-11-21 Vanguard Int Semiconduct Corp Deep trench isolation structure of high voltage device and its manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960236B2 (en) 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
US8394196B2 (en) 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
WO2009079485A1 (en) * 2007-12-17 2009-06-25 Applied Materials, Inc. Phosphorus containing si epitaxial layers in n-type source/drain junctions

Also Published As

Publication number Publication date
CN1476104A (zh) 2004-02-18
KR100473476B1 (ko) 2005-03-10
DE10330070A1 (de) 2004-01-29
US20040004264A1 (en) 2004-01-08
GB2392557A (en) 2004-03-03
CN100487912C (zh) 2009-05-13
GB0315662D0 (en) 2003-08-13
US7009255B2 (en) 2006-03-07
US7268043B2 (en) 2007-09-11
US20060008994A1 (en) 2006-01-12
US20070087500A1 (en) 2007-04-19
US7259069B2 (en) 2007-08-21
JP4394385B2 (ja) 2010-01-06
JP2004040097A (ja) 2004-02-05
GB2392557B (en) 2004-11-17

Similar Documents

Publication Publication Date Title
US7259069B2 (en) Semiconductor device and method of manufacturing the same
KR100618861B1 (ko) 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
KR100282452B1 (ko) 반도체 소자 및 그의 제조 방법
JP4446949B2 (ja) エレベイテッドサリサイドソース／ドレイン領域の形成方法
KR100712989B1 (ko) 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
US8329539B2 (en) Semiconductor device having recessed gate electrode and method of fabricating the same
JP2002076112A (ja) 接合漏れ電流及び狭幅効果を減少させうる半導体素子及びその製造方法
US20010018241A1 (en) Transistor and method for fabricating the same
KR100485690B1 (ko) 모스 트랜지스터 및 그 제조방법
KR20010059185A (ko) 반도체소자의 소자분리막 형성방법
KR100929635B1 (ko) 수직형 트랜지스터 및 그의 형성방법
KR100341182B1 (ko) 반도체소자의 모스 트랜지스터 형성방법
KR100906648B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100506455B1 (ko) 반도체소자의 형성방법
KR20000060696A (ko) 반도체 소자 및 그 제조방법
KR100626908B1 (ko) 반도체소자의 소자분리막 형성방법
JP2004158647A (ja) 半導体装置及びその製造方法
GB2397694A (en) Semiconductor device and method of manufacture
KR100649836B1 (ko) 반도체 소자의 제조 방법
KR100528447B1 (ko) 리프레시 특성을 개선시킨 반도체소자 및 그 제조 방법
KR20040059387A (ko) 반도체 소자의 제조 방법
KR20040059386A (ko) 반도체 소자의 제조 방법
KR20040002217A (ko) 반도체소자의 트랜지스터 형성방법
KR20050001724A (ko) 반도체 소자의 셀 제조 방법
KR20040049550A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 11