JPH0536929A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH0536929A JPH0536929A JP3211320A JP21132091A JPH0536929A JP H0536929 A JPH0536929 A JP H0536929A JP 3211320 A JP3211320 A JP 3211320A JP 21132091 A JP21132091 A JP 21132091A JP H0536929 A JPH0536929 A JP H0536929A
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- capacitor
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- semiconductor memory
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 トレンチ内への導体の埋込みが容易で、非導
通時のリーク電流低減とリフレッシュサイクルを長くで
き、かつソフトエラーをなくすることができる半導体メ
モリ装置を提供することを目的とする。 【構成】 半導体基板にトレンチ５３を形成し、トレン
チ内壁面にキャパシタ絶縁膜５４の形成後、トレンチ内
にポリシリコンを埋め込んで、ストレージノード電極５
５を形成して、キャパシタを形成し、キャパシタ真上に
孤立した単結晶シリコン５６を形成して、その側壁にゲ
ート酸化膜５７と、ゲート電極５８を形成し、単結晶シ
リコンの上部と下部にそれぞれＮ+ 拡散層５９と６０を
形成したものである。
通時のリーク電流低減とリフレッシュサイクルを長くで
き、かつソフトエラーをなくすることができる半導体メ
モリ装置を提供することを目的とする。 【構成】 半導体基板にトレンチ５３を形成し、トレン
チ内壁面にキャパシタ絶縁膜５４の形成後、トレンチ内
にポリシリコンを埋め込んで、ストレージノード電極５
５を形成して、キャパシタを形成し、キャパシタ真上に
孤立した単結晶シリコン５６を形成して、その側壁にゲ
ート酸化膜５７と、ゲート電極５８を形成し、単結晶シ
リコンの上部と下部にそれぞれＮ+ 拡散層５９と６０を
形成したものである。
Description
【０００１】
【産業上の利用分野】この発明はＭＩＳ（Metal Insula
tor Semiconductor ）ダイナミックランダムアクセスメ
モリ装置（以下単にＤＲＡＭと略す）を簡略な工程で得
られ、ソフトエラーに強い半導体メモリ装置およびその
製造方法に関する。
tor Semiconductor ）ダイナミックランダムアクセスメ
モリ装置（以下単にＤＲＡＭと略す）を簡略な工程で得
られ、ソフトエラーに強い半導体メモリ装置およびその
製造方法に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭには一つのキャパシタと
一つのスイッチングトランジスタから構成される１トラ
ンジスタ・１キャパシタ型のメモリセルが高集積化に適
しているため広く用いられてきた。
一つのスイッチングトランジスタから構成される１トラ
ンジスタ・１キャパシタ型のメモリセルが高集積化に適
しているため広く用いられてきた。
【０００３】この種のメモリセルでは、キャパシタに蓄
えられた電荷の有無によって情報を記憶しているので、
ある一定リフレッシュ期間以上キャパシタが電荷を保持
することが不可欠である。
えられた電荷の有無によって情報を記憶しているので、
ある一定リフレッシュ期間以上キャパシタが電荷を保持
することが不可欠である。
【０００４】実際には、様々なリーク電流やアルファ粒
子によって発生する電荷流入などの存在により、キャパ
シタの電荷が変化するので、安定なメモリ動作を保証す
るには、キャパシタの静電容量値は一定の臨界値以上必
要となる。
子によって発生する電荷流入などの存在により、キャパ
シタの電荷が変化するので、安定なメモリ動作を保証す
るには、キャパシタの静電容量値は一定の臨界値以上必
要となる。
【０００５】一方、デバイスの高密度化のために、メモ
リセルの微細化は目覚しく、１ビット当りのセル面積は
縮小の一途をたどっている。たとえば、１６メガビット
ＤＲＡＭでは、４〜５μｍ2 、６４メガビットＤＲＡＭ
では約２μｍ2 と予想され、何らかの３次元的キャパシ
タ構造をとるか、あるいは誘電率の高いキャパシタ絶縁
膜を用いなければ、臨界容量値の確保が困難である。
リセルの微細化は目覚しく、１ビット当りのセル面積は
縮小の一途をたどっている。たとえば、１６メガビット
ＤＲＡＭでは、４〜５μｍ2 、６４メガビットＤＲＡＭ
では約２μｍ2 と予想され、何らかの３次元的キャパシ
タ構造をとるか、あるいは誘電率の高いキャパシタ絶縁
膜を用いなければ、臨界容量値の確保が困難である。
【０００６】キャパシタ絶縁膜には、比誘電率７程度の
窒化シリコン膜が広く用いられているが、これよりも誘
電率の高い酸化タンタル等の絶縁膜は欠陥密度・リーク
電流などの観点から未だ実用的でない。
窒化シリコン膜が広く用いられているが、これよりも誘
電率の高い酸化タンタル等の絶縁膜は欠陥密度・リーク
電流などの観点から未だ実用的でない。
【０００７】そこで、３次元的キャパシタ構造として、
たとえば「 A Trench TransistorCross-Point DRAM Cel
l 」W. F. Richardson et. al.,IEEE International El
e-ctron Devices Meeting Technical Digest P.P. 714
〜717(1985) に示されるようなメモリセルが提案されて
いる。
たとえば「 A Trench TransistorCross-Point DRAM Cel
l 」W. F. Richardson et. al.,IEEE International El
e-ctron Devices Meeting Technical Digest P.P. 714
〜717(1985) に示されるようなメモリセルが提案されて
いる。
【０００８】これによれば、基板に形成された深い溝
（トレンチ）内にキャパシタとスイッチングトランジス
タを形成するようにし、高密度化を計っている。このメ
モリセルの概要を図５を用いて説明する。
（トレンチ）内にキャパシタとスイッチングトランジス
タを形成するようにし、高密度化を計っている。このメ
モリセルの概要を図５を用いて説明する。
【０００９】この図５において、Ｐ型シリコン基板１に
深さ８μｍほどのトレンチ３が形成され、その下部には
キャパシタ絶縁膜４、ストレージノード電極５から構成
されるキャパシタ２１が形成されている。
深さ８μｍほどのトレンチ３が形成され、その下部には
キャパシタ絶縁膜４、ストレージノード電極５から構成
されるキャパシタ２１が形成されている。
【００１０】また、上部にはゲート酸化膜７、ワードラ
インを兼ねるゲート電極８、およびビットラインを兼ね
るＮ+ 拡散層９とから構成されるスイッチングトランジ
スタ２２が埋め込まれるようにして形成されている。
インを兼ねるゲート電極８、およびビットラインを兼ね
るＮ+ 拡散層９とから構成されるスイッチングトランジ
スタ２２が埋め込まれるようにして形成されている。
【００１１】このスイッチングトランジスタ２２が形成
される領域の基板２は、キャパシタ２１が形成される深
い領域よりも不純物濃度が下げられている。また、図中
の６はキャパシタ２１とスイッチングトランジスタ２２
を接続するためのＮ+ 拡散層である。
される領域の基板２は、キャパシタ２１が形成される深
い領域よりも不純物濃度が下げられている。また、図中
の６はキャパシタ２１とスイッチングトランジスタ２２
を接続するためのＮ+ 拡散層である。
【００１２】
【発明が解決しようとする課題】しかしながら、上記構
成のメモリセルでは、深いトレンチ内にキャパシタ２１
とスイッチングトランジスタ２２の両者を埋め込んでい
るため、次に列挙するような難点があった。 （１）キャパシタ２１のストレージノード電極５の埋め
込み深さがキャパシタ容量とスイッチングトランジスタ
２２のゲート長を決定するが、これを精度よくコントロ
ールすることが困難である。 （２）トレンチ側壁に沿った基板の不純物プロファイル
が非常に複雑であり、これも精度よくコントロールする
ことが困難である。 （３）ビットラインをＮ+ 拡散層で形成しているので、
ビットラインモードのソフトエラーに対して極めて弱
い。
成のメモリセルでは、深いトレンチ内にキャパシタ２１
とスイッチングトランジスタ２２の両者を埋め込んでい
るため、次に列挙するような難点があった。 （１）キャパシタ２１のストレージノード電極５の埋め
込み深さがキャパシタ容量とスイッチングトランジスタ
２２のゲート長を決定するが、これを精度よくコントロ
ールすることが困難である。 （２）トレンチ側壁に沿った基板の不純物プロファイル
が非常に複雑であり、これも精度よくコントロールする
ことが困難である。 （３）ビットラインをＮ+ 拡散層で形成しているので、
ビットラインモードのソフトエラーに対して極めて弱
い。
【００１３】請求項１の発明は前記従来技術が持ってい
る問題点のうち、トレンチ側壁に沿った基板の不純物プ
ロファイルが非常に複雑で、高精度にコントロールする
のが困難な点と、ビットラインモードのソフトエラーに
対して弱い半導体メモリ装置を提供するものである。
る問題点のうち、トレンチ側壁に沿った基板の不純物プ
ロファイルが非常に複雑で、高精度にコントロールする
のが困難な点と、ビットラインモードのソフトエラーに
対して弱い半導体メモリ装置を提供するものである。
【００１４】また、請求項２の発明は前記従来技術が持
っている問題点のうち、キャパシタとトランジスタを同
一のトレンチ内に埋め込んだことによる製造工程に難点
がある点について解決した半導体メモリ装置の製造方法
を提供するものである。
っている問題点のうち、キャパシタとトランジスタを同
一のトレンチ内に埋め込んだことによる製造工程に難点
がある点について解決した半導体メモリ装置の製造方法
を提供するものである。
【００１５】
【課題を解決するための手段】請求項１の発明は前記問
題点を解決するために、半導体メモリ装置において、半
導体基板に形成されたトレンチ内に形成されたキャパシ
タと、トレンチ真上の孤立半導体領域に形成されたスイ
ッチングトランジスタとを設けたものである。
題点を解決するために、半導体メモリ装置において、半
導体基板に形成されたトレンチ内に形成されたキャパシ
タと、トレンチ真上の孤立半導体領域に形成されたスイ
ッチングトランジスタとを設けたものである。
【００１６】請求項２の発明は前記問題点を解決するた
めに、半導体メモリ装置の製造方法において、トレンチ
内壁に絶縁膜を形成した後に導体を充填する工程と、ト
レンチ真上に孤立半導体領域を形成してその側壁にゲー
ト絶縁膜とゲート電極を形成する工程と、孤立半導体領
域の上部と下部にそれぞれ拡散層を形成する工程とを導
入したものである。
めに、半導体メモリ装置の製造方法において、トレンチ
内壁に絶縁膜を形成した後に導体を充填する工程と、ト
レンチ真上に孤立半導体領域を形成してその側壁にゲー
ト絶縁膜とゲート電極を形成する工程と、孤立半導体領
域の上部と下部にそれぞれ拡散層を形成する工程とを導
入したものである。
【００１７】
【作用】請求項１の発明によれば、以上のように、半導
体メモリ装置を構成したので、トレンチにはキャパシタ
のみが形成され、トレンチ内への導体充填が容易とな
り、ビットラインとビットラインが接続されるスイッチ
ングトランジスタが基板と分離され、基板中に入射した
アルファ粒子によって誘起されるキャリアがビットライ
ンに流入しなくなり、ソフトエラーを発生しなくなり、
したがって、前記問題点が除去できる。
体メモリ装置を構成したので、トレンチにはキャパシタ
のみが形成され、トレンチ内への導体充填が容易とな
り、ビットラインとビットラインが接続されるスイッチ
ングトランジスタが基板と分離され、基板中に入射した
アルファ粒子によって誘起されるキャリアがビットライ
ンに流入しなくなり、ソフトエラーを発生しなくなり、
したがって、前記問題点が除去できる。
【００１８】また、請求項２の発明によれば、半導体メ
モリ装置の製造方法において、以上のような工程を導入
したので、孤立半導体領域中のスイッチングトランジス
タの外周をゲート電極で包囲しており、ソース・ドレイ
ン間にチャネル以外の寄生的な電流パスが存在しなくな
り、非導通時のリーク電流を著しく低減することにな
り、リフレッシュサイクルを長くすることができ、した
がって、前記問題点を除去できる。
モリ装置の製造方法において、以上のような工程を導入
したので、孤立半導体領域中のスイッチングトランジス
タの外周をゲート電極で包囲しており、ソース・ドレイ
ン間にチャネル以外の寄生的な電流パスが存在しなくな
り、非導通時のリーク電流を著しく低減することにな
り、リフレッシュサイクルを長くすることができ、した
がって、前記問題点を除去できる。
【００１９】
【実施例】以下、この発明の半導体メモリ装置およびそ
の製造方法の実施例について図面に基づき説明する。図
１はこの発明の半導体メモリ装置の一実施例の断面図で
あり、図２はその平面図である。なお、図１は図２のＡ
−Ａ線に沿って断面した図である。これらの図１、図２
の両図において、同一の部位に対しては同一の符号を付
している。
の製造方法の実施例について図面に基づき説明する。図
１はこの発明の半導体メモリ装置の一実施例の断面図で
あり、図２はその平面図である。なお、図１は図２のＡ
−Ａ線に沿って断面した図である。これらの図１、図２
の両図において、同一の部位に対しては同一の符号を付
している。
【００２０】図中、５１は高濃度Ｎ型シリコン単結晶基
板であり、この表面には酸化膜５２が形成されている。
高濃度Ｎ型シリコン単結晶基板５１の表面からこの酸化
膜５２を貫通して、深さ５〜１０μｍのトレンチ５３が
形成されている。キャパシタはこのトレンチ５３内に形
成されている。
板であり、この表面には酸化膜５２が形成されている。
高濃度Ｎ型シリコン単結晶基板５１の表面からこの酸化
膜５２を貫通して、深さ５〜１０μｍのトレンチ５３が
形成されている。キャパシタはこのトレンチ５３内に形
成されている。
【００２１】５４はキャパシタ絶縁膜、５５は高濃度に
不純物を含んだ導体としてのポリシリコンで形成された
ストレージノード電極である。キャパシタのプレート電
極は高濃度Ｎ型シリコン単結晶基板５１であり、ここに
固定電位（例えば電源電圧の１／２）が与えられる。
不純物を含んだ導体としてのポリシリコンで形成された
ストレージノード電極である。キャパシタのプレート電
極は高濃度Ｎ型シリコン単結晶基板５１であり、ここに
固定電位（例えば電源電圧の１／２）が与えられる。
【００２２】また、キャパシタの直上には島状に加工し
た孤立半導体領域としてのＰ型単結晶シリコン５６が形
成されており、その外周には、ゲート酸化膜５７、ゲー
ト電極５８が形成されている。
た孤立半導体領域としてのＰ型単結晶シリコン５６が形
成されており、その外周には、ゲート酸化膜５７、ゲー
ト電極５８が形成されている。
【００２３】Ｐ型単結晶シリコン５６の上部および下部
にはＮ+ 拡散層６０および５９がそれぞれ形成され、か
くしてＮチャネルＭＯＳＦＥＴのスイッチングトランジ
スタが構成されている。
にはＮ+ 拡散層６０および５９がそれぞれ形成され、か
くしてＮチャネルＭＯＳＦＥＴのスイッチングトランジ
スタが構成されている。
【００２４】上記ゲート電極５８は図２の紙面垂直方向
に延在してワードラインをも兼ねている。Ｎ+ 拡散層５
９はキャパシタのストレージノード電極５５と電気的に
接続され、Ｎ+ 拡散層６０はビットライン６３とそれぞ
れ電気的に接続されている。
に延在してワードラインをも兼ねている。Ｎ+ 拡散層５
９はキャパシタのストレージノード電極５５と電気的に
接続され、Ｎ+ 拡散層６０はビットライン６３とそれぞ
れ電気的に接続されている。
【００２５】６１は層間絶縁膜であり、スイッチングト
ランジスタとビットライン６３を接続するコンタクトホ
ール６２がこの層間絶縁膜６１に開孔されている。ビッ
トライン６３はワードラインとは垂直方向に延在し、複
数のセルを接いでいる。最上層には保護用のパッシベー
ション膜６４がつけられている。
ランジスタとビットライン６３を接続するコンタクトホ
ール６２がこの層間絶縁膜６１に開孔されている。ビッ
トライン６３はワードラインとは垂直方向に延在し、複
数のセルを接いでいる。最上層には保護用のパッシベー
ション膜６４がつけられている。
【００２６】メモリセルの基本動作は従来のものと全く
同一であり、ワードラインをハイレベルにすることによ
り、スイッチングトランジスタを導通させ、キャパシタ
とビットライン６３を接続し、書き込み読み出し動作を
行い、ワードラインをローレベルにすることにより、ス
イッチングトランジスタが非導通になりキャパシタの電
荷を保持し、情報を保存する。
同一であり、ワードラインをハイレベルにすることによ
り、スイッチングトランジスタを導通させ、キャパシタ
とビットライン６３を接続し、書き込み読み出し動作を
行い、ワードラインをローレベルにすることにより、ス
イッチングトランジスタが非導通になりキャパシタの電
荷を保持し、情報を保存する。
【００２７】次に、上述の半導体メモリ装置の理解を深
めるために、この発明の半導体メモリ装置の製造方法の
実施例を説明する。なお、以下の説明中の膜の形成方
法、不純物導入方法や数値的条件等は単なる例示にすぎ
ず、この発明がこれらの形成方法や数値的条件によって
のみ達成されるものではないことは言うまでもない。
めるために、この発明の半導体メモリ装置の製造方法の
実施例を説明する。なお、以下の説明中の膜の形成方
法、不純物導入方法や数値的条件等は単なる例示にすぎ
ず、この発明がこれらの形成方法や数値的条件によって
のみ達成されるものではないことは言うまでもない。
【００２８】図３（Ａ）、図３（Ｂ）はこの発明の半導
体メモリ装置の製造方法の一実施例の第１段の工程断面
図であり、図４（Ａ）、図４（Ｂ）はその第２段の工程
断面図であり、この図３、図４は図１に対応しており、
同一の構成成分については同一の符号を対応させてい
る。
体メモリ装置の製造方法の一実施例の第１段の工程断面
図であり、図４（Ａ）、図４（Ｂ）はその第２段の工程
断面図であり、この図３、図４は図１に対応しており、
同一の構成成分については同一の符号を対応させてい
る。
【００２９】まず、図３（Ａ）に示すように、高濃度Ｎ
型シリコン単結晶基板５１（以下、基板と略称する）を
用意し、表面に酸化膜５２を５００nm程度の膜厚で形成
する。続いて、窒化膜、酸化膜を積層し（図示せず）ホ
トリソグラフィによりトレンチ開孔部分以外をレジスト
（図示せず）で覆う。
型シリコン単結晶基板５１（以下、基板と略称する）を
用意し、表面に酸化膜５２を５００nm程度の膜厚で形成
する。続いて、窒化膜、酸化膜を積層し（図示せず）ホ
トリソグラフィによりトレンチ開孔部分以外をレジスト
（図示せず）で覆う。
【００３０】次に、レジストをマスクにして積層された
酸化膜、窒化膜および酸化膜５２をエッチング除去し、
基板５１を露出させた後、レジストを除去し、今度は酸
化膜をマスクにして基板５１をエッチングして、深さ５
〜１０μｍのトレンチ５３を形成する。
酸化膜、窒化膜および酸化膜５２をエッチング除去し、
基板５１を露出させた後、レジストを除去し、今度は酸
化膜をマスクにして基板５１をエッチングして、深さ５
〜１０μｍのトレンチ５３を形成する。
【００３１】次に、不要になった酸化膜および窒化膜を
取り除き、トレンチ５３の内壁にキャパシタ絶縁膜５４
として、窒化膜を減圧ＣＶＤ法により１０nm程度の膜厚
で形成すると、図３（Ａ）に示すような形状が得られ
る。
取り除き、トレンチ５３の内壁にキャパシタ絶縁膜５４
として、窒化膜を減圧ＣＶＤ法により１０nm程度の膜厚
で形成すると、図３（Ａ）に示すような形状が得られ
る。
【００３２】続いて、図３（Ｂ）に示すように、トレン
チ５３の開孔部の短辺の４分の１程度の膜厚のストレー
ジノード電極５５となるポリシリコンを減圧ＣＶＤ法に
より堆積する。このとき、トレンチ５３は完全には埋ま
らず、壁側にポリシリコンが付いた形になる。
チ５３の開孔部の短辺の４分の１程度の膜厚のストレー
ジノード電極５５となるポリシリコンを減圧ＣＶＤ法に
より堆積する。このとき、トレンチ５３は完全には埋ま
らず、壁側にポリシリコンが付いた形になる。
【００３３】このポリシリコンに気相拡散により、リン
を高濃度にドープした後再びポリシリコンを堆積し、今
度はトレンチ５３を完全に埋め込む。このようにするこ
とにより、深部のポリシリコンまで不純物をドープする
ことができる。
を高濃度にドープした後再びポリシリコンを堆積し、今
度はトレンチ５３を完全に埋め込む。このようにするこ
とにより、深部のポリシリコンまで不純物をドープする
ことができる。
【００３４】さらに、エッチバックにより、ポリシリコ
ンをトレンチ５３内にのみ埋め込み、ポリシング等によ
りウエハ表面を平滑・平坦に仕上げる。
ンをトレンチ５３内にのみ埋め込み、ポリシング等によ
りウエハ表面を平滑・平坦に仕上げる。
【００３５】上述のように加工された第１の基板５１と
別に用意した精密研磨済みの比抵抗１０オームcm程度の
Ｐ型シリコン単結晶基板のそれぞれ精密研磨された側の
表面を接触させ、１１００℃程度で加熱する。
別に用意した精密研磨済みの比抵抗１０オームcm程度の
Ｐ型シリコン単結晶基板のそれぞれ精密研磨された側の
表面を接触させ、１１００℃程度で加熱する。
【００３６】このようにすることにより、両者は主にフ
ァンデアワールスカによって強固に接着される。さら
に、接着したＰ型シリコン単結晶基板を研磨により、１
μｍ程度まで薄膜化した後、島状の単結晶シリコン５６
の領域に加工する。このようにすることにより、図３
（Ｂ）に示す構造体が得られる。
ァンデアワールスカによって強固に接着される。さら
に、接着したＰ型シリコン単結晶基板を研磨により、１
μｍ程度まで薄膜化した後、島状の単結晶シリコン５６
の領域に加工する。このようにすることにより、図３
（Ｂ）に示す構造体が得られる。
【００３７】続いて、第２段の工程段階に入り、図４
（Ａ）に示すように、島状の単結晶シリコン５６の周囲
にスイッチングトランジスタのゲート酸化膜５７を熱酸
化により膜厚１５nm程度付ける。
（Ａ）に示すように、島状の単結晶シリコン５６の周囲
にスイッチングトランジスタのゲート酸化膜５７を熱酸
化により膜厚１５nm程度付ける。
【００３８】このスイッチングトランジスタのゲート電
極５８およびワードラインを形成するために、減圧ＣＶ
Ｄにより、ポリシリコンを全面に堆積させる。
極５８およびワードラインを形成するために、減圧ＣＶ
Ｄにより、ポリシリコンを全面に堆積させる。
【００３９】さらに、ポリシリコンに導電性をもたせる
ため、リンを高濃度にドープする。隣接する島状領域を
つなぐように形成されるワードライン部分はホトリソグ
ラフィあるいは電子ビーム露光技術により、レジストを
パターニングし、そのレジストをマスクにポリシリコン
をパターニングする。
ため、リンを高濃度にドープする。隣接する島状領域を
つなぐように形成されるワードライン部分はホトリソグ
ラフィあるいは電子ビーム露光技術により、レジストを
パターニングし、そのレジストをマスクにポリシリコン
をパターニングする。
【００４０】この際、異方性の強いドライエッチングを
施すことにより、島状の単結晶シリコン５６の領域の側
面には、サイドウォール状にポリシリコンのゲート電極
５８が形成される。その後、島状領域上部にイオン注入
によりＮ+拡散層６０を形成する。
施すことにより、島状の単結晶シリコン５６の領域の側
面には、サイドウォール状にポリシリコンのゲート電極
５８が形成される。その後、島状領域上部にイオン注入
によりＮ+拡散層６０を形成する。
【００４１】一方、島状の単結晶シリコン５６の領域の
下部には、ポリシリコン５５からのリンが拡散して来
て、Ｎ+ 拡散層５９が形成される。ここまでの工程で、
図４（Ａ）に示すような構造体が得られる。
下部には、ポリシリコン５５からのリンが拡散して来
て、Ｎ+ 拡散層５９が形成される。ここまでの工程で、
図４（Ａ）に示すような構造体が得られる。
【００４２】続いて、図４（Ｂ）に示すように、全面に
層間絶縁膜６１を形成した後、ビットライン６３とスイ
ッチングトランジスタを接続するコンタクトホール６２
をこの層間絶縁膜６１に開孔する。さらに、ビットライ
ン６３をアルミ合金で形成・パターニングすると、図４
（Ｂ）のような構造体が得られる。この上に保護用のパ
ッシベーション膜を付けウエハプロセスを終了する。
層間絶縁膜６１を形成した後、ビットライン６３とスイ
ッチングトランジスタを接続するコンタクトホール６２
をこの層間絶縁膜６１に開孔する。さらに、ビットライ
ン６３をアルミ合金で形成・パターニングすると、図４
（Ｂ）のような構造体が得られる。この上に保護用のパ
ッシベーション膜を付けウエハプロセスを終了する。
【００４３】
【発明の効果】以上詳述したように、請求項１の発明に
よれば、基板に形成したトレンチには、キャパシタのみ
を形成し、その直上にスイッチングトランジスタを形成
した単結晶シリコンの領域を配置するようにしたので、
トレンチ内への導体の埋め込みが容易になる。
よれば、基板に形成したトレンチには、キャパシタのみ
を形成し、その直上にスイッチングトランジスタを形成
した単結晶シリコンの領域を配置するようにしたので、
トレンチ内への導体の埋め込みが容易になる。
【００４４】また、スイッチングトランジスタが島状の
単結晶シリコンの領域に形成されており、その外周一周
をゲート電極が囲っているので、ソース・ドレイン間に
は、チャネル以外の寄生的な電流パスが存在せず、非導
通時のリーク電流を著しく低減でき、リフレッシュサイ
クルを長くすることができる。
単結晶シリコンの領域に形成されており、その外周一周
をゲート電極が囲っているので、ソース・ドレイン間に
は、チャネル以外の寄生的な電流パスが存在せず、非導
通時のリーク電流を著しく低減でき、リフレッシュサイ
クルを長くすることができる。
【００４５】さらに、ビットラインおよびビットライン
が接続されるスイッチングトランジスタの拡散層が基板
と完全に分離されているので、基板中に入射したアルフ
ァ粒子によって誘起されるキャリアがビットラインに流
入しなくなり、ソフトエラーに極めて強い信頼性の高い
メモリ装置が得られる。
が接続されるスイッチングトランジスタの拡散層が基板
と完全に分離されているので、基板中に入射したアルフ
ァ粒子によって誘起されるキャリアがビットラインに流
入しなくなり、ソフトエラーに極めて強い信頼性の高い
メモリ装置が得られる。
【００４６】また、請求項２の発明によれば、半導体基
板に形成したトレンチ内に絶縁膜を介して導体を充填し
た後、トレンチ真上に孤立半導体領域を形成し、この孤
立半導体領域の側面にゲート絶縁膜とゲート電極を形成
するとともに、上部と下部に拡散層を形成するようにし
たので、トレンチ内壁の複雑な不純物プロファイル制御
が不要となり、製造工程の簡略化と歩留りの向上が期待
できる。
板に形成したトレンチ内に絶縁膜を介して導体を充填し
た後、トレンチ真上に孤立半導体領域を形成し、この孤
立半導体領域の側面にゲート絶縁膜とゲート電極を形成
するとともに、上部と下部に拡散層を形成するようにし
たので、トレンチ内壁の複雑な不純物プロファイル制御
が不要となり、製造工程の簡略化と歩留りの向上が期待
できる。
【図１】この発明の半導体メモリ装置の一実施例の断面
図。
図。
【図２】同上半導体メモリ装置の平面図。
【図３】この発明の半導体メモリ装置の製造方法の一実
施例の第１段の工程断面図。
施例の第１段の工程断面図。
【図４】同上半導体メモリ装置の製造方法の第２段の工
程断面図。
程断面図。
【図５】従来のメモリセルの断面図。
５１ 高濃度Ｎ型シリコン単結晶基板
５２ 酸化膜
５３ トレンチ
５４ キャパシタ絶縁膜
５５ ストレージノード電極
５６ Ｐ型単結晶
５７ ゲート酸化膜
５８ ゲート電極
５９ Ｎ+ 拡散層
６０ Ｎ+ 拡散層
６１ 層間絶縁膜
６２ コンタクトホール
６３ ビットライン
６４ パッシベーション膜
Claims (2)
- 【請求項１】 半導体基板に形成されたトレンチと、 このトレンチ内に形成されたキャパシタと、 前記トレンチ直上の孤立半導体領域中に形成されたスイ
ッチングトランジスタと、 よりなる半導体メモリ装置。 - 【請求項２】 半導体基板にトレンチを形成する工程
と、 前記トレンチ内壁に絶縁膜を形成する工程と、 前記トレンチ内に導体を充填する工程と、 前記トレンチ直上に孤立半導体領域を形成する工程と、 前記孤立半導体領域の側面にゲート絶縁膜およびゲート
電極を順次形成する工程と、 前記孤立半導体領域の上部と下部にそれぞれ拡散層を形
成する工程と、 よりなる半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211320A JPH0536929A (ja) | 1991-07-30 | 1991-07-30 | 半導体メモリ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211320A JPH0536929A (ja) | 1991-07-30 | 1991-07-30 | 半導体メモリ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536929A true JPH0536929A (ja) | 1993-02-12 |
Family
ID=16604000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211320A Pending JPH0536929A (ja) | 1991-07-30 | 1991-07-30 | 半導体メモリ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536929A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2392557A (en) * | 2002-07-04 | 2004-03-03 | Samsung Electronics Co Ltd | Semiconductor device and method of manufacture |
-
1991
- 1991-07-30 JP JP3211320A patent/JPH0536929A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2392557A (en) * | 2002-07-04 | 2004-03-03 | Samsung Electronics Co Ltd | Semiconductor device and method of manufacture |
| GB2392557B (en) * | 2002-07-04 | 2004-11-17 | Samsung Electronics Co Ltd | Semiconductor device and method of manufacturing the same |
| US7009255B2 (en) | 2002-07-04 | 2006-03-07 | Samsung Electronics Co., Ltd. | Semiconductor device having punch-through structure off-setting the edge of the gate electrodes |
| US7259069B2 (en) | 2002-07-04 | 2007-08-21 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7268043B2 (en) | 2002-07-04 | 2007-09-11 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |