KR20050001724A - 반도체 소자의 셀 제조 방법 - Google Patents

반도체 소자의 셀 제조 방법 Download PDF

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Abstract

본 발명은 게이트전극 하단 부분에서의 전계집중을 방지하고, 게이트전극 패턴 식각 방식에서 일어나는 트랜지스터 특성을 저하시키는 트랩을 줄이는데 적합한 반도체 소자의 셀 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 채널로 예정된 상기 반도체 기판의 표면을 노출시키는 홈을 갖는 절연막을 형성하는 단계, 상기 홈에 의해 노출된 상기 반도체 기판 내에 채널 이온주입층을 형성하는 단계, 상기 홈 내에 게이트절연막에 의해 실링되는 게이트전극 패턴을 매립시키는 단계, 상기 절연막을 선택적으로 제거하는 단계, 상기 게이트전극 패턴 사이의 상기 반도체 기판 내에 LDD 영역을 형성하는 단계, 상기 게이트전극 패턴 양측벽에 스페이서를 형성하는 단계, 및 상기 게이트전극 패턴과 상기 스페이서를 마스크로 이온주입하여 상기 반도체 기판 내에 소스/드레인영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 셀 제조 방법{METHOD FOR FABRICATING CELL IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 리프레시타임을 개선시킨 반도체 소자의 제조 방법에 관한 것이다.
최근에는 디램(DRAM)의 집적도가 점점 증가하면서 셀 트랜지스터의 숏채널효과(short channel effect) 및 서브스레스홀드 누설(subthreshold leakage)을 억제하기 위해 기판 내의 도핑 농도를 증가시켜야 한다. 그러나, 이는 리텐션 시간(retention time)에 직접적인 영향을 주는 전계를 증가시켜 리프레쉬 타임(tREF)을 악화시키는 방향으로 작용하게 된다.
한편, 이러한 리텐션 시간 특성과 밀접한 관계가 있는 디램 소자의 리프레쉬 동작에서 주요 실패의 원인은 접합공핍영역(junction depletion region)내의 국부적으로 증가된 전계(locally enhanced electric field)와 트랩(trap)에 의한 불규칙적인 전류의 증가에 기인하는 것으로 보고되고 있다.
따라서, 리텐션 시간을 개선하기 위해서는 트랩 발생 및 전계분포가 감소되도록 관련 공정을 최적화해야 한다
도 1a 내지 도 1c는 종래 기술에 따른 DRAM의 셀 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 활성영역과 소자분리영역을 한정하기 위한 트렌치구조의 필드산화막(12)을 형성한 후, 반도체 기판(11) 내에 펀치쓰로우 방지 및 채널 문턱전압조절를 하기 위한 이온주입을 실시하여 제1이온주입층(13)을 형성한다
이어서, 도 1b에 도시된 바와같이, 제1이온주입층(13)이 형성된 전체 구조의상면에 게이트절연막(14), 폴리실리콘막(15), 게이트금속막(16) 및 게이트하드마스크(17)의 순서로 적층되는 게이트패턴을 형성한다. 이때, 게이트패턴은 게이트절연막(14), 폴리실리콘막(15), 게이트금속막(16) 및 게이트하드마스크(17)를 차례로 증착한 후 포토리소그래피 공정을 이용하여 형성한 것이다.
다음으로, 게이트패턴을 마스크로 이용하여 저농도 n형 불순물을 이온주입하여 게이트패턴들 사이의 제1이온주입층(13) 내에 제2이온주입층(18)을 형성한다. 이때, 제2이온주입층(18)은 통상적으로 LDD(Lightly Doped Drain) 영역이라고 일컫는다.
도 1c에 도시된 바와 같이, 게이트패턴을 포함한 전면에 절연막을 증착한 후 에치백하여 게이트패턴의 양측벽에 접하는 스페이서(19)를 형성한다. 이어서, 게이트패턴 및 스페이서(19)를 마스크로 이용하여 고농도 n형 불순물을 이온주입하여 제2이온주입층(18)보다 깊은 제3이온주입층(20)을 형성한다. 이때, 제3이온주입층(20)은 통상적으로 소스/드레인(Source/Drain) 영역이라고 일컫는다.
그러나, 전술한 종래 기술에서는 채널 이온주입을 셀단위로 구분하여 진행하지 않고 반도체 기판의 전면에 진행하므로써 채널이온주입이 된 부분에 다시 후속 저농도 도펀트 이온주입 및 고농도 도펀트 이온주입이 진행되어 게이트패턴 에지부분에서 전계가 집중되는 현상이 발생한다. 이와 같은 전계집중으로 인해 DRAM 셀 동작시 리프레시타임(tREF)이 저하되는 문제가 있다.
또한, 종래 기술은 게이트절연막, 폴리실리콘막, 게이트금속막 및 게이트하드마스크를 식각하는 게이트패턴 공정시 게이트전극 프로파일이 변형되는 문제가있다. 즉, 게이트전극 하단 식각시에 드러나는 반도체 기판 표면이 손상되고, 손상된 기판 표면으로부터의 트랩(trap)으로 인해 트랜지스터 특성이 열화된다. 특히, 게이트전극의 에지쪽에 있는 게이트절연막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다. 그렇기 때문에 게이트전극 에지쪽의 게이트절연막은 일정한 두께 이상으로 성장시켜야 된다.
이를 위해 게이트전극의 저항은 그대로 유지하면서 손상된 게이트절연막을 회복시켜주기 위해 폴리실리콘막의 측면을 선택적으로 산화시키는 선택산화(Selective-oxidation) 공정이 도입되었다.
그러나, 선택산화 공정을 추가하므로써 제조 공정이 매우 복잡해지는 단점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 게이트전극 하단 부분에서의 전계집중을 방지하는데 적합한 반도체소자의 셀 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 게이트패턴 식각 방식에서 일어나는 트랜지스터 특성을 저하시키는 트랩을 줄이는데 적합한 반도체 소자의 셀 제조 방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 셀 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 셀 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
25 : 제1이온주입층 26 : 게이트절연막
27 : 폴리실리콘막 28 : 게이트금속막
29 : 제2이온주입층 30 : 스페이서
31 : 제3이온주입층
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 셀 제조 방법은 반도체 기판 상에 채널로 예정된 상기 반도체 기판의 표면을 노출시키는 홈을 갖는 절연막을 형성하는 단계, 상기 홈에 의해 노출된 상기 반도체 기판 내에 채널 이온주입층을 형성하는 단계, 상기 홈 내에 게이트절연막에 의해 실링되는 게이트전극 패턴을 매립시키는 단계, 상기 절연막을 선택적으로 제거하는 단계, 상기 게이트전극 패턴 사이의 상기 반도체 기판 내에 LDD 영역을 형성하는 단계, 상기 게이트전극 패턴 양측벽에 스페이서를 형성하는 단계, 및 상기 게이트전극 패턴과 상기 스페이서를 마스크로 이온주입하여 상기 반도체 기판 내에 소스/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 셀 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 활성영역과 소자분리영역을 한정하기 위한 트렌치 구조의 필드산화막(22)을 형성한 후, 전체 구조의 상면에 절연막(23)을 증착한다. 이때, 절연막(23)은 산화막 또는 질화막을 이용한다.
이어서, 절연막(23)상에 감광막을 도포하고 포토리소그래피 공정을 이용한 노광 및 현상공정을 통해 게이트패턴이 형성될 절연막(23)의 상면을 노출시키도록선택적으로 패터닝하여 감광막패턴(24)을 형성한다.
도 2b에 도시된 바와 같이, 감광막패턴(24)을 마스크로 절연막(23)을 선택적으로 제거하여 채널로 예정된 반도체 기판(21) 표면을 노출시키는 홈(23a)을 형성한다. 다음에, 감광막패턴(24)을 제거한다.
이어서, 절연막(24)의 홈(23a)에 의해 노출된 반도체기판(21) 내에 펀치쓰로우 방지 및 채널 문턱전압조절를 하기 위한 이온주입을 실시하여 제1이온주입층(25)을 형성한다. 이때, 제1이온주입층(25)을 형성하기 위한 이온주입이 홈(23a)에 의해 노출된 반도체 기판(21)에만 진행되는데, 이는 셀단위로 구분하여 채널이 형성될 지역에만 채널이온주입이 이루어지는 것을 의미한다.
도 2c에 도시된 바와 같이, 홈(23a)을 채울때까지 절연막(23) 상에 게이트절연막(26), 폴리실리콘막(27) 및 금속막(28)을 차례로 증착한다. 이때, 금속막(28)은 텅스텐실리사이드막(WSi) 또는 텅스텐막(W)을 이용한다.
도 2d에 도시된 바와 같이, 절연막(23)의 표면이 드러날때까지 금속막(28), 폴리실리콘막(27) 및 게이트절연막(26)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 홈(23a)에 매립되는 게이트전극 패턴을 형성한다. 이와 같은 일련의 화학적기계적연마를 통해 셀간 게이트전극 패턴이 분리되고, 이상의 게이트전극 패턴 형성 공정을 다마신 공정(Damascene process)이라고 한다.
도 2e에 도시된 바와 같이, 게이트전극 패턴을 제외한 절연막(24)을 습식식각을 통해 제거한 후, 게이트전극 패턴을 이온주입마스크로 이용하여 저농도 n형 불순물을 이온주입하여 게이트패턴들 사이의 제1이온주입층(25) 내에 제2이온주입층(28)을 형성한다. 이때, 제2이온주입층(29)은 통상적으로 LDD(Lightly Doped Drain) 영역이라고 일컫는다.
도 2f에 도시된 바와 같이, 게이트전극 패턴을 포함한 전면에 절연막을 증착한 후 에치백하여 게이트전극 패턴의 양측벽에 접하는 스페이서(30)를 형성한다. 이때, 스페이서(30)를 형성하기 위한 절연막은 고온-저압 산화막 증착방식에 의한 HLD(High temperature Low pressure Deposition) 산화막을 이용한다.
이어서, 게이트패턴 및 스페이서(30)를 마스크로 이용하여 고농도 n형 불순물을 이온주입하여 제2이온주입층(29)보다 깊은 제3이온주입층(31)을 형성한다. 이때, 제3이온주입층(31)은 통상적으로 소스/드레인(Source/Drain) 영역이라고 일컫는다.
전술한 바에 따르면, 채널이 형성될 부분에만 국부적으로 펀치쓰로우 방지 및 채널 문턱전압제어용 이온주입을 실시하므로써 후속 제2이온주입층 및 제3이온주입층 형성을 위한 이온주입에 의한 결함 생성을 억제할 수 있고, 이로써 게이트전극 하단부의 전계를 감소시켜 리프레쉬타임을 개선시킨다.
또한, 게이트전극 형성부분에 폴리실리콘막과 게이트금속막을 증착한후 화학적기계적연마(CMP)를 진행하므로써 게이트전극 패턴 식각에 따른 손실을 최소화시키고, 이로써 선택산화 공정을 도입하지 않아도 되므로 공정을 단순화시킬 수 있다. 아울러, 게이트전극 하단부가 게이트절연막으로 실링(sealing)됨에 따라 트랩을 억제한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 셀단위로 채널이온주입을 진행하므로써 게이트전극 하단부의 전계집중을 억제하여 리프레쉬타임을 개선시킬 수 있는 효과가 있다.
또한, 게이트전극 하단부를 게이트절연막으로 실링하므로서 트랩 발생을 억제하여 트랜지스터 특성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판 상에 채널로 예정된 상기 반도체 기판의 표면을 노출시키는 홈을 갖는 절연막을 형성하는 단계;
    상기 홈에 의해 노출된 상기 반도체 기판 내에 채널 이온주입층을 형성하는 단계;
    상기 홈 내에 게이트절연막에 의해 실링되는 게이트전극 패턴을 매립시키는 단계;
    상기 절연막을 선택적으로 제거하는 단계;
    상기 게이트전극 패턴 사이의 상기 반도체 기판 내에 LDD 영역을 형성하는 단계;
    상기 게이트전극 패턴 양측벽에 스페이서를 형성하는 단계; 및
    상기 게이트전극 패턴과 상기 스페이서를 마스크로 이온주입하여 상기 반도체 기판 내에 소스/드레인영역을 형성하는 단계
    를 포함하는 반도체 소자의 셀 제조 방법.
  2. 제1항에 있어서,
    상기 홈 내에 게이트절연막에 의해 실링되는 게이트전극 패턴을 매립시키는 단계는,
    상기 홈을 포함한 상기 절연막 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 홈을 채울때까지 게이트전극용 도전막을 형성하는 단계; 및
    상기 게이트전극용 도전막을 화학적기계적연마하여 상기 홈에 매립되는 상기 게이트전극 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 셀 제조 방법.
  3. 제2항에 있어서,
    상기 게이트전극용 도전막은 폴리실리콘막과 텅스텐실리사이드막의 적층막 또는 폴리실리콘막과 텅스텐막의 적층막인 것을 특징으로 하는 반도체 소자의 셀 제조 방법.
  4. 제1항에 있어서,
    상기 홈을 갖는 절연막을 형성하는 단계는,
    상기 반도체 기판 상에 상기 절연막을 형성하는 단계;
    상기 절연막 상에 상기 게이트전극 패턴이 형성될 부분을 노출시키는 마스크층을 형성하는 단계; 및
    상기 마스크층을 식각마스크로 하여 상기 절연막을 식각하여 상기 홈을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 셀 제조 방법.
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