KR100528447B1 - 리프레시 특성을 개선시킨 반도체소자 및 그 제조 방법 - Google Patents

리프레시 특성을 개선시킨 반도체소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 보론세그리게이션(Boron segregation)에 의한 문턱전압 저하를 방지하는데 적합한 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 소자분리용 패드층을 형성하는 단계, 상기 패드층을 식각마스크로 상기 반도체 기판을 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치 표면에 측벽산화막을 형성하는 단계, 상기 트렌치의 측벽 부분에 접하는 상기 측벽산화막 상에 라이너질화막스페이서를 형성하는 단계, 상기 라이너질화막스페이서와 상기 패드층을 이온주입마스크로 상기 활성영역의 에지부분에 세그리게이션을 방지하기 위한 도펀트를 고농도로 주입하여 도핑층을 형성하는 단계, 상기 트렌치 내에 소자분리막을 매립시키는 단계, 및 상기 활성영역에 상기 도핑층과 동일한 도전형 도펀트를 저농도로 이온주입하여 채널을 위한 문턱전압조절이온주입층을 형성하는 단계를 포함한다.

Description

리프레시 특성을 개선시킨 반도체소자 및 그 제조 방법{SEMICONDUCTOR DEVICE with IMPROVED REFRESH characteristics AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 트렌치 소자분리를 이용한 반도체소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 소자간 분리방법은 국부적 산화방법(LOCal Oxidation of Silicon; 이하, 'LOCOS'라 약칭함)과 트렌치 소자분리(Trench isolation) 방법으로 크게 나눌 수 있다.
이 중에서, LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 가지고 있지만, 측면산화에 의한 버즈 비크(bird's beak)가 형성되어 소자분리 영역의 폭이 넓어져서 소스/드레인 영역의 유효면적을 감소시킨다. 또한, 필드산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
따라서, 실리콘 기판에 트렌치를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 상기한 LOCOS보다 작은 분리영역을 구현할 수 있는 트렌치 소자분리(Trench Isolation)기술이 필수적으로 요구되고 있다.
도 1은 종래 기술에 따른 트렌치 소자분리 기술을 적용하여 형성한 반도체소자의 소자분리 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 소자분리막(100)은 반도체 기판(11) 내에 소정 깊이를 갖는 트렌치(12)내에 형성되는데, 소자분리막(100)은 트렌치(12) 표면에 형성된 측벽산화막(13), 측벽산화막(13) 상에 형성된 라이너질화막(14), 그리고 라이너질화막(14) 상에 트렌치(12)를 매립시키도록 형성된 절연막(15)을 포함한다.
그리고, 반도체 기판(11) 상에는 게이트산화막(16)과 게이트전극(17)이 형성되며, 게이트전극(17) 아래의 반도체 기판(11)에는 문턱전압 조절을 위한 문턱전압조절이온주입층(18)이 형성된다. 이때, 문턱전압조절이온주입층(18)은 채널을 형성하는 곳이므로 주로 보론(Boron)이 이온주입되어 있다.
그러나, 상기한 소자분리막(100) 구조를 갖는 반도체소자의 제조 공정에서는 소자분리막(100)에 접하는 문턱전압조절이온주입층(18)의 경계 부근에서 후속 열공정시에 문턱전압조절이온주입층(18)으로부터 많은 양의 보론이 소자분리막(100)쪽으로 확산하여 소자분리막(100)내에 격리(segregation)되는 보론세그리게이션(Boron segregation)이 발생하는 문제가 있다. 이러한 보론세그리게이션은 소자가 고집적화될수록 트랜지스터에 미치는 영향이 더욱 증가하고 있으며, 특히 채널폭(Channel width)이 감소함에 따라 그 효과는 더 커지게 되어 INWE (Inverse Narrow Width Effect)를 발생시킨다. 여기서, INWE라 함은 채널폭이 감소함에 따라 문턱전압이 감소하는 현상을 일컫는다.
따라서, 종래기술은 보론세그리게이션에 의해 문턱전압이 급격히 낮아지는 문턱전압롤오프(Threshold voltage roll-off) 특성이 취약하며, 더욱이 문턱전압 저하(Vt drop)을 보상해주기 위해 문턱전압조절이온주입층(18) 형성을 위한 이온주입시 도즈량을 증가시켜야만 하고, 이처럼 도즈량을 증가시키면 채널과 소스/드레인간 전계(Electric field)가 증가하여 소자의 리프레시 특성이 저하되는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 보론세그리게이션에 의한 문턱전압 저하를 방지하는데 적합한 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 채널의 도즈량을 감소시키면서도 보론세그리게이션을 방지할 수 있는 반도체소자 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 반도체 소자는 반도체기판, 상기 반도체 기판 내에 형성된 트렌치, 상기 트렌치 내에 매립된 소자분리막, 상기 소자분리막에 의해 정의된 상기 반도체 기판의 활성영역의 에지부분과 상기 트렌치의 바닥부분에 형성된 도핑층, 및 상기 활성영역에 형성된 문턱전압조절이온주입층을 포함하는 것을 특징으로 하고, 상기 소자분리막은 상기 트렌치 표면상에 형성된 측벽산화막, 상기 측벽산화막 상에 상기 트렌치의 측벽부분에서 스페이서 형태로 형성된 라이너질화막스페이서, 및 상기 라이너질화막스페이서 상에 상기 트렌치를 매립하도록 형성된 고밀도플라즈마산화막을 포함하는 것을 특징으로 하며, 상기 도핑층과 상기 문턱전압조절이온주입층은 동일한 도전형의 도펀트가 도핑된 것이며, 상기 도핑층이 상기 문턱전압조절이온주입층에 비해 상대적으로 고농도인 것을 특징으로 하며, 상기 도핑층은 n형 도펀트가 도핑된 것이며, 상기 문턱전압조절이온주입층은 p형 도펀트가 도핑된 것이며, 상기 도핑층이 상기 문턱전압조절이온주입층에 비해 상대적으로 저농도인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 소자분리용 패드층을 형성하는 단계, 상기 패드층을 식각마스크로 상기 반도체 기판을 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치 표면에 측벽산화막을 형성하는 단계, 상기 트렌치의 측벽 부분에 접하는 상기 측벽산화막 상에 라이너질화막스페이서를 형성하는 단계, 상기 라이너질화막스페이서와 상기 패드층을 이온주입마스크로 상기 활성영역의 에지부분에 세그리게이션을 방지하기 위한 도펀트를 고농도로 주입하여 도핑층을 형성하는 단계, 상기 트렌치 내에 소자분리막을 매립시키는 단계, 및 상기 활성영역에 상기 도핑층과 동일한 도전형 도펀트를 저농도로 이온주입하여 채널을 위한 문턱전압조절이온주입층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 소자분리용 패드층을 형성하는 단계, 상기 패드층을 식각마스크로 상기 반도체 기판을 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치 표면에 측벽산화막을 형성하는 단계, 상기 트렌치의 측벽 부분에 접하는 상기 측벽산화막 상에 라이너질화막스페이서를 형성하는 단계, 상기 라이너질화막스페이서와 상기 패드층을 이온주입마스크로 상기 활성영역의 에지부분에 세그리게이션을 방지하기 위한 제1도펀트를 저농도로 주입하여 도핑층을 형성하는 단계, 상기 트렌치 내에 소자분리막을 매립시키는 단계, 및 상기 활성영역에 상기 제1도펀트와 반대 도전형인 제2도펀트를 고농도로 이온주입하여 채널을 위한 문턱전압조절이온주입층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 반도체소자의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 반도체기판(21), 반도체 기판(21) 내에 형성된 트렌치(24), 트렌치(24) 내에 매립된 소자분리막(200), 소자분리막에 의해 정의된 반도체 기판의 활성영역(201)의 에지부분과 트렌치(24)의 바닥부분에 형성된 고농도 p형 도핑층(27a, 27b) 및 활성영역(201)에 형성된 문턱전압조절이온주입층(30)을 포함한다.
여기서, 소자분리막(200)은 트렌치(24) 표면상에 형성된 측벽산화막(25), 측벽산화막 상에 트렌치(24)의 측벽부분에서 스페이서 형태로 형성된 라이너질화막스페이서(26a), 그리고, 라이너질화막스페이서(26a) 상에 트렌치(24)를 매립하도록 형성된 고밀도플라즈마산화막(28)으로 구성된다.
도 2에서, 소자분리막(200)에 접하는 활성영역(201)의 에지부분에 고농도 p형 도핑층(27a)을 구비하므로써 문턱전압조절이온주입층(30)의 도펀트가 소자분리막(200)쪽으로 확산하는 것을 방지한다. 이로써, 보론세그리게이션에 의한 문턱전압조절 저하를 방지한다.
도 3a 내지 도 3j는 도 2에 도시된 반도체소자의 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분될 수 있다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(23)을 마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(24)를 형성한다.
한편, 트렌치(24)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(24) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다.
도 3b에 도시된 바와 같이, 트렌치(24) 형성시 발생된 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행하여 트렌치(24)의 표면 상에 측벽산화막(25)을 형성시킨다. 이때, 측벽산화막(25)은 80Å∼100Å 두께로 형성된다.
도 3c에 도시된 바와 같이, 질화막 대비 산화막에 대해 선택비가 좋은 등방성식각(Isotropic etch)을 진행하여 트렌치(24)의 탑코너(24a)를 일정 부분 노출시킨다. 이러한 등방성식각으로 패드산화막(22)과 측벽산화막(25)의 손실없이 패드질화막(23)의 측면이 일부분 식각되어 트렌치(24)의 탑코너(24a)가 일정 부분이 노출되는 것이며, 이때 노출되는 탑코너(24a)의 범위(d)는 10Å∼300Å이다.
상기한 것처럼 등방성식각으로 노출되는 트렌치(24)의 탑코너(24a)는 활성영역의 에지(edge) 부분이다. 이하, 트렌치의 탑코너(24a)를 '활성영역에지(24a)'라고 약칭한다.
도 3d에 도시된 바와 같이, 등방성식각이 진행된 결과물의 전면에 라이너질화막(liner nitride, 26)을 40Å∼50Å 두께로 증착한다.
도 3e에 도시된 바와 같이, 라이너질화막(26)을 비등방성식각을 통해 에치백하여 트렌치(24)의 측벽부분에 라이너질화막스페이서(26a)를 형성한다.
위와 같은 비등방성식각시에 패드질화막(23)도 일부분이 에치백될 수 있다.
도 3f에 도시된 바와 같이, p형 도펀트, 예를 들면, 보론(B) 또는 이불화보론(BF2)을 이온주입하여 활성영역에지(24a)와 트렌치(24)의 바닥부분에 고농도 p형 도핑층(27a, 27b)을 형성한다. 이러한 p형 도펀트의 이온주입은 패드질화막(23)과 라이너질화막스페이서(26a)가 이온주입마스크 역할을 하므로, 별도의 이온주입마스크를 형성할 필요가 없어 공정이 단순하다. 그리고, 활성영역에지(24a)를 제외한 나머지 활성영역에도 도펀트가 주입될 수 있으나, 패드질화막(23)의 두께가 두껍기 때문에 나머지 활성영역에는 고농도 p형 도핑층(27a, 27b)이 형성되지 않는다.
상기한 p형 도핑층(27a, 27b)은 2.0E13/cm2∼1.0E15/cm2 도즈량으로 이온주입하여 형성한다.
도 3g에 도시된 바와 같이, 고농도 p형 도핑층(27a, 27b)이 형성된 결과물 상부에 트렌치(24)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 28)을 증착한다.
도 3h에 도시된 바와 같이, 고밀도플라즈마산화막(28)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 트렌치(24) 내에 고밀도플라즈마산화막(28)이 매립되어 측벽산화막(25), 라이너질화막스페이서(26a) 및 고밀도플라즈마산화막(28)으로 구성된 소자분리막(200)이 완성된다. 이때, 소자분리막(200)을 제외한 나머지 반도체 기판(21)은 활성영역(201)이 된다.
후속 공정으로, 소자분리막(200)의 단차를 제거하기 위한 추가 식각을 진행한 후에, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
도 3i에 도시된 바와 같이, 패드산화막(22) 제거후에 노출된 반도체 기판(21) 표면 상에 후속 이온주입시 반도체 기판(21)이 손상받는 것을 방지하기 위해 스크린산화막(screen oxide, 29)을 형성한다.
다음으로, 스크린산화막(29)이 형성된 반도체 기판(21)에 대해 문턱전압조절(Vt adjustment)을 위한 이온을 주입하여 문턱전압조절이온주입층(30)을 형성한다. 이때, 고농도 p형 도핑층(27a)이 소자분리막(200)에 접하는 활성영역의 에지 부분에 미리 형성되어 있으므로, 문턱전압조절 이온주입시 도즈량을 감소시켜도 된다.
예를 들어, 통상적으로 문턱전압조절이온주입시 도즈량을 1.5E13/cm2∼2.51E13/cm2 으로 진행한 경우, 제1실시예에서는 1.0E11/cm2∼1.5E13/cm2 정도로 낮게 할 수 있다.
즉, 후속 열공정에 의해 소자분리막(200)쪽으로 확산하는 보론은 대부분 고농도 p형 도핑층(27a)의 보론이고, 이에 따라 문턱전압조절이온주입층(30)에 주입된 보론은 확산하지 않는다.
도 3j에 도시된 바와 같이, 스크린산화막(29)을 제거한 후에 전면에 게이트산화막(31)을 형성한 후, 게이트산화막(31) 상에 게이트전극용 도전막의 증착 및 패터닝을 통해 게이트전극(32)을 형성한다.
도 4는 제1실시예를 적용한 경우의 반도체소자를 도시한 평면도이다.
도 4에 도시된 바와 같이, 소자분리막(200)에 의해 트랜지스터가 형성될 활성영역(201)이 정의되며, 활성영역(201) 상부를 가로지르는 게이트전극(32)이 복수개 형성된다. 그리고, 소자분리막(200)과 접하는 활성영역(201)의 에지부분에는 고농도 p형 도핑층(27a)이 활성영역의 에지부분을 따라 고리(ring)를 이루면서 형성되어 있다. 그리고, 활성영역(201)의 내부(202)는 소스/드레인과 같은 접합이 형성될 부분이다.
상술한 것처럼, 활성영역(201)의 에지부분에 고농도 p형 도핑층(27a)을 형성해주면, 트랜지스터의 문턱전압이 증가한다.
그리고, INWE 관점에서 보면, 트랜지스터의 특성에 미치는 활성영역(201) 에지의 채널역할을 하는 영역이 고농도 p형 도핑층(27a)으로 인해 증가하므로 채널폭에 따른 문턱전압롤오프 특성이 개선된다. 즉, 활성영역(201)의 에지부분에 고농도 p형 도핑층(27a)을 형성해주므로써 채널폭이 감소하더라도 문턱전압이 급격히 감소하지 않는다.
그리고, 활성영역의 에지부분에 고농도 p형 도핑층(27a)을 형성해주므로써 문턱전압증가를 구현하고, 이는 문턱전압조절이온주입층 즉, 채널의 도핑농도를 감소시키는 효과를 준다. 이로 인해 소스/드레인(특히 LDD)의 도핑프로파일의 변화를 초래한다. 결과적으로, 채널과 LDD(Lightly Doped Drain)의 저항감소를 구현하여 소자동작시 전류를 증가시켜 전류구동력을 향상시킬 수 있으며, 채널의 도핑농도 감소에 의해 전계감소로 리프레시를 개선한다.
한편, 게이트전극(32)을 형성한 후에는 소스/드레인을 형성하기 위해 이온주입을 진행하는데, 이때 채널 및 LDD를 상대적으로 저농도로 형성하였으므로, 높은 도즈량 및 높은 이온주입에너지로 카운트도핑(count doping)하여 소스/드레인의 요구되는 접합특성을 확보한다.
도 5는 본 발명의 제2실시예에 따른 반도체소자의 구조를 도시한 도면이다.
도 5에 도시된 바와 같이, 반도체기판(41), 반도체 기판(41) 내에 형성된 트렌치(44), 트렌치(44) 내에 매립된 소자분리막(300), 소자분리막(300)에 의해 정의된 반도체 기판의 활성영역(301)의 에지부분과 트렌치(44)의 바닥부분에 형성된 저농도 n형 도핑층(47a, 47b) 및 활성영역(301)에 형성된 문턱전압조절이온주입층(50)을 포함한다.
여기서, 소자분리막(300)은 트렌치(44) 표면상에 형성된 측벽산화막(45), 측벽산화막(45) 상에 트렌치(44)의 측벽부분에서 스페이서 형태로 형성된 라이너질화막스페이서(46a), 그리고, 라이너질화막스페이서(46a) 상에 트렌치(44)를 매립하도록 형성된 고밀도플라즈마산화막(48)으로 구성된다.
도 5에서, 소자분리막(300)에 접하는 활성영역(301)의 에지부분에 저농도 n형 도핑층(47a)을 구비하므로써 문턱전압조절이온주입층(50)의 도펀트가 소자분리막(300)쪽으로 확산해가는 것을 방지한다.
도 6a 내지 도 6j는 도 5에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(41) 상에 패드산화막(42)과 패드질화막(43)을 순차적으로 적층한다. 여기서, 반도체 기판(41)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분될 수 있다. 그리고, 패드산화막(42)은 50Å∼150Å 두께로 형성되고, 패드질화막(43)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(41)의 소자분리 예정영역이 노출되도록 패드질화막(43) 및 패드산화막(42)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(43)을 마스크로 하여, 반도체 기판(41)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(44)를 형성한다.
한편, 트렌치(44)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(44) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다.
도 6b에 도시된 바와 같이, 트렌치(44) 형성시 발생된 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행하여 트렌치(44)의 표면 상에 측벽산화막(45)을 형성시킨다. 이때, 측벽산화막(45)은 80Å∼100Å 두께로 형성된다.
도 6c에 도시된 바와 같이, 질화막 대비 산화막에 대해 선택비가 좋은 등방성식각(Isotropic etch)을 진행하여 트렌치(44)의 탑코너(44a)를 일정 부분 노출시킨다. 이러한 등방성식각으로 패드산화막(42)과 측벽산화막(45)의 손실없이 패드질화막(43)의 측면이 일부분 식각되어 트렌치(44)의 탑코너(44a)가 일정 부분이 노출되는 것이며, 이때 노출되는 탑코너(44a)의 범위(d)는 10Å∼500Å이다.
상기한 것처럼 등방성식각으로 노출되는 트렌치(44)의 탑코너(44a)는 활성영역의 에지(edge) 부분이다. 이하, 트렌치의 탑코너(44a)를 '활성영역에지(44a)'라고 약칭한다.
도 6d에 도시된 바와 같이, 등방성식각이 진행된 결과물의 전면에 라이너질화막(liner nitride, 46)을 40Å∼50Å 두께로 증착한다.
도 6e에 도시된 바와 같이, 라이너질화막(46)을 비등방성식각을 통해 에치백하여 트렌치(44)의 측벽부분에 라이너질화막스페이서(46a)를 형성한다.
위와 같은 비등방성식각시에 패드질화막(43)도 일부분이 에치백될 수 있다.
도 6f에 도시된 바와 같이, n형 도펀트, 예를 들면, 인(P) 또는 비소(As)을 이온주입하여 활성영역에지(44a)와 트렌치(44)의 바닥부분에 저농도 n형 도핑층(47a, 47b)을 형성한다.
이때, n형 도핑층(47a, 47b)은 1.0E12/cm2∼1.0E13/cm2 도즈량으로 이온주입하여 형성한다.
도 6g에 도시된 바와 같이, 저농도 n형 도핑층(47a, 47b)이 형성된 결과물 상부에 트렌치(44)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 48)을 증착한다.
도 6h에 도시된 바와 같이, 고밀도플라즈마산화막(48)을 패드질화막(43)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 트렌치(44) 내에 고밀도플라즈마산화막(48)이 매립되어 측벽산화막(45), 라이너질화막스페이서(46a) 및 고밀도플라즈마산화막(48)으로 구성된 소자분리막(300)이 완성된다. 이때, 소자분리막(300)을 제외한 나머지 반도체 기판(41)은 활성영역(301)이 된다.
후속 공정으로, 소자분리막(300)의 단차를 제거하기 위한 추가 식각을 진행한 후에, 패드질화막(43)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(42)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
도 6i에 도시된 바와 같이, 패드산화막(42) 제거후에 노출된 반도체 기판(41) 표면 상에 후속 이온주입시 반도체 기판(41)이 손상받는 것을 방지하기 위해 스크린산화막(screen oxide, 49)을 형성한다.
다음으로, 스크린산화막(49)이 형성된 반도체 기판(41)에 대해 문턱전압조절(Vt adjustment)을 위한 이온을 주입하여 문턱전압조절이온주입층(50)을 형성한다.
이때, 문턱전압조절이온주입층(50)은 1.0E13/cm2∼1.0E14/cm2 정도의 도즈량으로 이온주입한다.
따라서, 문턱전압조절이온주입층(50)과 반대 도전형인 저농도 n형 도핑층(47a)에 의해 후속 열공정에 의해 문턱전압조절이온주입층(50)의 보론이 소자분리막(300)쪽으로 확산하는 것을 방지된다.
도 6j에 도시된 바와 같이, 스크린산화막(49)을 제거한 후에 전면에 게이트산화막(51)을 형성한 후, 게이트산화막(51) 상에 게이트전극용 도전막의 증착 및 패터닝을 통해 게이트전극(52)을 형성한다.
도 7은 제2실시예를 적용한 경우의 반도체소자를 도시한 평면도이다.
도 7에 도시된 바와 같이, 소자분리막(300)에 의해 트랜지스터가 형성될 활성영역(301)이 정의되며, 활성영역(301) 상부를 가로지르는 게이트전극(52)이 복수개 형성된다. 그리고, 소자분리막(300)과 접하는 활성영역(301)의 에지부분에는 저농도 n형 도핑층(47a)이 활성영역(301)의 에지부분을 따라 고리(ring)를 이루면서 형성되어 있다. 그리고, 활성영역(301)의 내부(302)는 소스/드레인과 같은 접합이 형성될 부분이다.
상술한 것처럼, 활성영역(301)의 에지부분에 채널을 형성하는 부분과 반대 도전형인 저농도 n형 도핑층(47a)을 형성해주면, 보론의 세그리게이션을 근본적으로 방지함에 따라 트랜지스터의 문턱전압이 감소하는 것을 억제한다.
상술한 제1,2실시예에서 제안한 고농도 p형 도핑층(27a) 및 저농도 n형 도핑층(47a)은 셀영역은 물론 주변영역에서도 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 활성영역의 에지부분에 국부적으로 도핑농도를 증가시켜주므로써 채널의 도즈량 감소를 구현하여 소자의 리프레시를 개선시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 트렌치 소자분리 기술을 적용하여 형성한 반도체소자의 소자분리 구조를 도시한 도면,
도 2는 본 발명의 제1실시예에 따른 반도체소자의 구조를 도시한 도면,
도 3a 내지 도 3j는 도 2에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4는 제1실시예를 적용한 경우의 반도체소자를 도시한 평면도,
도 5는 본 발명의 제2실시예에 따른 반도체소자의 구조를 도시한 도면,
도 6a 내지 도 6j는 도 2에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도,
도 7은 제2실시예를 적용한 경우의 반도체소자를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 측벽산화막 26a : 라이너질화막스페이서
27a, 27b : 고농도 p형 도핑층 28 : 고밀도플라즈마산화막
29 : 스크린산화막 30 : 문턱전압조절이온주입층
31 : 게이트산화막 32 : 게이트전극

Claims (13)

  1. 반도체기판;
    상기 반도체 기판 내에 형성된 트렌치;
    상기 트렌치 내에 매립된 소자분리막;
    상기 소자분리막에 의해 정의된 상기 반도체 기판의 활성영역의 에지부분과 상기 트렌치의 바닥부분에 형성된 도핑층; 및
    상기 활성영역에 형성된 문턱전압조절이온주입층
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 소자분리막은,
    상기 트렌치 표면상에 형성된 측벽산화막;
    상기 측벽산화막 상에 상기 트렌치의 측벽부분에서 스페이서 형태로 형성된 라이너질화막스페이서; 및
    상기 라이너질화막스페이서 상에 상기 트렌치를 매립하도록 형성된 고밀도플라즈마산화막
    을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 도핑층과 상기 문턱전압조절이온주입층은,
    동일한 도전형의 도펀트가 도핑된 것이며, 상기 도핑층이 상기 문턱전압조절이온주입층에 비해 상대적으로 고농도인 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 도펀트는 p형 도펀트인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 도핑층은 n형 도펀트가 도핑된 것이며, 상기 문턱전압조절이온주입층은 p형 도펀트가 도핑된 것이며, 상기 도핑층이 상기 문턱전압조절이온주입층에 비해 상대적으로 저농도인 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 소자분리용 패드층을 형성하는 단계;
    상기 패드층을 식각마스크로 상기 반도체 기판을 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치 표면에 측벽산화막을 형성하는 단계;
    상기 트렌치의 측벽 부분에 접하는 상기 측벽산화막 상에 라이너질화막스페이서를 형성하는 단계;
    상기 라이너질화막스페이서와 상기 패드층을 이온주입마스크로 상기 활성영역의 에지부분에 세그리게이션을 방지하기 위한 도펀트를 고농도로 주입하여 도핑층을 형성하는 단계;
    상기 트렌치 내에 소자분리막을 매립시키는 단계; 및
    상기 활성영역에 상기 도핑층과 동일한 도전형 도펀트를 저농도로 이온주입하여 채널을 형성하는 문턱전압조절이온주입층을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 도핑층을 형성하는 단계는,
    상기 패드층 중에서 상기 패드질화막을 등방성식각하여 상기 활성영역의 에지부분을 노출시키는 단계;
    상기 트렌치를 포함한 전면에 라이너질화막을 형성하는 단계;
    상기 라이너질화막을 비등방성식각하여 상기 트렌치의 측벽부분에 라이너질화막스페이서를 형성하는 단계; 및
    상기 라이너질화막스페이서와 상기 패드층을 이온주입마스크로 이용하여 상기 노출된 활성영역의 에지부분에 p형 도펀트를 이온주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 p형 도펀트는,
    보론 또는 이불화보론을 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제6항에 있어서,
    상기 도핑층은 2.0E13/cm2∼1.0E15/cm2 도즈량으로 이온주입하고, 상기 문턱전압조절이온주입층은 1.0E11/cm2∼1.5E13/cm2 도즈량으로 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 소자분리용 패드층을 형성하는 단계;
    상기 패드층을 식각마스크로 상기 반도체 기판을 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치 표면에 측벽산화막을 형성하는 단계;
    상기 트렌치의 측벽 부분에 접하는 상기 측벽산화막 상에 라이너질화막스페이서를 형성하는 단계;
    상기 라이너질화막스페이서와 상기 패드층을 이온주입마스크로 상기 활성영역의 에지부분에 세그리게이션을 방지하기 위한 제1도펀트를 저농도로 주입하여 도핑층을 형성하는 단계;
    상기 트렌치 내에 소자분리막을 매립시키는 단계; 및
    상기 활성영역에 상기 제1도펀트와 반대 도전형인 제2도펀트를 고농도로 이온주입하여 채널을 위한 문턱전압조절이온주입층을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 도핑층을 형성하는 단계는,
    상기 패드층 중에서 상기 패드질화막을 등방성식각하여 상기 활성영역의 에지부분을 노출시키는 단계;
    상기 트렌치를 포함한 전면에 라이너질화막을 형성하는 단계;
    상기 라이너질화막을 비등방성식각하여 상기 트렌치의 측벽부분에 라이너질화막스페이서를 형성하는 단계; 및
    상기 라이너질화막스페이서와 상기 패드층을 이온주입마스크로 이용하여 상기 노출된 활성영역의 에지부분에 상기 제1도펀트로서 n형 도펀트를 이온주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 n형 도펀트는,
    인 또는 비소을 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제10항에 있어서,
    상기 도핑층은 1.0E12/cm2∼1.0E13/cm2 도즈량으로 이온주입하고, 상기 문턱전압조절이온주입층은 1.0E13/cm2∼1.0E14/cm2 도즈량으로 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법.
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