JP2022141029A - スイッチングデバイスとその製造方法 - Google Patents

Abstract

【課題】電極を形成するときにボイドの発生を抑制する。
【解決手段】 スイッチングデバイスであって、上面に凹部（２５）と凸部（２４）を有する半導体基板（１２）と、前記凹部の底面（２５ｖ）を覆うゲート絶縁膜（３０）と、前記ゲート絶縁膜の上面を覆うゲート電極（３２）と、前記ゲート電極の上面（３２ｔ）を覆う層間絶縁膜（３４）と、前記層間絶縁膜の上面（３４ｔ）を覆うとともに前記凸部の上面（２４ｔ）に接する上部電極（４０）、を有する。前記半導体基板が、ソース層（１４）と、ボディ層（１６）と、ドレイン層（２２）を有する。前記ソース層、前記ボディ層及び前記ドレイン層の少なくとも１つが、前記凸部の前記上面まで伸びるとともに前記上部電極に接するコンタクト部（１４ａ、１６ａ）を有する。
【選択図】図１

Description

本明細書に開示の技術は、スイッチングデバイスとその製造方法に関する。

特許文献１には、半導体基板上に設けられた絶縁層にコンタクトホールを形成し、コンタクトホール内を導電材料で埋め込む技術が開示されている。コンタクトホール内に埋め込まれた導電材料は、半導体基板に対して電気的に接続される。

特開２００９－２７２６３０号公報

特許文献１のようにコンタクトホール内を導電材料で埋め込むときに、コンタクトホール内にボイド（空隙）が形成される場合がある。特に、アスペクト比が高いコンタクトホールを導電材料で埋め込む場合には、コンタクトホールを導電材料で隙間なく埋め込むことが難しく、コンタクトホール内にボイドが形成され易い。本明細書では、電極を形成するときにボイドの発生を抑制可能なスイッチングデバイスの構造とその製造方法を提案する。

本明細書が開示するスイッチングデバイスは、上面に凹部（２５）と凸部（２４）を有する半導体基板（１２）と、前記凹部の底面（２５ｖ）を覆うゲート絶縁膜（３０）と、前記ゲート絶縁膜の上面を覆うゲート電極（３２）と、前記ゲート電極の上面（３２ｔ）を覆う層間絶縁膜（３４）と、前記層間絶縁膜の上面（３４ｔ）を覆うとともに前記凸部の上面（２４ｔ）に接する上部電極（４０）、を有する。前記凸部の前記上面が、前記ゲート電極の前記上面と同じ高さ、または、前記ゲート電極の前記上面より上側に位置している。前記半導体基板が、前記凹部の前記底面で前記ゲート絶縁膜に接するｎ型のソース層（１４）と、前記凹部の前記底面で前記ゲート絶縁膜に接するｐ型のボディ層（１６）と、前記凹部の前記底面で前記ゲート絶縁膜に接するとともに前記ボディ層によって前記ソース層から分離されているｎ型のドレイン層（２２）と、を有する。前記ソース層、前記ボディ層及び前記ドレイン層の少なくとも１つが、前記凸部の前記上面まで伸びるとともに前記上部電極に接するコンタクト部（１４ａ、１６ａ）を有する。

このスイッチングデバイスでは、半導体基板の上面に凸部が設けられている。凸部内にソース層、ボディ層、及び、ドレイン層の少なくとも１つのコンタクト部が設けられており、コンタクト部が凸部の上面で上部電極に接している。このように、半導体基板の上面に上部電極に接続される凸部が設けられているので、層間絶縁膜に深いコンタクトホール（すなわち、アスペクト比の高いコンタクトホール）を設けることなく、上部電極を凸部に接続することができる。このため、高アスペクト比のコンタクトホールを上部電極で埋め込む必要が無く、上部電極を形成するときにボイドの発生を抑制できる。

本明細書が開示するスイッチングデバイスの製造方法は、半導体基板加工工程、ゲート絶縁膜形成工程、ゲート電極形成工程、層間絶縁膜形成工程、凸部露出工程、及び、上部電極形成工程を有する。
前記半導体基板加工工程では、
・前記半導体基板の上面が凹部と凸部を有する、
・前記半導体基板が、前記凹部の底面に露出するｎ型のソース層と、前記凹部の前記底面に露出するｐ型のボディ層と、前記凹部の前記底面に露出するとともに前記ボディ層によって前記ソース層から分離されているｎ型のドレイン層と、を有する、
・前記ソース層、前記ボディ層及び前記ドレイン層の少なくとも１つが、前記凸部の上面まで伸びるコンタクト部を有する、
という条件を満たすように前記半導体基板を加工する。前記ゲート絶縁膜形成工程では、前記凹部の前記底面を覆うゲート絶縁膜を形成する。前記ゲート電極形成工程では、前記ゲート絶縁膜の上面を覆うゲート電極を形成する。ここでは、前記ゲート電極の上面が前記凸部の前記上面と同じ高さ、または、前記凸部の前記上面より下側に位置するように前記ゲート電極を形成する。前記層間絶縁膜形成工程では、前記ゲート電極の前記上面と前記凸部の前記上面を覆う層間絶縁膜を形成する。前記凸部露出工程では、前記層間絶縁膜の一部を除去して前記凸部の前記上面を露出させる。前記上部電極形成工程では、前記層間絶縁膜の上面を覆い、前記凸部の前記上面で前記コンタクト部に接する上部電極を形成する。

この製造方法においては、半導体基板の上面に凸部を形成し、凸部に上部電極を接続するので、層間絶縁膜に深いコンタクトホール（すなわち、アスペクト比の高いコンタクトホール）を設けることなく上部電極を凸部に接続することができる。このため、高アスペクト比のコンタクトホールを上部電極で埋め込む必要が無く、上部電極を形成するときにボイドの発生を抑制できる。

実施例１のスイッチングデバイスの断面図（図２のＩ－Ｉ線における断面図）。 実施例１のスイッチングデバイスの半導体基板の上面を示す平面図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の変形例の製造方法の説明図。 実施例２のスイッチングデバイスの断面図。 実施例２の製造方法の説明図。 半導体基板の上面に凸部を有さない比較例１のスイッチングデバイスの断面図。 実施例３のスイッチングデバイスの断面図。 半導体基板の上面に凸部を有さないとともにテーパ形状のコンタクトホールを有する比較例２のスイッチングデバイスの断面図。 参考例のスイッチングデバイスの断面図。 参考例の製造方法の説明図。 参考例の製造方法の説明図。

本明細書が開示する一例のスイッチングデバイスでは、前記凸部の前記上面が、前記層間絶縁膜の前記上面と同じ高さ、または、前記層間絶縁膜の前記上面より上側に位置していてもよい。

この構成によれば、層間絶縁膜の上面を覆う上部電極を、凸部の上面に容易に接触させることができる。

本明細書が開示する一例のスイッチングデバイスでは、前記層間絶縁膜に、前記凸部の前記上面に達するコンタクトホール（６０）が設けられていてもよい。前記上部電極が、前記コンタクトホール内で前記凸部の前記上面に接していてもよい。

この構成では、凸部が設けられていない場合に比べて、コンタクトホールの深さを浅くすることができる。すなわち、アスペクト比が低いコンタクトホール内で上部電極を凸部の上面に接続することができる。したがって、コンタクトホールを上部電極で埋め込むときに、ボイドの発生を抑制できる。

前記層間絶縁膜に前記凸部の前記上面に達するコンタクトホールが設けられている場合には、前記コンタクトホールが、下側ほど幅が細くなるテーパ形状を有していてもよい。

この構成によれば、コンタクトホールを上部電極で埋め込むときに、ボイドの発生をより効果的に抑制できる。

本明細書が開示する一例のスイッチングデバイスは、前記半導体基板の下面を覆う下部電極（４２）をさらに有していてもよい。前記ソース層と前記ボディ層が前記コンタクト部を有していてもよい。前記ドレイン層（２０）が前記下部電極に接していてもよい。

本明細書が開示する一例のスイッチングデバイスの製造方法においては、前記半導体基板を加工する前記工程では、前記半導体基板の前記上面に複数の前記凸部を形成してもよい。また、前記層間絶縁膜の一部を除去して前記凸部の前記上面を露出させる前記工程では、複数の前記凸部の上部と複数の前記凸部の間に位置する前記ゲート電極の上部に跨る範囲で前記層間絶縁膜をエッチングすることによって、複数の前記凸部の前記上面を露出させてもよい。

この構成によれば、複数の凸部の上部と複数の凸部の間に位置するゲート電極の上部に跨る広い範囲に上部電極を形成するので、上部電極を形成するときにボイドが生じ難い。

また、本明細書が開示する他の一例のスイッチングデバイスの製造方法においては、前記層間絶縁膜の一部を除去して前記凸部の前記上面を露出させる前記工程では、前記層間絶縁膜のうちの前記凸部の前記上面を覆う部分にコンタクトホールを形成してもよい。

この構成によれば、凸部が存在しない場合に比べて、層間絶縁膜に形成されるコンタクトホールのアスペクト比が低くなる。したがって、コンタクトホールを上部電極で埋め込むときに、ボイドが生じ難い。

前記コンタクトホールを形成する構成においては、前記コンタクトホールが、下側ほど幅が細くなるテーパ形状を有していてもよい。

この構成によれば、したがって、コンタクトホールを上部電極で埋め込むときに、よりボイドが生じ難い。

本明細書が開示する一例のスイッチングデバイスの製造方法では、前記半導体基板を加工する前記工程が、前記ボディ層の前記コンタクト部をエピタキシャル成長によって形成する工程と、前記ボディ層の前記コンタクト部の一部をエッチングすることによって前記ボディ層の前記コンタクト部によって構成された前記凸部であるｐ型凸部を形成する工程、を有していてもよい。

前記ｐ型凸部を形成する前記工程では、複数の前記ｐ型凸部を形成してもよい。前記半導体基板を加工する前記工程が、複数の前記ｐ型凸部の少なくとも１つにｎ型不純物を注入することによって、ｎ型凸部を形成する工程を有していてもよい。前記ｎ型凸部が、前記ソース層の前記コンタクト部であってもよい。

本明細書が開示する一例のスイッチングデバイスの製造方法においては、前記ゲート絶縁膜を形成する前記工程では、前記凹部の前記底面と側面を覆うように前記ゲート絶縁膜を形成してもよい。

この構成によれば、ゲート電極と凸部の間を適切に絶縁することができる。

図１に示す実施例１のスイッチングデバイス１０は、半導体基板１２を有している。半導体基板１２は、窒化ガリウム（すなわち、ＧａＮ）により構成されている。なお、半導体基板１２が、シリコン、炭化シリコン等の他の半導体材料により構成されていてもよい。半導体基板１２の上面には、複数の凸部２４が設けられている。図２に示すように半導体基板１２の上面を平面視したときに、複数の凸部２４は一方向（図２のｙ方向）に長く伸びており、ｙ方向に直交するｘ方向に間隔を開けて配置されている。なお、図１、２では２つの凸部２４（すなわち、凸部２４ａと凸部２４ｂ）を示しているが、図１、２で図示されている範囲外にも複数の凸部２４が存在する。各凸部２４の間に凹部２５が設けられている。すなわち、半導体基板１２の上面に複数の凹部が設けられている。以下では、凸部２４ａと凸部２４ｂの間に配置されている凹部２５を、凹部２５ａという。

半導体基板１２の上部に、ゲート絶縁膜３０、ゲート電極３２、層間絶縁膜３４、及び、ソース電極４０が設けられている。

ゲート絶縁膜３０は、各凹部２５の底面２５ｖと側面２５ｓを覆っている。凹部２５の側面２５ｓは、凸部２４の側面ともいえる。ゲート絶縁膜３０は、酸化シリコンによって構成されている。

ゲート電極３２は、ゲート絶縁膜３０のうちの底面２５ｖを覆う部分の上面を覆っている。ゲート電極３２は、ゲート絶縁膜３０を介して半導体基板１２に対向している。各凸部２４は、ゲート電極３２の上面３２ｔよりも上側まで伸びている。したがって、各凸部２４の上面２４ｔは、ゲート電極３２の上面３２ｔよりも上側に位置している。

層間絶縁膜３４は、ゲート電極３２の上面３２ｔを覆っている。層間絶縁膜３４は、ＮＳＧ（non-doped silicate glass）膜３４ａとＢＰＳＧ（Boron Phosphorus Silicate Glass）膜３４ｂを有している。ＮＳＧ膜３４ａは、ノンドープの酸化シリコンにより構成されている。ＢＰＳＧ膜３４ｂは、ボロンとリンがドープされた酸化シリコンにより構成されている。ＮＳＧ膜３４ａは、凹部２５内に配置されており、ゲート電極３２の上面３２ｔを覆っている。ＢＰＳＧ膜３４ｂは、ＮＳＧ膜３４ａの上面を覆っている。また、層間絶縁膜３４には、溝部６０が形成されている。溝部６０の底面は、ＮＳＧ膜３４ａの上面と各凸部２４の上面２４ｔによって構成されている。以下では、溝部６０内の層間絶縁膜３４の上面を、上面３４ｔという。各凸部２４の上面２４ｔは、層間絶縁膜３４の上面３４ｔ（すなわち、各凸部２４に隣接する層間絶縁膜３４の上面）と同じ高さに位置している。

ソース電極４０は、層間絶縁膜３４を覆っている。ソース電極４０は、アルミニウム等によって構成されている。ソース電極４０は、溝部６０内において、層間絶縁膜３４の上面３４ｔと各凸部２４の上面２４ｔを覆っている。各凸部２４の上面２４ｔにおいて、ソース電極４０は半導体基板１２に接続されている。

半導体基板１２の下部に、ドレイン電極４２が設けられている。ドレイン電極４２は、半導体基板１２の下面に接している。

半導体基板１２は、複数のソース層１４、複数のボディ層１６、及び、ドレイン層２２を有している。

図２に示すように、各凸部２４と重複する範囲に複数のソース層１４が設けられている。各凸部２４の長手方向に沿って間隔を開けて複数のソース層１４が設けられている。図１に示すように、各ソース層１４は、ｎ型であり、凹部２５ａの底面２５ｖでゲート絶縁膜３０に接している。各ソース層１４は、ゲート絶縁膜３０を介してゲート電極３２に対向している。各ソース層１４は、凹部２５ａの底面２５ｖの位置から凸部２４内まで伸びている。以下では、各ソース層１４のうちの凸部２４内の部分を、コンタクト部１４ａという。各コンタクト部１４ａは、凸部２４の上面２４ｔまで伸びている。各コンタクト部１４ａは、凸部２４の上面２４ｔでソース電極４０にオーミック接触している。

図１に示すように、各ボディ層１６は、高濃度部１６ａと低濃度部１６ｂを有している。図２に示すように、各ボディ層１６（すなわち、高濃度部１６ａと低濃度部１６ｂ）は、各凸部２４に沿って設けられている。図１に示すように、各ボディ層１６は、ｐ型である。凸部２４内にソース層１４が設けられている範囲では、各ボディ層１６はソース層１４の下側から側方まで分布している。凸部２４内にソース層１４が設けられていない範囲では、各ボディ層１６は凸部２４内からその下側まで分布している。高濃度部１６ａは低濃度部１６ｂよりも高いｐ型不純物濃度を有している。図２に示すように、高濃度部１６ａは、凸部２４内のうちのソース層１４が設けられていない範囲内に設けられている。図１に示すように、高濃度部１６ａは、凸部２４の上面２４ｔにおいてソース電極４０にオーミック接触している。低濃度部１６ｂは、高濃度部１６ａの下側とソース層１４の下側及び側方に設けられている。低濃度部１６ｂは、高濃度部１６ａを介してソース電極４０に接続されている。低濃度部１６ｂは、凹部２５ａの底面２５ｖのうちのソース層１４に隣接する位置で、ゲート絶縁膜３０に接している。低濃度部１６ｂは、ゲート絶縁膜３０を介してゲート電極３２に対向している。

ドレイン層２２は、ドリフト層１８と高濃度ｎ型層２０を有している。ドリフト層１８は、ｎ型であり、各ボディ層１６の下側に配置されている。また、ドリフト層１８は、各ボディ層１６の下側の位置から複数のボディ層１６の間の位置まで伸びている。以下では、ドリフト層１８のうちの複数のボディ層１６の間の部分を、ＪＦＥＴ（junction field effect transistor）部１８ａという。ドリフト層１８は、ボディ層１６によってソース層１４から分離されている。ドリフト層１８のＪＦＥＴ部１８ａは、凹部２５ａの底面２５ｖのうちのボディ層１６（より詳細には、低濃度部１６ｂ）に隣接する位置で、ゲート絶縁膜３０に接している。したがって、凹部２５ａの底面２５ｖのうちのソース層１４とＪＦＥＴ部１８ａの間の位置で、ボディ層１６がゲート絶縁膜３０に接している。ＪＦＥＴ部１８ａは、ゲート絶縁膜３０を介してゲート電極３２に対向している。

高濃度ｎ型層２０は、ドリフト層１８よりも高いｎ型不純物濃度を有するｎ型層である。高濃度ｎ型層２０は、ドリフト層１８の下側に配置されている。高濃度ｎ型層２０は、半導体基板１２の下面においてドレイン電極４２に接している。

ゲート電極３２にゲート閾値以上の電位を印加すると、ゲート絶縁膜３０に隣接する範囲でボディ層１６の低濃度部１６ｂにチャネルが形成される。チャネルによって、ソース層１４とＪＦＥＴ部１８ａが接続される。したがって、ソース層１４からチャネルとドリフト層１８を介して高濃度ｎ型層２０へ電子が流れる。すなわち、スイッチングデバイス１０がオンする。ゲート電極３２の電位をゲート閾値未満の電位まで低下させると、チャネルが消失し、スイッチングデバイス１０がオフする。

次に、スイッチングデバイス１０の製造方法について説明する。スイッチングデバイス１０は、高濃度ｎ型層２０によって構成されている半導体基板から製造される。まず、図３に示すように、高濃度ｎ型層２０上にドリフト層１８をエピタキシャル成長させる。次に、ドリフト層１８上にボディ層１６の低濃度部１６ｂをエピタキシャル成長させる。次に、低濃度部１６ｂ上に、高濃度部１６ａをエピタキシャル成長させる。エピタキシャル成長によれば、高濃度にｐ型不純物を含むＧａＮである高濃度部１６ａを適切に形成することができる。

次に、図４に示すように、ドリフト層１８のＪＦＥＴ部１８ａを形成する。ＪＦＥＴ部１８ａは、イオン注入またはエピタキシャル成長によって形成することができる。イオン注入を用いる場合には、高濃度部１６ａと低濃度部１６ｂにｎ型不純物を注入することによってＪＦＥＴ部１８ａを形成する。エピタキシャル成長を用いる場合には、高濃度部１６ａと低濃度部１６ｂの一部（ＪＦＥＴ部１８ａに相当する部分）をエッチングにより除去し、エッチングにより形成された凹部内にＪＦＥＴ部１８ａをエピタキシャル成長させる。ＪＦＥＴ部１８ａを形成すると、ＪＦＥＴ部１８ａによってボディ層１６が複数に分割される。

次に、図５に示すように、エッチングによって高濃度部１６ａを部分的に除去する。ここでは、低濃度部１６ｂの上面の一部に高濃度部１６ａが残存するように、高濃度部１６ａをエッチングする。高濃度部１６ａがエッチングされた部分が凹部２５となり、高濃度部１６ａが残存する部分が凸部２４となる。ここでは、凹部２５の底面２５ｖに低濃度部１６ｂとＪＦＥＴ部１８ａを露出させる。

次に、図６に示すように、高濃度部１６ａと低濃度部１６ｂに選択的にｎ型不純物をイオン注入することによって、ソース層１４を形成する。ここでは、図２に示すように、各ボディ層１６内に複数のソース層１４を形成する。また、ここでは、図６に示すように、ソース層１４が凹部２５ａの底面２５ｖから凸部２４内まで分布するように、各ソース層１４を形成する。各ソース層１４は、低濃度部１６ｂに隣接する範囲で凹部２５ａの底面２５ｖに露出する。

次に、図７に示すように、半導体基板１２上にゲート絶縁膜３０を形成する。ここでは、凹部２５の底面２５ｖ、凹部２５の側面２５ｓ、及び、凸部２４の上面２４ｔを覆うようにゲート絶縁膜３０を形成する。次に、ゲート絶縁膜３０を覆うようにゲート電極３２を形成する。次に、図８に示すように、ゲート電極３２のうちの凸部２４の上面２４ｔと凹部２５の側面２５ｓを覆う部分をエッチングにより除去する。ゲート電極３２のうちの凹部２５の底面２５ｖを覆う部分は残存させる。したがって、ゲート電極３２の上面３２ｔは、凸部２４の上面２４ｔよりも下側に位置する。

次に、図９に示すように、半導体基板１２上に層間絶縁膜３４を形成する。より詳細には、まず、半導体基板１２上に、ＮＳＧ膜３４ａを形成する。ＮＳＧ膜３４ａは、半導体基板１２の表面形状（すなわち、凹部２５及び凸部２４の形状）に沿って形成される。次に、ＮＳＧ膜３４ａ上に、ＢＰＳＧ膜３４ｂを形成する。ＢＰＳＧ膜３４ｂは、上面が略平坦となるように形成される。このように層間絶縁膜３４を形成することで、ゲート電極３２の上面３２ｔと凸部２４の上面２４ｔが層間絶縁膜３４によって覆われる。

次に、図１０に示すように、層間絶縁膜３４を部分的にエッチングすることによって、層間絶縁膜３４に溝部６０を形成する。ここでは、凸部２４ａ、凸部２４ｂ、及び、凹部２５ａの上部に跨る範囲に溝部６０を形成することによって、溝部６０内に凸部２４ａ、２４ｂの上面２４ｔを露出させる。また、ゲート電極３２上には、層間絶縁膜３４（より詳細には、ＮＳＧ膜３４ａ）を残存させる。その結果、凸部２４ａ、２４ｂの上面２４ｔは、溝部６０内の層間絶縁膜３４の上面３４ｔと同じ高さに位置する。

次に、図１１に示すように、半導体基板１２上にソース電極４０を形成する。ここでは、スパッタリング等によって、溝部６０がソース電極４０で埋め込まれるようにソース電極４０を形成する。ソース電極４０は、溝部６０内で凸部２４の上面２４ｔ（すなわち、高濃度部１６ａとコンタクト部１４ａ）に接する。溝部６０が凸部２４ａ、凸部２４ｂ及び凹部２５ａの上部に跨って伸びているので、溝部６０の幅が広い。したがって、溝部６０をソース電極４０で埋め込むときに、溝部６０内のソース電極４０内にボイドが発生することが抑制される。

次に、半導体基板１２の下面にドレイン電極４２を形成する。これによって、図１に示すスイッチングデバイス１０が完成する。

以上に説明したように、実施例１の製造方法によれば、幅が広い溝部６０内に凸部２４ａ、２４ｂの上面２４ｔを露出させ、その溝部６０内にソース電極４０を形成してソース電極４０を凸部２４ａ、２４ｂに接続する。凸部２４ａ、２４ｂがゲート電極３２の上面３２ｔよりも上側まで伸びているので、ゲート電極３２と干渉することなく凸部２４ａ、２４ｂに達する溝部６０を形成することができ、溝部６０の幅を広くすることができる。したがって、ソース電極４０を形成するときに、溝部６０内のソース電極４０内でのボイドの発生を抑制できる。この製造方法によれば、ソース層１４及びボディ層１６に接続されるソース電極４０を好適に形成することができる。

また、この製造方法では、ＮＳＧ膜３４ａとＢＰＳＧ膜３４ｂによって構成された層間絶縁膜３４が形成される。ＮＳＧ膜３４ａが高い耐圧を有するので、層間絶縁膜３４として高い耐圧を実現することができる。また、ＢＰＳＧ膜３４ｂは、その表面が平坦化し易い。したがって、層間絶縁膜３４に溝部６０を形成するときに、適切に層間絶縁膜３４をエッチングすることができる。また、ＢＰＳＧ膜３４ｂはＮａ等の可動イオンをゲッタリングする効果を有するので、層間絶縁膜３４がＢＰＳＧ膜３４ｂを有することで、外来イオンによるスイッチングデバイス１０への影響を抑制することができる。

なお、実施例１では、溝部６０を形成する工程において、図１０のように凸部２４の上面２４ｔが溝部６０内の層間絶縁膜３４の上面３４ｔと同じ高さとなった。しかしながら、図１２のように、凸部２４の上面２４ｔが溝部６０内の層間絶縁膜３４の上面３４ｔよりも上側に位置してもよい。この場合でも、溝部６０内にソース電極４０を形成することで、ソース電極４０を凸部２４の上面２４ｔに接続することができる。また、この構成でも、溝部６０内にソース電極４０を埋め込むときに、ソース電極４０内でのボイドの発生を抑制できる。

また、実施例１の製造方法では、凹部２５の側面２５ｓをゲート絶縁膜３０で覆うので、凸部２４とゲート電極３２の間をゲート絶縁膜３０によって絶縁することができる。すなわち、凸部２４とゲート電極３２の間の絶縁距離を、ゲート絶縁膜３０の厚みにより管理することができる。これによって、凸部２４とゲート電極３２の間を確実に絶縁しながら、これらの間の絶縁距離を最小限とすることができる。したがって、スイッチングデバイス１０を小型化することができる。

次に、実施例２のスイッチングデバイスとその製造方法について説明する。図１３に示す実施例２のスイッチングデバイスでは、図１の溝部６０の代わりに、複数のコンタクトホール６２が設けられている。実施例２のスイッチングデバイスのその他の構成は、実施例１のスイッチングデバイス１０と等しい。図１３に示すように、各コンタクトホール６２は、各凸部２４の上部の層間絶縁膜３４に設けられている。ソース電極４０は、各コンタクトホール６２内で凸部２４の上面２４ｔ（すなわち、ソース層１４のコンタクト部１４ａとボディ層１６の高濃度部１６ａ）に接している。

実施例２の製造方法では、実施例１の製造方法と同様にして、図９の状態まで加工を実施する。次に、図１４に示すように、層間絶縁膜３４を選択的にエッチングすることによって、コンタクトホール６２を形成する。すなわち、各凸部２４の上部の位置で層間絶縁膜３４をエッチングして、コンタクトホール６２を形成する。これによって、コンタクトホール６２内に各凸部２４の上面２４ｔを露出させる。

次に、図１３に示すように、スパッタリング等によって、半導体基板１２の上部にソース電極４０を形成し、半導体基板１２の下部にドレイン電極４２を形成する。これによって、実施例２のスイッチングデバイスが完成する。

以上に説明したように、実施例２の製造方法では、各コンタクトホール６２をソース電極４０で埋め込む。ここで、半導体基板１２の上面に凸部２４が形成されていない場合には、図１５に示すように、ソース層１４とボディ層１６を露出させるためには、層間絶縁膜３４に深いコンタクトホール６２ｘを形成する必要がある。これに対し、実施例２の製造方法では、図１３に示すように、半導体基板１２の上面に凸部２４が形成されているので、浅いコンタクトホール６２でソース層１４とボディ層１６を露出させることができる。このように、各コンタクトホール６２が浅い（すなわち、各コンタクトホール６２のアスペクト比が低い）ので、実施例２の製造方法では、各コンタクトホール６２をソース電極４０で埋め込むときに、各コンタクトホール６２内のソース電極４０内でボイドの発生を抑制できる。

また、図１５に示すように半導体基板１２が凸部２４を有さない場合には、コンタクトホール６２ｘの形成位置がずれると、コンタクトホール６２ｘ内にゲート電極３２が露出する。この場合、コンタクトホール６２ｘ内にソース電極４０を形成すると、ソース電極４０とゲート電極３２がショートする。図１５においてこのようなショートを防止するためには、コンタクトホール６２ｘとゲート電極３２の間に製造誤差を考慮した十分に広い間隔を設ける必要がある。しかしながら、このような広い間隔を設けると、スイッチングデバイスが大型化する。これに対し、実施例２の製造方法では、図１３に示すように、各凸部２４がゲート電極３２よりも上側まで伸びている（すなわち、各凸部２４の上面２４ｔがゲート電極３２の上面３２ｔよりも上側に位置している）ので、層間絶縁膜３４に形成されるコンタクトホール６２が浅い。したがって、コンタクトホール６２の形成位置がずれても、コンタクトホール６２とゲート電極３２が干渉することがない。このように、実施例２の構成によれば、コンタクトホール６２を形成するときに位置ずれが生じても、コンタクトホール６２内にゲート電極３２が露出しない。したがって、コンタクトホール６２とゲート電極３２の間の間隔を狭くすることができ、スイッチングデバイスを小型化することができる。

次に、実施例３のスイッチングデバイスとその製造方法について説明する。図１６に示す実施例３のスイッチングデバイスでは、各コンタクトホール６２が、下側ほど幅が細くなるテーパ形状を有している。実施例３のスイッチングデバイスのその他の構成は、実施例２と等しい。

実施例３のスイッチングデバイスの製造方法では、コンタクトホール６２を形成する工程において、下側ほど幅が細くなるテーパ形状を有するコンタクトホール６２を形成する。その後、半導体基板１２の上部にソース電極４０を形成し、半導体基板１２の下部にドレイン電極４２を形成する。これによって、実施例３のスイッチングデバイスが完成する。

各コンタクトホール６２が下側ほど幅が細くなるテーパ形状を有するので、各コンタクトホール６２をソース電極４０で埋め込むときに、コンタクトホール６２内のソース電極４０内にボイドがより生じ難い。実施例３の製造方法によれば、ボイドの発生をより効果的に抑制できる。

また、図１７に示すように半導体基板１２が凸部２４を有さない場合にテーパ形状を有するコンタクトホール６２ｙを形成すると、ゲート電極３２の上面３２ｔとコンタクトホール６２ｙ（すなわち、ソース電極４０）の間の間隔が極めて狭くなる。したがって、コンタクトホール６２ｙが位置ずれしたときに、コンタクトホール６２ｙがゲート電極３２に干渉し易い。これに対し、実施例３では、図１６に示すように、凸部２４がゲート電極３２の上面３２ｔよりも上側まで伸びているので、コンタクトホール６２がテーパ形状を有していてもコンタクトホール６２とゲート電極３２との干渉が生じない。コンタクトホール６２内のソース電極４０をゲート電極３２から確実に絶縁することができる。

なお、上述した実施例１～３では、半導体基板１２の上部にソース電極４０が設けられており、半導体基板１２の下部にドレイン電極４２が設けられているスイッチングデバイス（すなわち、縦型のスイッチングデバイス）について説明した。しかしながら、半導体基板の上部にソース電極とドレイン電極が設けられている横型のスイッチングデバイスに本明細書に開示の技術を適用してもよい。この場合、半導体基板の上面に凸部と凹部を形成し、ドレイン層を凹部の底面から凸部の上面まで伸びるように形成し、凸部の上面でドレイン層をドレイン電極に接続してもよい。この構成によれば、ドレイン電極を形成するときに、ドレイン電極内にボイドが生じることを抑制できる。

また、上述した実施例では、層間絶縁膜３４がＮＳＧ膜３４ａとＢＰＳＧ膜３４ｂを有していた。しかしながら、層間絶縁膜３４が単層（例えば、ＮＳＧ膜３４ａの単層、または、ＢＰＳＧ膜３４ｂの単層）により構成されていてもよい。

また、上述した実施例では、凸部２４がゲート電極３２の上面３２ｔよりも上側まで伸びていたが、凸部２４の上面２４ｔがゲート電極３２の上面３２ｔと同じ高さであってもよい。

（参考例）
次に、参考例のスイッチングデバイスとその製造方法について説明する。図１８は、参考例のスイッチングデバイスを示している。なお、参考例のスイッチングデバイスの説明においては、実施例１～３のスイッチングデバイスの各部に対応する構成部分については、実施例１～３と同じ参照符号を用いて説明する。

図１８に示すように、参考例のスイッチングデバイスでは、半導体基板１２の上面に凸部２４が設けられていない。また、凸部２４に相当する部分に、導体により構成されたコンタクト電極１２４が設けられている。コンタクト電極１２４は、ソース層１４及びボディ層１６の高濃度部１６ａに接している。

参考例のスイッチングデバイスの製造方法では、図１９に示すように、各半導体層（すなわち、高濃度ｎ型層２０、ドリフト層１８、ボディ層１６、及び、ソース層１４）を形成した後に、半導体基板１２の上面にコンタクト電極１２４を形成する。ここでは、半導体基板１２の上面から上側に突出するようにコンタクト電極１２４を形成する。例えば、コンタクト電極１２４を半導体基板１２の上面全域に形成し、その後、コンタクト電極１２４を部分的に除去することで、図１９に示すようにコンタクト電極１２４をパターニングすることができる。次に、実施例１と同様にして、図２０に示すように、ゲート絶縁膜３０、ゲート電極３２、及び、層間絶縁膜３４を形成する。次に、図１８に示すように、実施例１と同様にして、層間絶縁膜３４に溝部６０を形成し、溝部６０をソース電極４０で埋め込む。次に、半導体基板１２の下面にドレイン電極４２を形成する。以上の工程によって、図１８に示す参考例のスイッチングデバイスが完成する。

参考例のスイッチングデバイスでも、コンタクト電極１２４がゲート電極３２の上面３２ｔよりも上側まで伸びているので、広い溝部６０内でソース電極４０をコンタクト電極１２４に接続することができる。したがって、溝部６０内のソース電極４０内にボイドが生じることを抑制できる。なお、参考例のようにコンタクト電極１２４を用いる場合に、実施例２、３のようにコンタクトホール６２を用いてもよい。

実施例のソース電極４０は、上部電極の一例である。実施例のコンタクト部１４ａは、ソース層のコンタクト部の一例である。実施例の高濃度部１６ａは、ボディ層のコンタクト部の一例である。実施例のドレイン電極４２は、下部電極の一例である。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０：スイッチングデバイス、１２：半導体基板、１４：ソース層、１４ａ：コンタクト部、１６：ボディ層、１６ａ：高濃度部、１６ｂ：低濃度部、２２：ドレイン層、２４：凸部、２５：凹部、３０：ゲート絶縁膜、３２：ゲート電極、３４：層間絶縁膜、４０：ソース電極、４２：ドレイン電極

Claims (12)

1. スイッチングデバイスであって、
   上面に凹部（２５）と凸部（２４）を有する半導体基板（１２）と、
   前記凹部の底面（２５ｖ）を覆うゲート絶縁膜（３０）と、
   前記ゲート絶縁膜の上面を覆うゲート電極（３２）と、
   前記ゲート電極の上面（３２ｔ）を覆う層間絶縁膜（３４）と、
   前記層間絶縁膜の上面（３４ｔ）を覆い、前記凸部の上面（２４ｔ）に接する上部電極（４０）、
   を有し、
   前記凸部の前記上面が、前記ゲート電極の前記上面と同じ高さ、または、前記ゲート電極の前記上面より上側に位置しており、
   前記半導体基板が、
   前記凹部の前記底面で前記ゲート絶縁膜に接するｎ型のソース層（１４）と、
   前記凹部の前記底面で前記ゲート絶縁膜に接するｐ型のボディ層（１６）と、
   前記凹部の前記底面で前記ゲート絶縁膜に接し、前記ボディ層によって前記ソース層から分離されているｎ型のドレイン層（２２）と、
   を有し、
   前記ソース層、前記ボディ層及び前記ドレイン層の少なくとも１つが、前記凸部の前記上面まで伸びるとともに前記上部電極に接するコンタクト部（１４ａ、１６ａ）を有する、
   スイッチングデバイス。
2. 前記凸部の前記上面が、前記層間絶縁膜の前記上面と同じ高さ、または、前記層間絶縁膜の前記上面より上側に位置している、請求項１に記載のスイッチングデバイス。
3. 前記層間絶縁膜に、前記凸部の前記上面に達するコンタクトホール（６０）が設けられており、
   前記上部電極が、前記コンタクトホール内で前記凸部の前記上面に接している、
   請求項１に記載のスイッチングデバイス。
4. 前記コンタクトホールが、下側ほど幅が細くなるテーパ形状を有する、請求項３に記載のスイッチングデバイス。
5. 前記半導体基板の下面を覆う下部電極（４２）をさらに有し、
   前記ソース層と前記ボディ層が前記コンタクト部を有し、
   前記ドレイン層（２０）が前記下部電極に接している、
   請求項１～４のいずれか一項に記載のスイッチングデバイス。
6. スイッチングデバイスの製造方法であって、
   半導体基板を加工する工程であって、
   ・前記半導体基板の上面が凹部と凸部を有する、
   ・前記半導体基板が、前記凹部の底面に露出するｎ型のソース層と、前記凹部の前記底面に露出するｐ型のボディ層と、前記凹部の前記底面に露出するとともに前記ボディ層によって前記ソース層から分離されているｎ型のドレイン層と、を有する、
   ・前記ソース層、前記ボディ層及び前記ドレイン層の少なくとも１つが、前記凸部の上面まで伸びるコンタクト部を有する、
   という条件を満たすように前記半導体基板を加工する工程と、
   前記凹部の前記底面を覆うゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜の上面を覆うゲート電極を形成する工程であって、前記ゲート電極の上面が前記凸部の前記上面と同じ高さ、または、前記凸部の前記上面より下側に位置するように前記ゲート電極を形成する工程と、
   前記ゲート電極の前記上面と前記凸部の前記上面を覆う層間絶縁膜を形成する工程と、
   前記層間絶縁膜の一部を除去して前記凸部の前記上面を露出させる工程と、
   前記層間絶縁膜の上面を覆い、前記凸部の前記上面で前記コンタクト部に接する上部電極を形成する工程、
   を有する製造方法。
7. 前記半導体基板を加工する前記工程では、前記半導体基板の前記上面に複数の前記凸部を形成し、
   前記層間絶縁膜の一部を除去して前記凸部の前記上面を露出させる前記工程では、複数の前記凸部の上部と複数の前記凸部の間に位置する前記ゲート電極の上部に跨る範囲で前記層間絶縁膜をエッチングすることによって、複数の前記凸部の前記上面を露出させる、請求項６に記載の製造方法。
8. 前記層間絶縁膜の一部を除去して前記凸部の前記上面を露出させる前記工程では、前記層間絶縁膜のうちの前記凸部の前記上面を覆う部分にコンタクトホールを形成する、請求項６に記載の製造方法。
9. 前記コンタクトホールが、下側ほど幅が細くなるテーパ形状を有する、請求項８に記載の製造方法。
10. 前記半導体基板を加工する前記工程が、
    前記ボディ層の前記コンタクト部をエピタキシャル成長によって形成する工程と、
    前記ボディ層の前記コンタクト部の一部をエッチングすることによって、前記ボディ層の前記コンタクト部によって構成された前記凸部であるｐ型凸部を形成する工程、
    を有する請求項６～９のいずれか一項に記載の製造方法。
11. 前記ｐ型凸部を形成する前記工程では、複数の前記ｐ型凸部を形成し、
    前記半導体基板を加工する前記工程が、複数の前記ｐ型凸部の少なくとも１つにｎ型不純物を注入することによって、ｎ型凸部を形成する工程を有し、
    前記ｎ型凸部が、前記ソース層の前記コンタクト部である、
    請求項１０に記載の製造方法。
12. 前記ゲート絶縁膜を形成する前記工程では、前記凹部の前記底面と側面を覆うように前記ゲート絶縁膜を形成する、請求項６～１１のいずれか一項に記載の製造方法。
    

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