KR102175854B1 - 반도체 소자 및 이를 제조하는 방법 - Google Patents

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자의 제조 방법은, 기판을 식각하여 제1 방향으로 연장하는 예비 핀형 액티브 패턴을 형성하고, 예비 핀형 액티브 패턴의 하부를 덮는 소자 분리 패턴을 형성하고, 예비 핀형 액티브 패턴을 가로지르는 제2 방향으로 연장하는 패턴 구조물을 형성하고, 패턴 구조물에 의해 노출된 예비 핀형 액티브 패턴을 식각하여, 제1 높이를 가지며 상기 패턴 구조물에 의해 덮이는 제1 영역과 상기 제1 높이보다 낮은 제2 높이를 가지며 상기 패턴 구조물들 양측의 제2 영역들을 포함하는 핀형 액티브 패턴을 형성하며, 플라즈마 도핑을 이용하여, 상기 제1 영역의 측면 및 상기 제2 영역들 상부면에 실질적으로 동일한 두께의 불순물 도핑 영역을 형성하고, 상기 제2 영역들 상에 선택적 에피택시얼 성장으로 불순물 패턴들을 형성하는 단계를 포함한다.

Description

반도체 소자 및 이를 제조하는 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 핀형 트랜지스터를 포함하는 반도체 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판을 식각하여 제1 방향으로 연장하는 예비 핀형 액티브 패턴(preliminary fin type active pattern)을 형성하는 단계; 상기 예비 핀형 액티브 패턴의 하부를 덮는 소자 분리 패턴을 형성하는 단계; 상기 예비 핀형 액티브 패턴을 가로지르는 제2 방향으로 연장하는 패턴 구조물(pattern structure)을 형성하는 단계; 상기 패턴 구조물에 의해 노출된 예비 핀형 액티브 패턴을 식각하여, 제1 높이를 가지며 상기 패턴 구조물에 의해 덮이는 제1 영역과 상기 제1 높이보다 낮은 제2 높이를 가지며 상기 패턴 구조물들 양측의 제2 영역들을 포함하는 핀형 액티브 패턴을 형성하는 단계; 플라즈마 도핑(plasma doping)을 이용하여, 상기 제1 영역의 측면 및 상기 제2 영역들 상부면에 실질적으로 동일한 두께의 불순물 도핑 영역을 형성하는 단계; 및 상기 제2 영역들 상에 선택적 에피택시얼 성장(selective epitaxial growth)으로 불순물 패턴들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 플라즈마 도핑 공정 후, 상기 불순물 도핑 영역을 열처리하여, 상기 불순물을 확산(diffusion) 및 활성화(activation)시키는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 열처리 공정은, 제1 온도로 상기 불순물 도핑 영역을 1차 열처리하는 단계; 및 상기 제1 온도보다 높은 제2 온도로 상기 불순물 도핑 영역을 2차 열처리하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 1차 열처리는, 급속 열처리(rapid thermal anneal, RTA), 급속 열산화(rapid thermal oxidation, RTO), 플라즈마 어닐링(plasma annealing) 및 마이크로파 어닐링(micro-wave annealing) 중 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 2차 열처리는, 스파이크 급속 열처리(spike RTA), 플래시 급속 열처리 (flash RTA) 및 레이저 어닐링(laser annealing) 중 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 플라즈마 도핑 공정은, 상기 기판으로 불순물 가스를 제공하는 단계; 플라즈마 상태를 형성하여, 상기 불순물 가스 내의 불순물을 이온화하는 단계; 및 상기 기판에 바이어스를 인가하여, 상기 이온화된 불순물을 상기 제1 영역의 측면 및 상기 제2 영역들의 상부면으로 주입하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 불순물 가스는 붕소(B)를 포함할 수 있다. 상기 불순물 가스는 탄소(C)를 더 포함할 수 있다. 상기 제2 영역들 상에 선택적 에피택시얼 성장되는 불순물 패턴들은 압축 스트레스 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 불순물 가스는 비소(As) 또는 인(P)을 포함할 수 있다. 상기 제2 영역들 상에 선택적 에피택시얼 성장되는 불순물 패턴들은 상기 기판에 포함된 물질이나 인장 스트레스 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 플라즈마 도핑 공정은, 상기 기판으로 희석 가스를 제공하는 단계를 더 포함할 수 있다. 상기 희석 가스는 아르곤 가스(Ar), 네온 가스(Ne), 헬륨 가스(He), 수소 가스(H2), 크립톤 가스(Kr) 및 제논 가스(Xe) 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제2 영역들의 불순물 도핑 영역을 선택적으로 제거하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 불순물 패턴들을 형성하는 단계는, 상기 선택적 에피택시얼 성장 시 불순물을 인-시튜(in-situ)로 주입하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 플라즈마 도핑 공정 후, 상기 플라즈마 도핑 공정 시 발생되는 부산물을 세정하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 플라즈마 도핑 공정 후, 상기 불순물 도핑 영역 상에 패시베이션 막(passivation layer)를 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 패시베이션 막을 형성하는 단계는, 상기 불순물 도핑 영역으로 산소 플라즈마(oxygen plasma)를 제공하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 플라즈마 도핑 공정 후, 상기 불순물 도핑 영역에 낙-인(knock-in) 공정을 수행하는 단계를 더 포함하되, 상기 낙-인 공정은 아르곤 가스(Ar), 네온 가스(Ne), 헬륨 가스(He), 수소 가스(H2), 크립톤 가스(Kr) 및 제논 가스(Xe) 중 적어도 하나를 포함하는 낙-인 가스를 이용하여 진행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 패턴 구조물을 형성하는 단계는, 상기 핀형 액티브 패턴 상에 절연막 및 물질막을 순차적으로 형성하는 단계; 상기 물질막 상에 상기 제2 방향으로 연장하는 마스크 패턴(mask pattern)을 형성하는 단계; 상기 마스크 패턴을 이용하는 식각 공정으로 상기 물질막 및 상기 절연막을 식각하여, 라인 패턴 및 절연 패턴을 형성하는 단계; 및 상기 라인 패턴 및 상기 절연 패턴 측면에 스페이서(spacer)를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 패턴 구조물을 제거하여, 상기 핀형 액티브 패턴의 제1 영역 및 상기 소자 분리 패턴을 부분적으로 노출시키는 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출된 핀형 액티브 패턴의 제1 영역 및 상기 소자 분리 패턴 상에 컨포멀하게 게이트 절연 패턴을 형성하는 단계; 상기 게이트 절연 패턴이 형성된 트렌치를 매립하는 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판을 식각하여 제1 방향으로 연장하는 예비 핀형 액티브 패턴을 형성하는 단계; 상기 예비 핀형 액티브 패턴의 하부를 덮는 소자 분리 패턴을 형성하는 단계; 상기 예비 핀형 액티브 패턴을 가로지르는 제2 방향으로 연장하는 패턴 구조물을 형성하는 단계; 상기 패턴 구조물에 의해 노출된 예비 핀형 액티브 패턴을 식각하여, 제1 높이를 가지며 상기 패턴 구조물에 의해 덮이는 제1 영역과 상기 제1 높이보다 낮은 제2 높이를 가지며 상기 패턴 구조물들 양측의 제2 영역들을 포함하는 핀형 액티브 패턴을 형성하는 단계; 상기 제2 영역들 상에 선택적 에피택시얼 성장 공정으로 예비 불순물 패턴들을 형성하는 단계; 및 플라즈마 도핑을 이용하여, 상기 예비 불순물 패턴들로 불순물을 도핑하여 불순물 패턴들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 플라즈마 도핑 공정 후, 상기 불순물 패턴들을 열처리하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 열처리는 스파이크 급속 열처리(spike RTA), 플래시 급속 열처리 (flash RTA) 및 레이저 어닐링(laser annealing) 중 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 불순물 패턴들로 이온 빔 도핑 공정을 수행하여 불순물을 주입하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판으로부터 제1 두께로 돌출된 제1 영역과, 상기 제1 두께보다 낮은 제2 두께로 돌출된 제2 영역을 포함하며, 제1 방향으로 연장하는 핀형 액티브 패턴; 상기 제1 영역을 덮으며 상기 핀형 액티브 패턴을 가로지르는 제2 방향으로 연장하는 패턴 구조물; 및 상기 핀형 액티브 패턴의 제2 영역 상에 배치되는 불순물 패턴을 포함하되, 상기 제1 영역에 인접한 불순물 패턴의 불순물 농도가, 상기 제1 영역의 측면을 따라 실질적으로 균일하다.
본 발명의 다른 실시예에 따르면, 상기 핀형 액티브 패턴의 측면을 덮는 소자 분리 패턴을 더 포함하되, 상기 핀형 액티브 패턴의 제1 영역의 상부면은 상기 소자 분리 패턴의 상부면보다 높으며, 상기 핀형 액티브 패턴의 제2 영역의 상부면은 상기 소자 분리 패턴의 상부면과 실질적으로 동일하거나 낮을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 불순물 패턴의 상부면은 상기 소자 분리 패턴보다 높으며, 상기 패턴 구조물의 상부면보다 낮을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 불순물 패턴의 측면의 불순물 농도가 상기 불순물 패턴의 바닥면의 불순물 농도보다 높을 수 있다.
본 발명의 개념의 실시예들에 따르면, 불순물 패턴의 불순물의 농도가 상기 불순물 패턴의 측면을 따라 실질적으로 동일함으로써, 완성되는 핀형 트랜지스터의 전류 구동 특성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도 및 단면도들이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도 및 단면도들이다.
도 3a 및 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 3b 및 도 10b는 도 3a 및 도 10a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 11a 및 도 20a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 11b 및 도 20b는 도 11a 및 도 20a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 21a 및 도 25a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 21b 및 도 25b는 도 21a 및 도 25a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 26a는 일반적인 핀형 트랜지스터의 불순물 패턴의 불순물 농도 분포를 나타내는 단면도이다.
도 26b는 본 발명의 일 실시예에 따른 핀형 트래지스터의 불순물 패턴 내 불순물 농도 분포를 나타내는 단면도이다.
도 27a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 27b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자_제1 실시예 )
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 1b는 도 1a의 반도체 소자를 I-I'으로 절단한 단면도이고, 도 1c는 도 1a의 반도체 소자를 II-II'으로 절단한 단면도이고, 도 1d는 도 1a의 반도체 소자를 III-III'으로 절단한 단면도이다.
도 1a 내지 도 1d를 참조하면, 반도체 소자는 기판(100), 핀형 액티브 패턴(fin type active pattern, 122), 소자 분리 패턴 (device isolation pattern, 106), 패턴 구조물(pattern structure, 120), 제1 불순물 패턴(132a) 및 제2 불순물 패턴(132b)을 포함할 수 있다.
상기 기판(100)은 벌크 실리콘(bulk silicon) 또는 SOI(silicon-on-insulator)을 포함할 수 있다. 이와 달리, 상기 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄(SiGe), 안티몬화 인듐(InSb), 납 텔루르 화합물(lead telluride), 인듐 비소(InAs), 인듐 인화물(InP), 갈륨 비소(GaAs) 또는 안티몬화 갈륨(GaSb)을 포함할 수 있다. 또는 상기 기판(100)은 베이스 기판(base substrate) 상에 에피택시얼층(epitaxial layer)이 형성된 것일 수도 있다.
상기 핀형 액티브 패턴(122)은 제1 방향으로 연장할 수 있다. 예컨대, 상기 제1 방향은 x축 방향일 수 있다. 다수의 핀형 액티브 패턴들(122)은 서로 제2 방향으로 등간격 이격될 수 있다. 예컨대, 상기 제2 방향은 y축 방향일 수 있다. 일 예로, 상기 핀형 액티브 패턴(122)은 상기 기판(100)의 일부일 수 있다. 다른 예로, 상기 핀형 액티브 패턴(122)은 상기 기판(100)으로부터 성장된 에피택시얼층(epitaxial layer)을 포함할 수 있다.
상기 핀형 액티브 패턴(122)은 상기 기판(100)으로부터 제3 방향으로 돌출될 수 있다. 예컨대, 상기 제3 방향은 z축 방향일 수 있다. 본 발명의 일 실시예에 따르면, 상기 핀형 액티브 패턴(122)은 상기 기판(100)으로부터 제1 두께(ACT_D1)로 돌출된 제1 영역(122a)과, 상기 기판(100)으로부터 상기 제1 두께(ACT_D1)보다 작은 제2 두께(ACT_D2)로 돌출된 제2 영역(122b)을 포함할 수 있다. 상기 제2 영역(122b)은 상기 제1 영역(122a) 양측에 배치될 수 있다. 상기 제1 영역(122a)은 후속하여 설명될 패턴 구조물(120)에 의해 오버랩(overlap)되며, 상기 제1 영역(122a)의 양측의 제2 영역들(122b)에는 후속하여 설명될 제1 및 제2 불순물 패턴들(132a, 132b)이 배치될 수 있다.
상기 소자 분리 패턴(106)은 상기 핀형 액티브 패턴(122)의 측면을 덮을 수 있다. 본 발명의 일 실시예에 따르면, 상기 소자 분리 패턴(106)은 상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 하부 측면을 덮을 수 있다. 상기 제1 영역(122a)의 상부면은 상기 소자 분리 패턴(106)의 상부면보다 높을 수 있다. 이와는 다르게 상기 제2 영역(122b)의 상부면은 상기 소자 분리 패턴(106)의 상부면과 실질적으로 동일하거나 낮을 수 있다. 한편, 상기 소자 분리 패턴(106)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다.
상기 패턴 구조물(120)은 절연 패턴(insulation pattern, 112), 라인 패턴(line pattern, 114) 및 스페이서 (spacer, 116)를 포함할 수 있다.
상기 라인 패턴(114)은 상기 핀형 액티브 패턴들(122)을 가로지는 라인 형상을 가질 수 있다. 예컨대, 상기 라인 패턴(114)은 y축 방향으로 연장할 수 있다. 다수의 라인 패턴들(114)은 상기 x축 방향으로 서로 등간격 이격될 수 있다. 상기 라인 패턴(114)은 핀형 트랜지스터의 게이트 전극으로 기능할 수 있다.
본 발명의 일 실시예에 따르면, 상기 라인 패턴(114)은 상기 핀형 액티브 패턴(122)의 제1 영역 및 상기 소자 분리 패턴(106)의 일부를 덮으며 연장될 수 있다. 상기 라인 패턴(114)은, 상기 핀형 액티브 패턴(122)의 제1 영역(122a) 상에 배치되고 제1 두께(CP_D1)를 갖는 제1 영역(114a)과, 상기 소자 분리 패턴(106) 상에 배치되고 상기 제1 두께(CP_D1)보다 큰 제2 두께(CP_D2)를 갖는 제2 영역(114b)을 포함할 수 있다. 상기 라인 패턴(114)의 제1 영역(114a) 및 제2 영역(114b)의 상부면들은 실질적으로 동일한 높이에 있을 수 있다. 이 경우, 상기 라인 패턴(114)은 상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 상부면 및 측면을 감싸며 배치될 수 있다.
상기 라인 패턴(114)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)를 포함할 수 있다. 또한, 상기 라인 패턴(114)은 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 상기 라인 패턴(114)은 텅스텐(W), 알루미늄(Al), 티탄 질화물(TiN), 탄탈 질화물(TaN), 티탄 탄화물(TiC) 및 탄탈 탄화물(TaC) 중 적어도 하나를 포함할 수 있다.
상기 절연 패턴(112)은 상기 라인 패턴(114)과, 상기 핀형 액티브 패턴(122)의 제1 영역(122a) 및 소자 분리 패턴(106) 사이에 배치되어 y축 방향으로 연장할 수 있다. 상기 절연 패턴(112)은 핀형 트랜지스터의 게이트 절연 패턴으로 기능할 수 있다.
일 예로, 상기 절연 패턴(112)은 실리콘 산화물(SixOy)을 포함할 수 있다. 다른 예로, 상기 절연 패턴(112)은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 상기 절연 패턴(112)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 스페이서(116)는, 상기 절연 패턴(112) 및 상기 라인 패턴(114)의 측면에 제공되어 상기 y축 방향으로 연장할 수 있다. 상기 스페이서(116)는 질화물, 산화물 및/또는 산질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 스페이서(116)는 상기 핀형 액티브 패턴(122)의 제1 영역(122a) 상에 배치된 제1 두께(SP_D1)의 제1 영역(116a)과, 상기 소자 분리 패턴(106) 상에 배치되고 상기 제1 두께(SP_D1)보다 큰 제2 두께(SP_D2)를 갖는 제2 영역(116b)을 포함할 수 있다. 상기 스페이서(116)의 제1 영역(116a) 및 제2 영역(116b)의 상부면들은 실질적으로 동일한 높이에 있을 수 있다. 또한, 상기 스페이서(116)의 측면과 상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 측면은 동일한 높이에 있을 수 있다. 그래서, 상기 스페이서(116)의 아래에서 상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 측면이 노출될 수 있다.
상기 패턴 구조물(120)은 상기 라인 패턴(114) 상에 배치된 마스크 패턴(mask pattern, 110)을 더 포함할 수 있다. 상기 마스크 패턴(110)은 상기 y축 방향으로 연장할 수 있다. 상기 마스크 패턴(110)은 질화물 및/또는 산질화물을 포함할 수 있다.
상기 제1 및 제2 불순물 패턴들(132a, 132b)은 상기 핀형 액티브 패턴(122)의 제2 영역들(122b) 상에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 플라즈마 도핑(plasma doping) 공정을 통해 상기 제1 및 제2 불순물 패턴들(132a, 132b)로 불순물을 주입할 수 있다. 따라서, 상기 핀형 액티브 패턴(122)의 제1 영역(122a)에 인접한 제1 불순물 패턴(또는 제2 불순물 패턴, 132a, 132b)의 측면의 불순물 농도는, 상기 제1 불순물 패턴(132a)의 측면을 따라 실질적으로 동일할 수 있다. 상기 핀형 액티브 패턴(122)의 제1 영역(122a)에 인접한 제1 불순물 패턴(132a)의 측면 불순물 농도는 z축 방향을 따라 실질적으로 동일할 수 있다. 한편, 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 점선은 불순물 농도가 동일한 면을 나타낸다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 불순물 패턴들(132a, 132b)은 상기 핀형 액티브 패턴(122)의 제2 영역들(122b)로부터 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 통해 형성될 수 있다. 따라서, 선택적 에피택시얼 성장 공정으로 형성된 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 단면은 원형 또는 다각형의 형상을 가질 수 있다. 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 폭은 상기 핀형 액티브 패턴(122)의 제2 영역(122b)의 폭보다 넓을 수 있다. 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 상부면은 상기 소자 분리 패턴(106)의 상부면보다 높으며, 상기 패턴 구조물(120)의 상부면보다 낮을 수 있다. 그러나, 본 발명에서 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 형상 및 구조를 이로 한정하는 것은 아니다.
일 예로, 상기 반도체 소자가 PMOS 핀형 트랜지스터를 포함하는 경우, 상기 제1 및 제2 불순물 패턴들(132a, 132b)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 실리콘(Si)에 비해서 격자상수가 큰 물질을 포함할 수 있으며 예를 들어 실리콘 게르마늄(SiGe)일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴(122)에 압축 스트레스를 가하여 채널 영역(channel area)의 캐리어(carrier)의 이동도(mobility)를 향상시킬 수 있다. 또한, 상기 제1 및 제2 불순물 패턴들(132a, 132b)은 붕소(B)를 불순물로 포함할 수 있다. 상기 제1 및 제2 불순물 패턴들(132a, 132b)은 상기 붕소의 확산을 억제하기 위하여 탄소(C)를 더 포함할 수 있다.
다른 예로, 상기 반도체 소자가 NMOS 핀형 트랜지스터를 포함하는 경우, 제1 및 제2 불순물 패턴들(132a, 132b)은 핀형 액티브 패턴(122)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 상기 제1 및 제2 불순물 패턴들(132a, 132b)은 실리콘(Si)이거나, 실리콘(Si)보다 격자 상수가 작은 물질을 포함할 수 있으며, 예를 들어, 실리콘 탄화물(SiC)일 수 있다. 또한, 상기 제1 및 제2 불순물 패턴들(132a, 132b)은 인(P) 및/또는 비소(As)를 불순물로 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 측면 불순물 농도가 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 바닥면 불순물 농도보다 높을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 불순물 패턴들(132a, 132b)은 LDD(light doped drain) 구조를 가질 수 있다. 구체적으로 상기 핀형 액티브 패턴(122)의 제1 영역(122a)에 인접한 제1 및 제2 불순물 패턴들(132a, 132b)의 농도가 다른 부분의 제1 및 제2 불순물 패턴들(132a, 132b)보다 낮을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 상부면의 불순물 농도가 다른 부분의 불순물 농도보다 높을 수 있다. 따라서, 도시되지는 않았으나 상기 제1 및 제2 불순물 패턴들(132a, 132b)과 전기적으로 접촉하는 콘택 플러그들과, 상기 제1 및 제2 불순물 패턴들(132a, 132b) 상부면 사이의 접촉 저항이 낮출 수 있다.
이와 같이 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 불순물을 플라즈마 도핑 공정을 통해 주입함으로써, 상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 측면에 인접한 제1 및 제2 불순물 패턴들(132a, 132b)의 불순물 농도가 상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 측면을 따라 실질적으로 동일할 수 있다. 따라서, 반도체 소자의 접합(junction) 깊이를 일정하게 유지할 수 있으며, 상기 반도체 소자의 구동 전류 특성을 향상시킬 수 있다.
(반도체 소자_제2 실시예 )
도 2a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 2b는 도 2a의 반도체 소자를 I-I'으로 절단한 단면도이고, 도 2c는 도 2a의 반도체 소자를 II-II'으로 절단한 단면도이고, 도 2d는 도 2a의 반도체 소자를 III-III'으로 절단한 단면도이다.
도 2a 내지 도 2d를 참조하면, 반도체 소자는 기판(100), 핀형 액티브 패턴(122), 소자 분리 패턴(106), 패턴 구조물(250), 제1 불순물 패턴(220a) 및 제2 불순물 패턴(220b)을 포함할 수 있다.
상기 패턴 구조물(250)은, 게이트 절연 패턴(240), 게이트 전극(242), 스페이서(116)를 포함할 수 있다.
상기 게이트 전극(242)은 핀형 액티브 패턴들(122)을 가로지르는 라인 형상을 가질 수 있다. 예컨대, 상기 게이트 전극은 y축 방향으로 연장할 수 있다. 선택적으로 상기 게이트 전극(242)은, 도 1a 내지 도 1c에서 설명된 라인 패턴(114)을 제거한 후, 리플레이스먼트(replacement) 공정을 통해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 전극(242)은 다층 구조를 가질 수 있다. 상기 게이트 전극(242)이 2개의 층이 적층된 구조일 경우, 하부 게이트 전극(242a)은 일함수 조절용으로 티탄 질화물(TiN), 탄탈 질화물(TaN), 티탄 탄화물(TiC) 및 탄탈 탄화물(TaC) 중 적어도 하나를 포함할 수 있으며, 상부 게이트 전극(242b)은 텅스텐(W) 및 알루미늄(Al) 중 하나를 포함할 수 있다.
상기 게이트 절연 패턴(240)은 상기 게이트 전극(242)의 측면 및 하부면을 감싸는 구조를 가지며, y축 방향으로 연장할 수 있다. 선택적으로 상기 게이트 절연 패턴(240)은, 도 1a 내지 도 1c에서 설명된 절연 패턴(112)을 제거한 후, 리플레이스먼트 공정을 통해 형성될 수 있다.
상기 스페이서(116)는 도 1a 및 도 1b에서 설명된 스페이서(116)와 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
상기 반도체 소자는 상기 패턴 구조물(250)의 측면을 덮는 층간 절연막(230)을 더 포함할 수 있다. 상기 층간 절연막(230)의 상부면은 상기 패턴 구조물(250)의 상부면과 실질적으로 동일한 높이일 수 있다. 상기 층간 절연막(230)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다.
본 실시예의 기판(100), 핀형 액티브 패턴(122), 소자 분리 패턴(106), 패턴 구조물(120), 제1 및 제2 불순물 패턴들(220a, 220b)은 도 1a, 도 1b, 및 도 1c에서 설명된 기판(100), 핀형 액티브 패턴(122), 소자 분리 패턴(106), 패턴 구조물(120), 제1 및 제2 불순물 패턴들(132a, 132b)과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
(반도체 소자의 제조 방법_제1 실시예 )
도 3a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 3b 내지 도 10b는 도 3a 내지 도 10a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(100)을 식각하여 x축 방향으로 연장하는 예비 핀형 액티브 패턴들(preliminary fin type active patterns, 102)을 한정하는 트렌치(trench, 104)를 형성할 수 있다.
구체적으로, 상기 기판(100) 상에 제1 마스크 패턴(도시되지 않음)을 형성한 후, 상기 제1 마스크 패턴을 이용하는 식각 공정으로 상기 기판(100)을 식각하여 트렌치(104)를 형성할 수 있다. 상기 트렌치(104)에 의해 상기 예비 핀형 액티브 패턴들(102)이 한정되며, 상기 예비 핀형 액티브 패턴들(102)은 y축 방향으로 서로 이격되도록 형성될 수 있다. 상기 트렌치(104)를 형성한 후, 상기 제1 마스크 패턴을 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 트렌치(104)의 하부를 채우는 소자 분리 패턴(106)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 예비 핀형 액티브 패턴들(102)이 형성된 기판(100) 상에, 상기 트렌치(104)를 매립하는 소자 분리막(도시되지 않음)을 형성할 수 있다. 상기 소자 분리막은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 평탄화 공정을 통해 상기 소자 분리막의 상부면과 상기 예비 핀형 액티브 패턴들(102)의 상부면이 동일 평면에 있을 수 있다.
상기 소자 분리막의 상부를 리세스(recess)하여, 상기 예비 핀형 액티브 패턴들(102)의 상부를 노출시키는 소자 분리 패턴(106)을 형성할 수 있다. 상기 리세스 공정은 식각 공정을 포함할 수 있다.
도시되지는 않았으나 다른 실시예에 따르면, 상기 소자 분리막의 상부에 대한 리세스 공정 없이, 상기 예비 핀형 액티브 패턴들(102)로 에피텍시얼(epitaxial) 공정을 이용하여 상기 예비 핀형 액티브 패턴들(102) 상부를 성장시켜 소자 분리막 상으로 돌출되도록 할 수 있다.
선택적으로 상기 예비 핀형 액티브 패턴들(102)에 문턱 전압 조절용 도핑(doping) 공정이 수행될 수 있다. 완성되는 반도체 소자가 NMOS 핀형 트랜지스터인 경우, 상기 도핑 공정에 사용되는 불순물은 붕소(B)일 수 있다. 완성되는 반도체 소자가 PMOS 핀형 트랜지스터인 경우, 상기 도핑 공정에 사용되는 불순물은 인(P) 또는 비소(As)일 수 있다.
도 5a 및 도 5b를 참조하면, 상기 예비 핀형 액티브 패턴들(102) 및 상기 소자 분리 패턴(106) 상에 절연 패턴(112) 및 라인 패턴(114)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 예비 핀형 액티브 패턴들(102) 및 상기 소자 분리 패턴(106) 상에 절연 박막(도시되지 않음) 및 물질막(도시되지 않음)을 형성할 수 있다. 상기 절연 박막은 산화물, 질화물 및/산질화물을 포함할 수 있다. 상기 물질막은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이와는 다르게, 상기 물질막은 텅스텐(W), 알루미늄(Al), 티탄 질화물(TiN), 탄탈 질화물(TaN), 티탄 탄화물(TiC) 및 탄탈 탄화물(TaC) 중 적어도 하나를 포함할 수 있다.
상기 물질막 상에 제2 마스크 패턴(110)을 형성할 수 있다. 상기 제2 마스크 패턴(110)은 상기 예비 핀형 액티브 패턴들(102)을 가로지르는 방향 예를 들면, y축 방향으로 연장할 수 있다.
상기 제2 마스크 패턴(110)은 일 에천트(etchant)에 대하여, 상기 예비 핀형 액티브 패턴들(102)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 마스크 패턴(110)은 질화물, 산화물 및/또는 산질화물을 포함할 수 있다. 이와는 다르게, 상기 제2 마스크 패턴(110)은 질화 패턴 및 포토레지스트 패턴이 적층된 구조를 가질 수 있다.
상기 제2 마스크 패턴(110)을 이용하는 식각 공정으로 상기 물질막 및 절연 박막을 식각하여, y축 방향으로 연장하는 라인 패턴(114) 및 절연 패턴(112)을 형성할 수 있다.
상기 예비 핀형 액티브 패턴(102)은 상기 라인 패턴(114)에 의해 오버랩되는 부분(102a)과, 상기 라인 패턴(114) 양측에 노출되는 부분들(102b)을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 절연 패턴(112) 및 상기 라인 패턴(114) 측면에 스페이서(spacer, 116)를 형성할 수 있다.
구체적으로, 상기 절연 패턴(112) 상기 라인 패턴(114), 상기 예비 핀형 액티브 패턴들(102) 및 기판(100) 상에 컨포멀하게(conformally) 스페이서막(spacer layer, 도시되지 않음)을 형성할 수 있다. 상기 스페이서막은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 상기 스페이서막을 이방성 식각하여 상기 절연 패턴(112) 및 상기 라인 패턴(114)의 양측면들에 y축 방향으로 연장하는 스페이서(116)를 형성할 수 있다.
이로써, 상기 예비 핀형 액티브 패턴(102) 상에 y축 방향으로 연장하는 패턴 구조물(120)을 형성할 수 있다. 상기 패턴 구조물(120)은 상기 절연 패턴(112), 상기 라인 패턴(114), 상기 제2 마스크 패턴(110) 및 상기 스페이서(116)를 포함할 수 있다. 상기 절연 패턴(112)은 핀형 트랜지스터의 게이트 절연 패턴으로, 상기 라인 패턴(114)은 핀형 트랜지스터의 게이트 전극으로 기능할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 라인 패턴(114)의 양측에 노출되는 예비 핀형 액티브 패턴(102)의 부분들(102b)을 선택적으로 식각하여, 핀형 액티브 패턴(122)을 형성할 수 있다.
상기 핀형 액티브 패턴(122)은 x축 방향으로 연장할 수 있다. 일 실시예에 따르면, 상기 핀형 액티브 패턴(122)은 상기 라인 패턴(114)과 오버랩되고 상기 기판(100)으로부터 제1 두께를 갖는 제1 영역(122a)과, 상기 라인 패턴(114) 양측에 상기 제1 두께보다 작은 제2 두께를 갖는 제2 영역들(122b)을 포함할 수 있다. 상기 핀형 액티브 패턴(122)의 제2 영역(122b)의 상부면은 상기 소자 분리 패턴(106)의 상부면과 실질적으로 동일하거나 낮을 수 있다.
도 8a 및 도 8b를 참조하면, 상기 핀형 액티브 패턴(122)의 제2 영역들(122b) 상에 예비 제1 불순물 패턴(130a) 및 예비 제2 불순물 패턴(130b)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)은 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)이 선택적 에피택시얼 공정에 의해 성장됨으로써, 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)의 y축 방향의 단면은 사각형 및 육각형 등의 다각형을 갖거나, 원형을 가질 수 있다. 또한, 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)의 폭은 상기 핀형 액티브 패턴(122)의 폭보다 클 수 있다. 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)의 상부면은 상기 핀형 액티브 패턴(122)의 상부면보다 높을 수 있다. 또한, 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)의 상부면은 상기 패턴 구조물(120)의 상부면보다 낮을 수 있다. 본 발명이 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)의 형상 및 구조를 이에 한정하는 것은 아니다.
일 예로, 상기 반도체 소자가 PMOS 핀형 트랜지스터를 포함하는 경우, 상기 선택적 에피택시얼 성장 공정으로 형성되는 예비 제1 및 제2 불순물 패턴들(130a, 130b)은, 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
다른 예로, 상기 반도체 소자가 NMOS 핀형 트랜지스터를 포함하는 경우, 상기 선택적 에피택시얼 성장 공정으로 형성되는 예비 제1 및 제2 불순물 패턴들(130a, 130b)은, 핀형 액티브 패턴(122)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)은 실리콘(Si) 또는 실리콘 탄화물(SiC)을 포함할 수 있다.
선택적으로 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)을 상기 선택적 에피택시얼 공정을 수행하는 동안 불순물을 인-시튜(in-situ)로 주입할 수 있다. 일 예로, 완성되는 반도체 소자가 PMOS 핀형 트랜지스터를 포함하는 경우, 상기 인-시튜로 주입되는 불순물은 붕소(B)을 포함할 수 있다. 또한, 상기 불순물은 상기 붕소의 확산을 방지하기 위하여, 탄소(C)를 더 포함할 수 있다. 다른 예로, 완성되는 반도체 소자가 NMOS 핀형 트랜지스터를 포함하는 경우, 상기 인-시튜로 주입되는 불순물은 비소(As) 및/또는 인(P)을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 플라즈마 도핑(plasma doping) 공정을 이용하여 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)로 불순물을 주입할 수 있다.
이하에서 상기 플라즈마 도핑 공정을 더욱 상세하게 설명하기로 한다. 도 9a 및 도 9b의 결과물을 플라즈마 도핑 공정이 수행되는 공정 챔버로 로딩시킬 수 있다. 상기 공정 챔버로 소스 가스(source gas)를 주입할 수 있다.
일 실시예에 따르면, 상기 소스 가스는 불순물 가스(dopant gas)를 포함할 수 있다. 다른 실시예에 따르면, 상기 소스 가스는 상기 불순물 가스 및 희석 가스(dilution gas)를 포함할 수 있다. 상기 희석 가스는 제논 가스(Xe), 아르곤 가스(Ar), 헬륨 가스(He), 수소 가스(H2), 크롬 가스(Kr) 및 네온 가스(Ne) 중 선택된 적어도 하나의 가스를 포함할 수 있다.
일 예로, 완성되는 반도체 소자가 PMOS 핀형 트랜지스터를 포함하는 경우, 상기 불순물 가스는 붕소(B)를 포함할 수 있다. 예컨대, 상기 불순물 가스는 BH3가스 및/또는 BF3가스와 같은 보론 할라이드(boron halide) 가스를 포함할 수 있다. 선택적으로, 상기 불순물 가스는 탄소(C)를 더 포함할 수 있다. 이 경우, 상기 불순물 가스는 CH4 가스 및/또는 카본 할라이드(carbon halide) 가스를 더 포함할 수 있다.
다른 예로, 완성되는 반도체 소자가 NMOS 핀형 트랜지스터를 포함하는 경우, 상기 불순물 가스는 비소(As) 또는 인(P)을 포함할 수 있다. 예컨대, 상기 불순물 가스는 AsH3가스 및/또는 비소 할라이드(arsenic halide) 가스를 포함할 수 있다.
이어서, 상기 공정 챔버를 플라즈마 상태로 만들면, 상기 불순물 가스 내 불순물은 이온화(ionization)될 수 있다. 상기 이온화된 불순물은, 상기 기판(100)에 인가된 직류 바이어스(DC bias) 전압에 의해 상기 예비 제1 및 제2 불순물 패턴들(130a, 130b)로 주입되어, 제1 및 제2 불순물 패턴들(132a, 132b)로 변환될 수 있다.
상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 측면에 인접한 상기 제1 불순물 패턴(또는 제2 불순물 패턴, 132a, 132b) 부분의 불순물 농도가, 상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 측면을 따라 실질적으로 균일하게 형성될 수 있다. 다르게 표현하면, 상기 핀형 액티브 패턴(122)의 제1 영역(122a)은 상기 라인 패턴(114), 제1 및 제2 불순물 패턴들(132a, 132b)에 의해 채널 영역이 형성될 수 있다. 상기 채널 영역에 인접하게 형성된 접합(junction) 영역이 z축 방향과 나란하게, 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 불순물이 도핑된 두께가 실질적으로 균일하게 형성될 수 있다.
상기 플라즈마 도핑 공정에서, 상기 불순물은 상기 기판(100)의 상부면과 실질적으로 수직인 방향으로 주입될 수 있다. 따라서, 상기 제1 및 제2 불순물 패턴들의 상부면의 불순물 농도가 상대적으로 높을 수 있다. 이로써 도시되어 있지는 않지만 상기 제1 및 제2 불순물 패턴들(132a, 132b)과 전기적으로 접촉하는 콘택 플러그와의 콘택 저항을 낮출 수 있다.
또한, 상기 제1 및 제2 불순물 패턴들(132a, 132b)이 압축 스트레스 물질을 포함하는 경우, 상기 불순물을 빔 라인 이온(beam line ion) 주입으로 도핑한다면 상기 압축 스트레스가 풀릴(strain relaxation) 수 있다. 따라서, 플라즈마 도핑을 이용하여 불순물을 압축 스트레스 물질을 포함하는 예비 제1 및 제2 불순물 패턴들(130a, 130b)로 주입하면, 상기 압축 스트레스가 풀리는 것을 방지할 수 있다.
도 10a 및 도 10b를 참조하면, 열처리 공정을 수행하여, 상기 제1 및 제2 불순물 패턴들(132a, 132b) 내의 불순물을 확산(diffusion)시키며 활성화(activation)시킬 수 있다.
상기 열처리 공정은 약 900? 이상의 온도에서 진행되며, 예를 들면, 스파이크 어닐링(spike annealing), 플래시 어닐링(flash annealing), 레이저 어닐링(laser annealing) 및/또는 마이크로파 어닐링(micro-wave annealing)을 포함할 수 있다.
상기 열처리 공정으로, 상기 플라즈마 도핑 공정 시 손상된 제1 및 제2 불순물 패턴들(132a, 132b)의 표면을 큐어링(curing)할 수 있다.
선택적으로, 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 상부면으로, 불순물을 더 주입할 수 있다. 상기 불순물을 주입하는 공정은 빔 라인 이온 주입 공정을 포함할 수 있다. 이 경우, 상기 플라즈마 도핑 공정으로 불순물을 일차적으로 주입하였기 때문에 상기 빔 라인 이온 주입 공정을 짧을 시간 수행함으로써 상기 제1 및 제2 불순물 패턴들(132a, 132b)의 손상을 최소화할 수 있다. 상기 빔 라인 이온 주입 공정으로 불순물이 더 주입된 제1 및 제2 불순물 패턴들(132a, 132b)은 낮은 저항을 가져 상기 반도체 소자의 전기적 신뢰성을 향상시킬 수 있다.
이로써, 상기 핀형 액티브 상에 패턴 구조물(120), 제1 및 제2 불순물 패턴들(132a, 132b)을 포함하는 핀형 트랜지스터를 형성할 수 있다. 이 경우, 상기 패턴 구조물(120)의 절연 패턴(112)은 게이트 절연 패턴으로, 상기 패턴 구조물(120)의 라인 패턴(114)이 게이트 전극으로 기능할 수 있다.
도시되지는 않았으나, 상기 패턴 구조물(120)을 제거한 후, 게이트 절연 패턴 및 게이트 전극을 리플레이스먼트(replacement) 공정으로 형성할 수 있다. 이에 대한 설명은 후속하여 상세하게 하기로 한다.
(반도체 소자의 제조 방법_제2 실시예 )
도 11a 내지 도 20a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 11b 내지 도 20b는 도 12a 내지 도 20a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 11a 및 도 11b를 참조하면, 기판(100)에 핀형 액티브 패턴(122), 소자 분리 패턴(106), 패턴 구조물(120)을 형성할 수 있다. 상기 핀형 액티브 패턴(122), 상기 소자 분리 패턴(106), 상기 패턴 구조물(120)을 형성하는 공정은 도 3a 내지 7a, 도 3b 내지 도 7b에서 설명된 공정으로 형성될 수 있다. 따라서, 상기에 대한 설명은 생략하기로 한다.
이어서, 플라즈마 도핑(plasma doping) 공정을 이용하여 상기 패턴 구조물(120)에 의해 노출된 핀형 액티브 패턴(122)의 제2 영역들(122b)로 불순물을 주입할 수 있다. 상기 불순물은 상기 제2 영역들(122b)의 상부면들과 상기 제1 영역(122a)의 측면으로 균일하게 주입될 수 있다.
상기 플라즈마 도핑 공정을 수행하기 전에, 상기 핀형 액티브 패턴(122)의 제2 영역들(122b)을 노출시키는 포토레지스트 패턴(photoresist pattern, 125)을 더 형성할 수 있다. 다른 예로 상기 제2 마스크 패턴(110)이 포토레지스트 패턴을 포함하는 경우, 포토레지스트 패턴(125)을 추가적으로 형성할 필요는 없다.
이하에서 상기 플라즈마 도핑 공정을 더욱 상세하게 설명하기로 한다.
도 7a 및 도 7b에 도시된 반도체 소자에서 포토레지스트 패턴(125)이 더 형성된 결과물을 플라즈마 도핑 공정이 수행되는 공정 챔버로 로딩시킬 수 있다. 상기 공정 챔버로 소스 가스(source gas)를 주입할 수 있다.
일 실시예에 따르면, 상기 소스 가스는 불순물 가스(dopant gas)를 포함할 수 있다. 다른 실시예에 따르면, 상기 소스 가스는 상기 불순물 가스 및 희석 가스(dilution gas)를 포함할 수 있다. 상기 희석 가스는 제논 가스(Xe), 아르곤 가스(Ar), 헬륨 가스(He), 수소 가스(H2), 크롬 가스(Kr) 및 네온 가스(Ne) 중 선택된 적어도 하나의 가스를 포함할 수 있다.
상기 불순물 가스의 종류는 완성되는 반도체 소자가 PMOS 핀형 트랜지스터 또는 NMOS 핀형 트랜지스터를 포함하느냐에 따라 달라질 수 있다. 이에 대한 설명은 도 10a 및 도 10b에서 설명한 것과 실질적으로 동일하여 생략하기로 한다.
이어서, 상기 공정 챔버를 플라즈마 상태로 만들면, 상기 불순물 가스 내 불순물은 이온화(ionization)될 수 있다. 상기 이온화된 불순물은, 상기 기판(100)에 인가된 직류 바이어스(DC bias) 전압에 의해 상기 핀형 액티브 패턴(122)의 제2 영역들(122b)로 주입될 수 있다.
상기 플라즈마 도핑 공정을 이용하여, 상기 핀형 액티브 패턴(122)의 제2 영역들(122b)의 상부면과 상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 측면에 실질적으로 동일한 두께의 불순물 도핑 영역(202)을 형성할 수 있다. 설명의 용이함을 위하여, 상기 제2 영역들(122b)의 상부면에 형성된 불순물 도핑 영역을 202a라 하고, 상기 제1 영역(122a)의 측면에 형성된 불순물 도핑 영역을 202b로 설명하기로 한다.
상기 플라즈마 도핑을 이용하여 불순물을 주입하는 것이 빔 라인 이온 주입으로 불순물을 주입하는 것보다 상기 핀형 액티브 패턴(122)의 제1 및 제2 영역들(122a, 122b) 표면의 손상을 덜 입힐 수 있다. 상기 핀형 액티브 패턴(122)의 제1 및 제2 영역들(122a, 122b) 표면의 손상을 상기 주입된 불순물이 확산될 수 있는 스팟(spot)으로 이용될 수 있어 목적하는 농도보다 낮은 농도의 불순물이 잔류할 수 있다. 따라서, 빔 라인 이온 주입 공정 보다는 플라즈마 도핑 공정으로 제2 영역들(122b)로 불순물을 주입하는 것이 바람직할 수 있다.
또한, 상기 플라즈마 도핑 공정은, 플라즈마 밀도를 조절하고 바이어스 전압을 조절하여 고농도의 불순물을 얕은 접합으로 형성할 수 있다. 상기 플라즈마 도핑 공정에 사용되는 시스템은, 다른 시스템에 비하여 간단하며, 그 처리량도 높다.
도 12a 및 도 12b를 참조하면, 상기 핀형 액티브 패턴(122)의 제2 영역들(122b)의 상부면들의 불순물 도핑 영역(202a)을 선택적으로 식각할 수 있다. 상기 식각 공정은 에치 백(etch back) 공정을 포함할 수 있다. 상기 식각 공정으로, 상기 제1 영역(122a)의 측면에만 불순물 도핑 영역(202b)이 남을 수 있다.
이는 상기 제2 영역들(122b)의 상부면들에 고농도의 불순물이 잔류하면, 후속하여 완성되는 제1 및 제2 불순물 패턴들(220a, 220b, 도 20a 및 도 20b 참조)의 바닥 부분으로부터 누설 전류가 발생할 수 있기 때문이다. 따라서, 상기 누설 전류의 발생을 방지하기 위하여 상기 제2 영역들(122b)의 상부면들의 불순물 도핑 영역(202a)을 선택적으로 제거할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 핀형 액티브 패턴(122)의 제1 영역(122a)의 불순물 도핑 영역(202b)으로 낙-인(knock-in) 공정을 수행할 수 있다.
구체적으로, 낙-인 공정은 상기 불순물 도핑 영역(202b)으로 낙-인 가스를 주입하는 것을 포함할 수 있다. 상기 낙-인 공정은, 상기 불순물이 상기 불순물 도핑 영역(202b)으로 더욱 균일하게 도핑되도록 도울 수 있다. 예컨대, 상기 낙-인 가스는 아르곤 가스(Ar), 네온 가스(Ne), 헬륨 가스(He), 수소 가스(H2), 크립톤 가스(Kr) 및 제논 가스(Xe) 중 적어도 하나를 포함할 수 있다. 상기 낙-인 공정은 선택적으로 진행될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 핀형 액티브 패턴(122) 상에 패시베이션 막 (passivation layer, 210)을 형성할 수 있다.
예컨대, 상기 불순물 도핑 영역(202b)의 불순물이 비소(As)인 경우, 상기 비소는 승화성 물질이기 때문에 상기 비소를 확산시키기 전에 승화되어 사라질 수 있다. 이를 방지하기 위하여 상기 불순물 도핑 영역(202b) 상에 패시베이션 막(210)을 형성할 수 있다. 상기 패시베이션 막(210)은 산소 플라즈마(oxygen plasma)를 이용하여 형성할 수 있다. 이 경우, 상기 패시베이션막은 산화 비소(AsxOy)를 포함할 수 있다.
선택적으로, 상기 낙인-공정과 패시베이션 막(210) 형성 공정은 인-시튜(in-situ)로 진행될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 포토레지스트 패턴(125)을 제거할 수 있다. 상기 포토레지스트 패턴(125)은 에싱(ashing) 공정 및/또는 스트립(strip) 공정으로 제거될 수 있다. 상기 포토레지스트 패턴(125)을 추가적으로 형성하지 않은 경우, 이 단계를 생략될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 불순물 도핑 영역(202b) 내의 불순물과 상기 패시베이션 막(210) 내의 불순물을, 확산(diffusion)시키기 위하여 1차 열처리 공정을 진행할 수 있다. 상기 1차 열처리 공정으로 상기 불순물은 핀형 액티브 패턴(122)의 제1 및 제2 영역들(122a, 122b) 내로 확산될 수 있다.
상기 1차 열처리 공정은 제1 온도에서 수행될 수 있다. 상기 제1 온도는 약 500? 내지 약 700? 범위일 수 있다. 상기 1차 열처리 공정은, 급속 열처리(rapid thermal anneal, RTA), 급속 열산화(rapid thermal oxidation, RTO), 플라즈마 어닐링(plasma annealing) 및 마이크로파 어닐링(micro-wave annealing) 중 선택된 적어도 하나를 포함할 수 있다.
상기 1차 열처리 공정을 진행함으로써, 후속하여 완성되는 LDD(light doping drain) 구조의 소스/드레인의 농도를 조절할 수 있으며, 상기 플라즈마 도핑 공정에 의한 표면 손상을 큐어링(curing)할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 불순물 도핑 영역(202b) 내의 불순물과 상기 패시베이션 막(210) 내의 불순물을, 활성화(activation)시키며 확산시키기 위하여 2차 열처리 공정을 수행할 수 있다.
상기 2차 열처리 공정은 상기 제1 온도보다 높은 제2 온도에서 진행될 수 있다. 상기 제2 온도는 약 900? 이상의 온도에서 진행될 수 있다. 상기 2차 열처리 공정의 예로는, 스파이크 어닐링(spike annealing), 플래시 어닐링(flash annealing), 레이저 어닐링(laser annealing) 및/또는 마이크로파 어닐링(micro-wave annealing)을 들 수 있다.
도 18a 및 도 18b를 참조하면, 상기 패시베이션 막(210)을 제거할 수 있다. 상기 패시베이션 막(210)은 건식 또는 습식 공정으로 제거할 수 있다.
도 19a 및 도 19b를 참조하면, 상기 플라즈마 도핑 공정 시 발생한 부산물 및/또는 상기 패시베이션 막(210)의 잔류물을 세정할 수 있다. 상기 세정 공정은 희석된 불산(HF)을 이용하여 수행될 수 있다. 상기 세정 공정은 선택적으로 수행될 수 있다.
도 20a 및 도 20b를 참조하면, 상기 패턴 구조물(120) 양측에 노출된 제2 영역들(122b) 상에 제1 불순물 패턴(220a) 및 제2 불순물 패턴(220b)을 형성할 수 있다.
상기 제1 및 제2 불순물 패턴들(220a, 220b)은 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 완성되는 반도체 소자가 NMOS 트랜지스터인지 PMOS 트랜지스터인지에 따라, 상기 제1 및 제2 불순물 패턴들(220a, 220b) 내의 불순물이 달라질 수 있다. 또한, 선택적으로 상기 선택적 에피택시얼 성장 공정을 수행하는 동안 불순물은 인-시튜로 도핑될 수 있다. 이에 대한 설명은 도 8a 및 도 8b에서 설명한 것과 유사하여 그 상세한 설명을 생략하기로 한다.
일 실시예에 따르면, 상기 제1 및 제2 불순물 패턴들(220a, 220b)의 상부면은 상기 핀형 액티브 패턴(122)의 상부면보다 높을 수 있다. 상기 제1 및 제2 불순물 패턴들(220a, 220b)의 상부면은 상기 패턴 구조물(120)의 상부면보다 낮을 수 있다. 또한, 상기 제1 및 제2 불순물 패턴들(220a, 220b)의 y축 방향의 폭은 상기 핀형 액티브 패턴(122)의 폭보다 클 수 있다. 그러나, 본 발명이 상기 제1 및 제2 불순물 패턴들(220a, 220b)의 형상 및 구조를 이로 한정하는 것은 아니다.
상기 제1 및 제2 불순물 패턴들(220a, 220b)은 핀형 트랜지스터의 소스/드레인 영역들(source/drain regions)로 기능할 수 있다.
선택적으로, 상기 제1 및 제2 불순물 패턴들(220a, 220b)의 상부면으로, 불순물을 더 주입할 수 있다. 상기 불순물을 주입하는 공정은 빔 라인 이온 주입 공정을 포함할 수 있다. 이 경우, 상기 플라즈마 도핑 공정으로 불순물을 일차적으로 주입하였기 때문에 상기 빔 라인 이온 주입 공정을 짧을 시간 수행함으로써 상기 제1 및 제2 불순물 패턴들(220a, 220b)의 손상을 최소화할 수 있다. 상기 빔 라인 이온 주입 공정으로 불순물이 더 주입된 제1 및 제2 불순물 패턴들(220a, 220b)은 낮은 저항을 가져 상기 반도체 소자의 전기적 신뢰성을 향상시킬 수 있다.
이로써, 상기 핀형 액티브 상에 패턴 구조물(120), 제1 및 제2 불순물 패턴들(220a, 220b)을 포함하는 핀형 트랜지스터를 형성할 수 있다. 이 경우, 상기 패턴 구조물(120)의 절연 패턴(112)은 게이트 절연 패턴으로, 상기 패턴 구조물(120)의 라인 패턴(114)이 게이트 전극으로 기능할 수 있다.
도시되지는 않았으나, 상기 패턴 구조물(120)을 제거한 후, 게이트 절연 패턴 및 게이트 전극을 리플레이스먼트 공정으로 형성할 수 있다. 이에 대한 설명은 후속하여 상세하게 하기로 한다.
(반도체 소자의 제조 방법_제3 실시예 )
도 21a 내지 도 25a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 21b 내지 도 25b는 도 21a 내지 도 25a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 21a 및 도 21b를 참조하면, 기판(100)에 핀형 액티브 패턴(122), 소자 분리 패턴(106), 패턴 구조물(120), 제1 및 제2 불순물 패턴들(220a, 220b)을 형성할 수 있다. 상기 핀형 액티브 패턴(122), 상기 소자 분리 패턴(106), 상기 패턴 구조물(120), 상기 제1 및 제2 불순물 패턴들(220a, 220b)을 형성하는 공정은 도 4a 내지 8a, 도 4b 내지 도 8b과, 도 12a 내지 도 20a, 도 12b 내지 도 20b에서 설명된 공정으로 형성될 수 있다. 따라서, 상기에 대한 설명은 생략하기로 한다.
도 20a 및 도 20b의 결과물 상에 층간 절연막(230)을 형성할 수 있다. 상기 층간 절연막(230)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 상기 패턴 구조물(120)의 상부면이 노출될 때까지 상기 층간 절연막(230)을 평탄화할 수 있다.
도 22a 및 도 22b를 참조하면, 상기 패턴 구조물(120)의 제2 마스크 패턴(110), 라인 패턴(114) 및 절연 패턴(112)을 제거할 수 있다. 상기 패턴 구조물(120)을 제거함에 따라, 상기 핀형 액티브 패턴(122) 및 소자 분리 패턴(106)의 일부를 노출시키는 트렌치(232)가 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 상기 트렌치(232)의 측벽 및 바닥면을 따라 실질적으로 컨포멀하게 게이트 절연막(234) 형성될 수 있다. 상기 게이트 절연막(234)은 상기 트렌치를 완전하게 매립하지 않을 수 있다.
상기 게이트 절연막(234)은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 상기 게이트 절연막(234)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 24a 및 도 24b를 참조하면, 상기 게이트 절연막(234)이 형성된 트렌치(232)를 매립하는 게이트 전극막(236)을 형성할 수 있다.
일 실시예에 따르면, 상기 게이트 전극막(236)은 다층의 금속막들을 포함할 수 있다. 예를 들어, 상기 게이트 전극이 2개의 금속막을 포함하는 경우, 하부 금속막(236a)은 일함수를 조절하고, 상부 금속막(236b)은 상기 하부 금속막(236a)에 의해 한정된 공간을 채울 수 있다. 상기 하부 금속막(236a)의 예로는 TiN, TaN, TiC, 및 TaC을 들 수 있다. 상기 상부 금속막(236b)의 예로는 W 또는 Al을 들 수 있다. 다른 실시예에 따르면, 상기 게이트 전극막(236)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
도 25a 및 도 25b를 참조하면, 상기 층간 절연막(230)의 상부면이 노출될 때까지 상기 게이트 절연막(234) 및 상기 게이트 전극막(236)을 식각하여, 게이트 절연 패턴(240) 및 게이트 전극(242)을 형성할 수 있다.
이로써, 상기 핀형 액티브 패턴(122) 상에 상기 게이트 절연 패턴(240), 게이트 전극(242), 제1 및 제2 불순물 패턴들(220a, 220b)을 포함하는 핀형 트랜지스터를 형성할 수 있다.
이하에서는, 핀형 트랜지스터의 불순물 패턴 내 불순물의 농도를 살펴보기로 한다.
도 26a는 일반적인 핀형 트랜지스터의 불순물 패턴의 불순물 농도를 나타내는 단면도이며, 도 26b는 본 발명의 일 실시예에 따른 핀형 트래지스터의 불순물 패턴 내 불순물 농도를 나타내는 단면도이다.
도 26a의 일반적인 핀형 트랜지스터의 불순물 패턴(30a, 30b)은 선택적 에피택시얼 성장 공정으로 불순물 패턴을 형성한 후, 이온 빔을 이용하여 불순물 패턴으로 불순물을 주입하여 완성될 수 있다. 설명되지 않은 도면 부호 10, 20a, 20b, 40, 42a, 42b, 42, 44 및 50은 각각 기판, 핀형 액티브 패턴의 제1 영역, 핀형 액티브 패턴의 제2 영역, 게이트 절연 패턴, 하부 게이트 전극, 상부 게이트 전극, 게이트 전극, 스페이서 및 패턴 구조물에 대응된다.
도 26b의 본 발명의 일 실시예에 따른 핀형 트랜지스터의 불순물 패턴은 도 12a 내지 도 20b에 도시된 바와 같이 플라즈마 도핑 공정 후, 선택적 에피택시얼 성장 공정으로 불순물 패턴(220a)을 형성한 후, 열처리하여 완성될 수 있다. 설명되지 않은 도면 부호 100, 122a, 122b, 240, 242a, 242b, 242, 116 및 250은 각각 기판, 핀형 액티브 패턴의 제1 영역, 핀형 액티브 패턴의 제2 영역, 게이트 절연 패턴, 하부 게이트 전극, 상부 게이트 전극, 게이트 전극, 스페이서 및 패턴 구조물에 대응된다.
도 26a에 도시된 바와 같이, 일반적인 핀형 트랜지스터의 불순물 패턴(30a, 30b) 내 불순물 농도 분포는, 상부가 하부보다 넓고 고르게 분포한다. 특히, 핀형 액티브 패턴의 제1 영역(20a) 측면에 인접한 불순물 패턴에서, 상기 제1 영역(20a)의 측면을 따라 상부에서 하부로 갈수록 불순물의 농도가 급격하게 작아진다. 따라서, 상기 제1 영역(20a) 측면 하부에서 불순물 패턴은 높은 저항을 나타낸다.
도 26b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 핀형 트랜지스터의 불순물 패턴(220a, 220b) 내 불순물은 상부 및 하부 전체적으로 고르게 분포한다. 특히, 핀형 액티브 패턴의 제1 영역(122a) 측면에 인접한 불순물 패턴에서, 상기 제1 영역(122a)의 측면을 따라 상부에서 하부로 갈수록 실질적으로 균일한 농도 분포를 나타낸다.
( 응용예 )
도 27a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 27a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 반도체 소자(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 반도체 소자(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 반도체 소자리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 27b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 27b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 27a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
106: 소자 분리 패턴
122: 핀형 액티브 패턴
120, 250: 패턴 구조물
132a, 220a: 제1 불순물 패턴
132b, 220b: 제2 불순물 패턴

Claims (20)

  1. 기판을 식각하여 제1 방향으로 연장하는 예비 핀형 액티브 패턴(preliminary fin type active pattern)을 형성하는 단계;
    상기 예비 핀형 액티브 패턴의 하부를 덮는 소자 분리 패턴을 형성하는 단계;
    상기 예비 핀형 액티브 패턴을 가로지르는 제2 방향으로 연장하는 패턴 구조물(pattern structure)을 형성하는 단계;
    상기 패턴 구조물에 의해 노출된 예비 핀형 액티브 패턴을 식각하여, 제1 높이를 가지며 상기 패턴 구조물에 의해 덮이는 제1 영역과 상기 제1 높이보다 낮은 제2 높이를 가지며 상기 패턴 구조물들 양측의 제2 영역들을 포함하는 핀형 액티브 패턴을 형성하는 단계;
    플라즈마 도핑(plasma doping) 공정을 수행하여, 상기 제1 영역의 측면 및 상기 제2 영역들 상부면에 실질적으로 동일한 두께의 불순물 도핑 영역을 형성하는 단계; 및
    상기 제2 영역들 상에 선택적 에피택시얼 성장(selective epitaxial growth)으로 불순물 패턴들을 형성하는 단계를 포함하되,
    상기 제1 영역의 상기 측면에 인접한 상기 불순물 도핑 영역은, 상기 측면을 따라 균일한 두께 및 균일한 불순물 농도를 갖고,
    상기 제1 영역의 상기 측면에 인접한 상기 불순물 도핑 영역은, 그의 도전형이 상기 불순물 패턴들의 도전형과 동일하고, 그의 상기 불순물 농도가 상기 불순물 패턴들의 불순물 농도보다 낮은 LDD(light doping drain) 구조를 갖는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마 도핑 공정 후,
    상기 불순물 도핑 영역 상에 열처리 공정을 수행하여, 상기 불순물을 확산(diffusion) 및 활성화(activation)시키는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 열처리 공정은,
    제1 온도로 상기 불순물 도핑 영역을 1차 열처리하는 단계; 및
    상기 제1 온도보다 높은 제2 온도로 상기 불순물 도핑 영역을 2차 열처리하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 1차 열처리는, 급속 열처리(rapid thermal anneal, RTA), 급속 열산화(rapid thermal oxidation, RTO), 플라즈마 어닐링(plasma annealing) 및 마이크로파 어닐링(micro-wave annealing) 중 선택된 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 2차 열처리는, 스파이크 급속 열처리(spike RTA), 플래시 급속 열처리 (flash RTA) 및 레이저 어닐링(laser annealing) 중 선택된 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 플라즈마 도핑 공정은,
    상기 기판으로 불순물 가스를 제공하는 단계;
    플라즈마 상태를 형성하여, 상기 불순물 가스 내의 불순물을 이온화하는 단계; 및
    상기 기판에 바이어스를 인가하여, 상기 이온화된 불순물을 상기 제1 영역의 측면 및 상기 제2 영역들의 상부면으로 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 불순물 가스는 붕소(B)를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 불순물 가스는 탄소(C)를 더 포함하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 영역들 상에 선택적 에피택시얼 성장되는 상기 불순물 패턴들은 압축 스트레스 물질을 포함하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 불순물 가스는 비소(As) 또는 인(P)을 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 영역들 상에 선택적 에피택시얼 성장되는 상기 불순물 패턴들은 상기 기판에 포함된 물질이나 인장 스트레스 물질을 포함하는 반도체 소자의 제조 방법.
  12. 제6항에 있어서,
    상기 플라즈마 도핑 공정은, 상기 기판으로 희석 가스를 제공하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 희석 가스는 아르곤 가스(Ar), 네온 가스(Ne), 헬륨 가스(He), 수소 가스(H2), 크립톤 가스(Kr) 및 제논 가스(Xe) 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  14. 제1항에 있어서,
    상기 제2 영역들의 불순물 도핑 영역을 선택적으로 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  15. 제1항에 있어서,
    상기 불순물 패턴들을 형성하는 단계는,
    상기 선택적 에피택시얼 성장 시 불순물을 인-시튜(in-situ)로 주입하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  16. 제1항에 있어서,
    상기 플라즈마 도핑 공정 후,
    상기 플라즈마 도핑 공정 시 발생되는 부산물을 세정하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  17. 제1항에 있어서,
    상기 플라즈마 도핑 공정 후,
    상기 불순물 도핑 영역 상에 패시베이션 막(passivation layer)를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 패시베이션 막을 형성하는 단계는,
    상기 불순물 도핑 영역으로 산소 플라즈마(oxygen plasma)를 제공하는 단계를 포함하는 반도체 소자의 제조 방법.
  19. 제1항에 있어서,
    상기 플라즈마 도핑 공정 후,
    상기 불순물 도핑 영역에 낙-인(knock-in) 공정을 수행하는 단계를 더 포함하되,
    상기 낙-인 공정은 아르곤 가스(Ar), 네온 가스(Ne), 헬륨 가스(He), 수소 가스(H2), 크립톤 가스(Kr) 및 제논 가스(Xe) 중 적어도 하나를 포함하는 낙-인 가스를 이용하여 진행되는 반도체 소자의 제조 방법.
  20. 제1항에 있어서,
    상기 패턴 구조물을 형성하는 단계는,
    상기 핀형 액티브 패턴 상에 절연막 및 물질막을 순차적으로 형성하는 단계;
    상기 물질막 상에 상기 제2 방향으로 연장하는 마스크 패턴(mask pattern)을 형성하는 단계;
    상기 마스크 패턴을 이용하는 식각 공정으로 상기 물질막 및 상기 절연막을 식각하여, 라인 패턴 및 절연 패턴을 형성하는 단계; 및
    상기 라인 패턴 및 상기 절연 패턴 측면에 스페이서(spacer)를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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