KR100587090B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다. 이 방법은, 액티브 영역 및 필드 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판에 1차 채널 이온주입 공정을 수행하는 단계; 상기 1차 채널 이온주입 공정이 완료된 기판 상에 하드마스크막 및 게이트 형성영역을 노출시키는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 이온주입 마스크로 이용하여 상기 기판에 상기 1차 채널 이온주입 공정보다 고농도로 2차 채널 이온주입 공정을 수행하여, 게이트 형성영역 및 이와 인접하는 양측 기판내에 도핑 영역을 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 이용하여 하드마스크막을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 식각후 잔류된 하드마스크막을 식각 장벽으로 이용하여 기판을 식각하여 홈을 형성하는 단계; 상기 식각후 잔류된 하드마스크막을 제거하는 단계; 상기 하드마스크막의 제거 공정이 완료된 기판의 홈 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판에 소스 및 드레인 영역을 형성하는 단계;를 포함한다.

Description

반도체 소자의 트랜지스터 제조방법{Method for manufacturing transistor in semiconductor device}
도 1은 종래기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 단면도.
도 2는 종래기술에 따른 문제점을 나타내는 도면.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 실리콘 기판 31: 소자분리막
20: 1차 채널 이온주입 공정 32,32a: 하드마스크막
33: 감광막 패턴 34: 2차 채널 이온주입 공정
35: 도핑 영역 36: 홈
37,37a: 게이트 절연막 38,38a: 게이트 도전막
39,39a: 게이트 하드마스크막 40: 게이트
41: LDD 영역 42: 스페이서
43: 소스 및 드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
최근, 소자의 디자인 룰이 100㎚ 이하로 감소됨에 따라, 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 셀 트랜지스터의 Vt 타겟을 구현함에 있어서, 기존의 평면(planar) 트랜지스터 구조로는 그 한계에 부딪히고 있다. 이에 따라, 트랜지스터를 소위 리세스 채널 구조로 형성하는 방법이 제안되었다. 이러한 리세스 채널 구조를 갖는 트랜지스터는, 게이트가 형성될 영역에 해당하는 기판의 액티브 영역 부위를 선택적으로 식각하여 리세스시킴으로써, 채널 길이가 확보되도록 하는 것이다.
도 1은 종래기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 단면도이다. 먼저, 액티브 영역 및 필드 영역이 정의되고, 필드 영역에 소자분리막(11)이 구비된 실리콘 기판(10)을 제공한다. 이어서, 기판(10)의 게이트 형성영역에 해당하는 부분을 선택적으로 식각하여 리세스시킴으로써, 홈(리세스 채널 구조)(12)을 형성한다. 다음으로, 홈(12)을 포함한 기판(10) 표면에 스크린산화막(도시안됨)을 형성한 상태에서, 웰 이온주입 및 채널 이온주입 공정 등을 차례로 수행한다. 채널 이온주입 공정은, 이온주입 도우즈량을 1E13 atoms/㎠ 정도로 하여 수행한다.
그런 후에, 홈(12)을 포함한 기판(10)의 표면에 게이트 산화막(도시안됨), 게이트 도전막(도시안됨) 및 게이트 하드마스크막(도시안됨)을 차례로 형성한 다음, 이들을 선택적으로 식각하여 홈(12) 상에 게이트(16)를 형성한다. 이때, 도 1에서 미설명한 도면부호 13은 식각후 잔류된 게이트 도전막을 나타내고, 14는 식각후 잔류된 게이트 도전막을 나타내며, 15는 식각후 잔류된 게이트 하드마스크막을 나타낸다. 다음으로, 게이트(16) 양측의 기판(10)에 저농도 불순물 이온주입을 수행하여 LDD(lightly doped drain) 영역(17)을 형성한다. 계속해서, 게이트(16)의 양측벽에 스페이서(18)를 형성한 후, 스페이서(18)를 포함한 게이트(16) 양측의 기판(10)에 고농도 불순물 이온주입을 수행하여 소스 및 드레인 영역(19)을 형성한다.
도 2는 종래기술에 따른 문제점을 나타내는 도면으로서, 리세스 채널 구조를 갖는 셀 트랜지스터에 대한 포텐셜 분포를 보여주는 시뮬레이션이다. 이 시뮬레이션 결과는, 게이트 전압은 그라운드로, 스토리지 노드에는 1.0 V의 바이어스 전압을 인가하는 조건에서 얻은 것이다. 종래기술에 따른 반도체 소자의 트랜지스터 제조방법에 있어서는, 도 2에 도시한 바와 같이, 리세스 채널 구조를 갖는 게이트(16)의 측면부에 대응하는 채널 영역에 공핍 영역(depletion region)이 크게 확장됨으로써 누설 전류가 발생된다. 이에 따라, 데이타 유지 시간(data retention time)이 감소되어, 소자의 리프레쉬 특성이 저하되는 문제가 있었다. 여기서, 도 2의 도면부호 A는 공핍이 가장 심한 영역을 나타낸다.
따라서, 본 발명은 선행기술에 따른 반도체 소자의 트랜지스터 제조방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 리세스 채널 구조를 갖는 게이트의 측면부에 대응하는 채널 영역에 공핍 영역이 형성되는 것을 억제함으로써, 누설 전류를 감소시키고, 데이타 유지 시간을 증가시켜, 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 트랜지스터 제조방법이 제공되고: 이 방법은, 액티브 영역 및 필드 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판에 1차 채널 이온주입 공정을 수행하는 단계; 상기 1차 채널 이온주입 공정이 완료된 기판 상에 하드마스크막 및 게이트 형성영역을 노출시키는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 이온주입 마스크로 이용하여 상기 기판에 상기 1차 채널 이온주입 공정보다 고농도로 2차 채널 이온주입 공정을 수행하여, 게이트 형성영역 및 이와 인접하는 양측 기판내에 도핑 영역을 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 이용하여 하드마스크막을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 식각후 잔류된 하드마스크막을 식각 장벽으로 이용하여 기판을 식각하여 홈을 형성하는 단계; 상기 식각후 잔류된 하드마스크막을 제거하는 단계; 상기 하드마스크막의 제거 공정이 완료된 기판의 홈 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판에 소스 및 드레인 영역을 형성하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 1차 채널 이온주입 공정은, 이온주입 소 스로서 BF2를 이용한다.
본 발명의 다른 일면에 따라, 상기 1차 채널 이온주입 공정은, 이온주입 도우즈량을 1E12~3E13 atoms/㎠로 하고, 이온주입 에너지를 10~50 keV로 하여 수행한다.
본 발명의 다른 일면에 따라, 상기 1차 채널 이온주입 공정은, 틸트 조건을 3~7°로 하여 수행한다.
본 발명의 다른 일면에 따라, 상기 하드마스크막은 다결정실리콘막 및 질화막으로 구성된 군으로부터 선택되는 어느 하나이다.
본 발명의 다른 일면에 따라, 상기 2차 채널 이온주입 공정은, 이온주입 소스로서 BF2를 이용한다.
본 발명의 다른 일면에 따라, 상기 2차 채널 이온주입 공정은, 이온주입 도우즈량을 5E13~5E14 atoms/㎠로 하고, 이온주입 에너지를 30~50 keV로 하여 수행한다.
본 발명의 다른 일면에 따라, 상기 2차 채널 이온주입 공정은, Rp를 500~1,500 Å으로 하여 수행한다.
본 발명의 다른 일면에 따라, 상기 2차 채널 이온주입 공정은, 틸트 조건을 3~7°로 하여 수행한다.
본 발명의 다른 일면에 따라, 상기 홈의 깊이는 300~2,000 Å이다.
본 발명의 다른 일면에 따라, 상기 게이트를 형성하는 단계;는, 상기 하드마 스크막의 제거 공정이 완료된 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막을 차례로 형성하는 단계; 및 상기 게이트 하드마스크막, 게이트 도전막 및 게이트 절연막을 선택적으로 식각하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 게이트 절연막으로서 산화막 및 질화산화막으로 구성된 군으로부터 선택되는 어느 하나를 이용한다.
본 발명의 다른 일면에 따라, 상기 게이트 절연막으로서 고유전율 물질을 사용한다.
본 발명의 다른 일면에 따라, 상기 고유전율 물질로서, HfO2, HfxSiyO, Ta2O5, Al2O3 및 ZrO2로 구성된 군으로부터 선택되는 어느 하나를 이용한다.
본 발명의 다른 일면에 따라, 상기 고유전율 물질은, ALD 방법으로 증착된다.
본 발명의 다른 일면에 따라, 상기 게이트 절연막은, 1차로 산화막을 형성한 후, 재산화 공정을 추가로 수행하여 듀얼 게이트 산화막으로 형성한다.
본 발명의 다른 일면에 따라, 상기 게이트 도전막으로서, 다결정실리콘막, WNx막 및 W막의 3중 적층막, 다결정실리콘막 및 WSix막의 2중 적층막, 다결정실리콘막 및 CoSix막의 2중 적층막, 다결정실리콘막 및 NiSix막의 2중 적층막, 다결정실리콘막 및 CrSix막의 2중 적층막, 다결정실리콘막 및 TiSix막의 2중 적층막, 도핑된 다결정실리콘막 및 poly-Si1-xGex(x=0.01~0.99)막으로 구성된 군으로부터 선택되는 어느 하나를 이용한다.
본 발명의 다른 일면에 따라, 반도체 소자의 트랜지스터 제조방법이 제공되고: 이 방법은, 액티브 영역 및 필드 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 하드마스크막 및 게이트 형성영역을 노출시키는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 이온주입 마스크로 이용하여 상기 기판에 1차 채널 이온주입 공정을 수행하여, 게이트 형성영역 및 이와 인접하는 양측 기판내에 도핑 영역을 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 이용하여 하드마스크막을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 식각후 잔류된 하드마스크막을 식각 장벽으로 이용하여 기판을 식각하여 홈을 형성하는 단계; 상기 식각후 잔류된 하드마스크막을 제거하는 단계; 상기 하드마스크막의 제거 공정이 완료된 기판에 2차 채널 이온주입 공정을 수행하는 단계; 상기 2차 채널 이온주입 공정이 완료된 기판의 홈 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판에 소스 및 드레인 영역을 형성하는 단계;를 포함하고, 상기 1차 채널 이온주입 공정은 상기 2차 채널 이온주입 공정보다 고농도로 수행된다.
본 발명의 다른 일면에 따라, 상기 1차 채널 이온주입 공정은, 이온주입 소스로서 BF2를 이용한다.
본 발명의 다른 일면에 따라, 상기 1차 채널 이온주입 공정은, 이온주입 도우즈량을 5E13~5E14 atoms/㎠로 하고, 이온주입 에너지를 30~50 keV로 하여 수행한다.
본 발명의 다른 일면에 따라, 상기 1차 채널 이온주입 공정은, Rp를 500~1,500 Å으로 하여 수행한다.
본 발명의 다른 일면에 따라, 상기 1차 채널 이온주입 공정은, 틸트 조건을 3~7°로 하여 수행한다.
본 발명의 다른 일면에 따라, 상기 2차 채널 이온주입 공정은, 이온주입 소스로서 BF2를 이용한다.
본 발명의 다른 일면에 따라, 상기 2차 채널 이온주입 공정은, 이온주입 도우즈량을 1E12~3E13 atoms/㎠로 하고, 이온주입 에너지를 10~50 keV로 하여 수행한다.
본 발명의 또 다른 일면에 따라, 상기 2차 채널 이온주입 공정은, 틸트 조건을 3~7°로 하여 수행한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a에 도시한 바와 같이, 액티브 영역 및 필드 영역이 정의되고, 필드 영역에 소자분리막(31)이 구비된 실리콘 기판(30)을 제공한다. 이어서, 결과물에 웰 이온주입 공정(도시안됨) 및 어닐 공정(도시안됨)을 차례로 수행한 다음, 1차 채널 이온주입 공정(20)을 수행한다. 1차 채널 이온주입 공정(20)은 이온주입 소스를 BF2로 하고, 이온주입 도우즈량을 1E12~3E13 atoms/㎠로 하고, 이온주입 에너지를 10~50 keV로 하여 수행한다. 또한, 1차 채널 이온주입 공정(20) 시, 이온주입에 의한 채널링 효과를 최소화하기 위해, 웨이퍼를 3~7°로 틸트할 수도 있다.
도 3b에 도시한 바와 같이, 결과물 상에 하드마스크막(32) 및 게이트 형성영역을 노출시키는 감광막 패턴(33)을 차례로 형성한다. 하드마스크막(32)은 다결정실리콘막 및 질화막으로 구성된 군으로부터 선택되는 어느 하나이며, 이때 다결정실리콘막은, SiH4를 소스로 이용하여 LPCVD(low pressure chemical vapor deposition) 방식으로 형성한다. 실리콘 기판(30)과 하드마스크막(32) 사이에 스크린산화막(도시안됨)이 형성될 수 있으며, 이 스크린산화막은 O2 또는 H2 분위기하에서 형성된다.
도 3c에 도시한 바와 같이, 감광막 패턴(33)을 이온주입 마스크로 이용하여 기판(30)에 2차 채널 이온주입 공정(34)을 수행함으로써, 게이트 형성영역 및 이와 인접하는 양측 기판내에 도핑 영역(35)을 형성한다. 2차 채널 이온주입 공정(34)은, 이온주입 소스를 BF2로 하고, 이온주입 도우즈량을 5E13~5E14 atoms/㎠로 하고, 이온주입 에너지를 30~50 keV로 하며, Rp를 500~1,500 Å으로 하여 수행한다. 2차 채널 이온주입 공정(34) 시, 이온주입에 의한 채널링 효과를 최소화하기 위해, 웨이퍼를 3~7°로 틸트할 수도 있다.
상기 2차 채널 이온주입 공정(34)은, 1차 채널 이온주입 공정(20)에 비해 10 배 이상 높은 도우즈량으로 수행되므로, 2차 채널 이온주입 공정(34)에 의해 형성되는 도핑 영역(35)은, 후속적으로 형성되는 리세스 채널 구조를 갖는 게이트의 측면부에 대응하는 채널 영역의 도핑 농도를 다른 채널 영역의 도핑 농도에 비해 10배 이상 높게 확보해준다. 이에 따라, 후속의 리세스 채널 구조를 갖는 게이트의 측면부에 대응하는 채널 영역에 공핍 영역이 형성되는 것을 억제할 수 있다.
도 3d에 도시한 바와 같이, 감광막 패턴(33)을 식각 장벽으로 이용하여 하드마스크막(32)을 식각한 후, O3 플라즈마를 이용하여 감광막 패턴(33)을 제거한다. 계속해서, 결과물을 습식 세정한다. 그런다음, 식각후 잔류된 하드마스크막(32a)을 식각 장벽으로 이용하여 실리콘 기판(30)을 식각하여 리세스시킴으로써, 홈(리세스 채널 구조)(36)을 형성한다. 이때, 홈(36)의 깊이는 300~2,000 Å이다.
도 3e에 도시한 바와 같이, 식각후 잔류된 하드마스크막(32a)을 제거한다. 이때, 하드마스크막(32a)이 질화막일 경우에는, 인산 용액을 이용한 습식 식각을 수행하여 제거한다. 한편, 상기 1차 채널 이온주입 공정(20)을, 전술한 바와 같이 웰 이온주입 및 어닐 공정을 차례로 수행한 후에 수행하는 대신에, 상기 식각후 잔류된 하드마스크막(32a)을 제거한 후에 수행할 수도 있다.
그런 다음, 도면에 도시하지는 않았지만, 상기 홈(36) 형성시의 식각 데미지를 회복시키기 위해 홈(36)을 포함한 기판(30)의 표면을 산화시킨 후, 이 산화 공정이 완료된 기판(30)에 HF 및 BOE로 구성된 군으로부터 선택되는 어느 하나를 이용한 습식 세정 공정을 수행한다. 이어서, 홈(36)을 포함한 기판(30)의 표면에 10~100 Å 두께의 게이트 절연막(37)을 형성한다. 게이트 절연막(37)으로서, O2 및 H20로 구성된 군으로부터 선택되는 어느 하나의 분위기하에서 수행되는 산화 공정에 의해 얻어지는 산화막을 이용하거나, 또는 산화막을 형성한 후, 이 산화막에 N2 플라즈마를 이용한 질화 공정을 수행함으로써 얻어지는 질화산화막을 이용할 수도 있다. 게이트 절연막(37)으로서, 고유전율 물질을 사용할 수도 있다. 고유전율 물질로서, HfO2, HfxSiyO, Ta2O5, Al2O3 및 ZrO2로 구성된 군으로부터 선택되는 어느 하나를 이용한다. 이러한 고유전율 물질은 원자층증착(atomic layer deposition: ALD) 방법으로 형성한다. 또한, 게이트 절연막(37)은, 1차로 산화막을 형성한 후, 재산화 공정을 추가로 수행하여 듀얼 게이트 산화막으로 형성할 수도 있다.
다음으로, 게이트 절연막(37) 상에 게이트 도전막(38)을 형성한 다음, 이 게이트 도전막(38)을 씨엠피 또는 에치백하여 그 표면을 평탄화한다. 게이트 도전막(38)은 도핑된 다결정실리콘을 이용하여 500~2,000 Å의 두께로 형성한다. 그런다음, 게이트 도전막(38) 상에 게이트 하드마스크막(39)을 형성한다. 게이트 하드마스크막(39)은, Si3N4막 및 산화막으로 구성된 군으로부터 선택되는 어느 하나이다.
도 3f에 도시한 바와 같이, 게이트 하드마스크막(39), 게이트 도전막(38) 및 게이트 절연막(37)을 선택적으로 식각하여 홈(36) 상에 게이트(40)를 형성한다. 이때, 도 3f에서 미설명한 도면부호 37a, 38a 및 39a는 각각 식각후 잔류된 게이트 절연막, 식각후 잔류된 게이트 도전막 및 식각후 잔류된 게이트 하드마스크막을 나 타낸다. 다음으로, 게이트(40) 형성시의 식각 데미지를 회복시키기 위해 재산화 공정을 실시하여 게이트(40)의 측벽 및 실리콘 기판(30)의 표면에 산화막(도시안됨)을 성장시킨 후, 결과물에 선택적으로 저농도 불순물 이온주입 공정을 수행하여 게이트(40) 양측의 기판(30)에 LDD 영역(41)을 형성한다.
도 3g에 도시한 바와 같이, 게이트(40)의 양측벽에 스페이서(42)를 형성한 후, 결과물에 선택적으로 고농도 불순물 이온주입 공정을 수행하여 스페이서(42)를 포함한 게이트(40) 양측의 기판(30)에 소스 및 드레인 영역(43)을 형성한다.
한편, 전술한 바와 같이 게이트 도전막(38) 물질로서, 도핑된 다결정실리콘막을 사용할 수가 있지만, 도핑된 다결정실리콘막 대신에 다결정실리콘막, WNx막 및 W막의 3중 적층막, 다결정실리콘막 및 WSix막의 2중 적층막, 다결정실리콘막 및 CoSix막의 2중 적층막, 다결정실리콘막 및 NiSix막의 2중 적층막, 다결정실리콘막 및 CrSix막의 2중 적층막, 다결정실리콘막 및 TiSix막의 2중 적층막, 및 poly-Si1-xGex(x=0.01~0.99)막으로 구성된 군으부터 선택되는 어느 하나를 사용할 수도 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 채널 구조를 갖는 게이트의 측면부에 대응하는 채널 영역의 도핑 농도가 다른 채널 영역에 비해 10배 이상 크게 확보되도록, 고농도의 채널 이온주입 공정을 추가로 수행함으로써, 리세스 채널 구조를 갖는 게이트의 측면부에 대응하는 채널 영역에 공핍 영역이 형성되는 것을 억제할 수 있다. 따라서, 본 발명은 누설 전류를 감소시킬 수 있으므로, 소자의 데이타 유지 시간을 증가시켜 리프레쉬 특성을 개선할 수 있다.

Claims (25)

  1. 반도체 소자의 트랜지스터 제조방법에 있어서,
    액티브 영역 및 필드 영역이 정의된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판에 1차 채널 이온주입 공정을 수행하는 단계;
    상기 1차 채널 이온주입 공정이 완료된 기판 상에 하드마스크막 및 게이트 형성영역을 노출시키는 감광막 패턴을 차례로 형성하는 단계;
    상기 감광막 패턴을 이온주입 마스크로 이용하여 상기 기판에 상기 1차 채널 이온주입 공정보다 고농도로 2차 채널 이온주입 공정을 수행하여, 게이트 형성영역 및 이와 인접하는 양측 기판내에 도핑 영역을 형성하는 단계;
    상기 감광막 패턴을 식각 장벽으로 이용하여 하드마스크막을 식각하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 식각후 잔류된 하드마스크막을 식각 장벽으로 이용하여 기판을 식각하여 홈을 형성하는 단계;
    상기 식각후 잔류된 하드마스크막을 제거하는 단계;
    상기 하드마스크막의 제거 공정이 완료된 기판의 홈 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 기판에 소스 및 드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 1차 채널 이온주입 공정은, 이온주입 소스로서 BF2를 이용하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 1차 채널 이온주입 공정은, 이온주입 도우즈량을 1E12~3E13 atoms/㎠로 하고, 이온주입 에너지를 10~50 keV로 하여 수행하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 1차 채널 이온주입 공정은, 틸트 조건을 3~7°로 하여 수행하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 하드마스크막은 다결정실리콘막 및 질화막으로 구성된 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 2차 채널 이온주입 공정은, 이온주입 소스로서 BF2를 이용하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 2차 채널 이온주입 공정은, 이온주입 도우즈량을 5E13~5E14 atoms/㎠로 하고, 이온주입 에너지를 30~50 keV로 하여 수행하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 2차 채널 이온주입 공정은, Rp를 500~1,500 Å으로 하여 수행하는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 2차 채널 이온주입 공정은, 틸트 조건을 3~7°로 하여 수행하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 홈의 깊이는 300~2,000 Å인 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서,
    상기 게이트를 형성하는 단계;는,
    상기 하드마스크막의 제거 공정이 완료된 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막을 차례로 형성하는 단계; 및
    상기 게이트 하드마스크막, 게이트 도전막 및 게이트 절연막을 선택적으로 식각하는 단계;를 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    상기 게이트 절연막으로서 산화막 및 질화산화막으로 구성된 군으로부터 선택되는 어느 하나를 이용하는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서,
    상기 게이트 절연막으로서 고유전율 물질을 사용하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    상기 고유전율 물질로서, HfO2, HfxSiyO, Ta2O5, Al2O3 및 ZrO2로 구성된 군으로부터 선택되는 어느 하나를 이용하는 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서,
    상기 고유전율 물질은, ALD 방법으로 증착되는 것을 특징으로 하는 방법.
  16. 제 11 항에 있어서,
    상기 게이트 절연막은, 1차로 산화막을 형성한 후, 재산화 공정을 추가로 수행하여 듀얼 게이트 산화막으로 형성하는 것을 특징으로 하는 방법.
  17. 제 11 항에 있어서,
    상기 게이트 도전막으로서, 다결정실리콘막, WNx막 및 W막의 3중 적층막, 다결정실리콘막 및 WSix막의 2중 적층막, 다결정실리콘막 및 CoSix막의 2중 적층막, 다결정실리콘막 및 NiSix막의 2중 적층막, 다결정실리콘막 및 CrSix막의 2중 적층막, 다결정실리콘막 및 TiSix막의 2중 적층막, 도핑된 다결정실리콘막 및 poly-Si1-xGex(x=0.01~0.99)막으로 구성된 군으로부터 선택되는 어느 하나를 이용하는 것을 특징으로 하는 방법.
  18. 반도체 소자의 트랜지스터 제조방법에 있어서,
    액티브 영역 및 필드 영역이 정의된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 하드마스크막 및 게이트 형성영역을 노출시키는 감광막 패턴을 차례로 형성하는 단계;
    상기 감광막 패턴을 이온주입 마스크로 이용하여 상기 기판에 1차 채널 이온주입 공정을 수행하여, 게이트 형성영역 및 이와 인접하는 양측 기판내에 도핑 영역을 형성하는 단계;
    상기 감광막 패턴을 식각 장벽으로 이용하여 하드마스크막을 식각하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 식각후 잔류된 하드마스크막을 식각 장벽으로 이용하여 기판을 식각하여 홈을 형성하는 단계;
    상기 식각후 잔류된 하드마스크막을 제거하는 단계;
    상기 하드마스크막의 제거 공정이 완료된 기판에 2차 채널 이온주입 공정을 수행하는 단계;
    상기 2차 채널 이온주입 공정이 완료된 기판의 홈 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 기판에 소스 및 드레인 영역을 형성하는 단계;를 포함하고, 상기 1차 채널 이온주입 공정은 상기 2차 채널 이온주입 공정보다 고농도로 수행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  19. 제 18 항에 있어서,
    상기 1차 채널 이온주입 공정은, 이온주입 소스로서 BF2를 이용하는 것을 특징으로 하는 방법.
  20. 제 18 항에 있어서,
    상기 1차 채널 이온주입 공정은, 이온주입 도우즈량을 5E13~5E14 atoms/㎠로 하고, 이온주입 에너지를 30~50 keV로 하여 수행하는 것을 특징으로 하는 방법.
  21. 제 18 항에 있어서,
    상기 1차 채널 이온주입 공정은, Rp를 500~1,500 Å으로 하여 수행하는 것을 특징으로 하는 방법.
  22. 제 18 항에 있어서,
    상기 1차 채널 이온주입 공정은, 틸트 조건을 3~7°로 하여 수행하는 것을 특징으로 하는 방법.
  23. 제 18 항에 있어서,
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  24. 제 18 항에 있어서,
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  25. 제 18 항에 있어서,
    상기 2차 채널 이온주입 공정은, 틸트 조건을 3~7°로 하여 수행하는 것을 특징으로 하는 방법.
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