CN113690144B - Mos晶体管及其制造方法与包含mos晶体管的三维存储器 - Google Patents
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Abstract
本公开提供了一种MOS晶体管及其制造方法，以及包括该MOS晶体管的三维存储器。根据本公开的一种MOS晶体管的制造方法包括：提供半导体衬底，半导体衬底包括有高压器件区和低压器件区；在高压器件区形成高压器件栅极，在低压器件区形成低压器件栅极；在高压器件栅极的两侧以及低压器件栅极的两侧均形成侧墙，其中，在高压器件栅极的两侧形成的侧墙的宽度大于在低压器件栅极的两侧形成的侧墙的宽度；以及在高压器件栅极的侧墙的两侧的半导体衬底中形成高压器件区的源极和漏极，在低压器件栅极的侧墙的两侧的半导体衬底中形成低压器件区的源极和漏极。
Description
技术领域
本申请涉及半导体制造领域，更具体地，涉及MOS晶体管的结构及制造。
背景技术
在MOS晶体管的前段工艺中，高压器件(HV device)与低压器件(LV device)对于热载流子效应(HCI)的敏感程度是不一样的。传统工艺中，为了改善HV device的HCI效应，会使源漏极离子注入(SD IMP)到导电沟道的其间的电场更加缓变，以减少电场对热载流子的加速效应从而抑制HCI效应。最直接的方法是加大侧墙(SPACER)的宽度,很多时候可以解决大部分的HCI问题。HV device因为源漏极离子注入的能量和剂量更大导致HV device迫切需要扩大侧墙宽度，但是LV/LLV device不需要。
然而，目前较大尺寸结构中HV device与LV device通常经由共同的工艺步骤形成相同的侧墙。因为HV device和LV/LLV device的HCI不同，在侧墙的宽度满足HV HCI需求的情况下，对于LV/LLV device该宽度则是过大的，势必会影响到LV区域的开启电压，造成LVdevice速度变慢，并且使得后续形成接触(CT)的工艺窗口变小，不利于器件尺寸的小型化以及LV/LLV device性能的提高。
发明内容
本申请提供了可至少部分解决现有技术中存在的上述问题的方法和装置。
根据一个方面，本申请提供了一种MOS晶体管的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括有高压器件区和低压器件区；在所述高压器件区形成高压器件栅极，在所述低压器件区形成低压器件栅极；在所述高压器件栅极的两侧以及所述低压器件栅极的两侧均形成侧墙，其中，在所述高压器件栅极的两侧形成的所述侧墙的宽度大于在所述低压器件栅极的两侧形成的所述侧墙的宽度；以及在所述高压器件栅极的所述侧墙的两侧的所述半导体衬底中形成所述高压器件区的源极和漏极，在所述低压器件栅极的所述侧墙的两侧的所述半导体衬底中形成所述低压器件区的源极和漏极。
在一个实施方式中，在所述高压器件栅极的两侧以及所述低压器件栅极的两侧均形成侧墙包括：在所述半导体衬底上形成覆盖所述高压器件栅极和所述低压器件栅极的保护层；在所述保护层的对应于所述低压器件区的部分上方形成掩模层；对所述保护层的对应于所述高压器件区的部分进行等离子体轰击，以改变所述高压器件区对应的所述保护层表面的性能；去除所述掩模层；以及对所述保护层进行后刻蚀。
在一个实施方式中，对所述保护层进行后刻蚀包括：湿法刻蚀所述保护层，其中所述低压器件区对应的所述保护层被去除的厚度大于所述高压器件区对应的所述保护层被去除的厚度；以及干法刻蚀剩余的所述保护层，仅保留位于所述高压器件栅极和所述低压器件栅极两侧的所述保护层，以分别形成所述高压器件栅极两侧的侧墙和所述低压器件栅极两侧的侧墙。
在一个实施方式中，所述保护层的材料包括氮化硅，所述掩模层的材料包括光致抗蚀剂。
在一个实施方式中，对暴露的所述高压器件区对应的所述保护层区域进行等离子体轰击，以改变所述高压器件区对应区域的所述保护层表面的性能包括：将所述性能改变为使得所述高压器件区对应区域的所述保护层的湿法刻蚀速率降低。
在一个实施方式中，在所述高压器件区形成高压器件栅极，在所述低压器件区形成低压器件栅极之前，所述方法还包括：在所述半导体衬底表面形成栅介质层，所述高压器件栅极以及所述低压器件栅极形成于所述栅介质层的表面。
在一个实施方式中，位于所述高压器件区的表面的所述栅介质层的厚度大于位于所述低压器件区的表面的所述栅介质层的厚度。
在一个实施方式中，在所述高压器件区的表面形成高压器件栅极，在所述低压器件区的表面形成低压器件栅极之后，所述方法还包括：在所述高压器件栅极的两侧的所述半导体衬底中形成低掺杂源漏区；以及在所述低压器件栅极的两侧的所述半导体衬底中形成低掺杂源漏区。
根据另一个方面，本申请提供了一种MOS晶体管，包括：半导体衬底，所述半导体衬底包括有高压器件区和低压器件区；高压器件栅极，形成于所述高压器件区的表面；低压器件栅极，形成于所述低压器件区的表面；以及侧墙，分别形成于所述高压器件栅极的两侧以及所述低压器件栅极的两侧，其中，在所述高压器件栅极的两侧形成的所述侧墙的宽度大于在所述低压器件栅极的两侧形成的所述侧墙的宽度。
在一个实施方式中，所述MOS晶体管还包括：高压器件区的源极和漏极，形成于所述高压器件栅极的所述侧墙的两侧的所述半导体衬底中，以及低压器件区的源极和漏极，形成于所述低压器件栅极的所述侧墙的两侧的所述半导体衬底中。
在一个实施方式中，所述MOS晶体管还包括：栅介质层，形成于所述半导体衬底的表面，在所述栅介质层的表面进一步形成有所述高压器件栅极以及所述低压器件栅极。
在一个实施方式中，位于所述高压器件区的表面的所述栅介质层的厚度大于位于所述低压器件区的表面的所述栅介质层的厚度。
根据另一个方面，本申请还提供了一种三维存储器，所述三维存储器包括外围电路和存储结构，所述外围电路包括前文所述本申请提供的MOS晶体管。
在一个实施方式中，所述外围电路与所述存储结构在垂直于所述半导体衬底的表面的方向上堆叠设置；或者，所述外围电路与所述存储结构在平行于所述半导体衬底的表面的方向上并列设置。
附图说明
通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是根据本申请实施方式的制造MOS晶体管的方法的流程图。
图2是根据本申请实施方式在MOS晶体管的高压器件区和低压器件区上方沉积保护层后晶体管结构的剖面示意图；
图3是根据本申请实施方式在不暴露低压器件区结构的情况下，对高压器件区表面沉积的保护层进行等离子体轰击的示意图；
图4是根据本申请实施方式对经过湿法刻蚀后剩余的保护层再进行干法刻蚀的示意图；以及
图5是根据本申请实施方式得到高压器件栅极侧墙宽度大于低压器件栅极侧墙宽度的晶体管结构的剖面示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
此外，在本文中，当描述一个部分位于另一部分“上”时，例如“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”并非绝对表示以重力方向为基准位于之上之意，也不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
图1是根据本申请实施方式的制造MOS晶体管的方法的流程图。
参见图1，该方法1000可包括如下步骤：
S1，提供半导体衬底100，半导体衬底100包括有高压器件区300和低压器件区400；
S2，在高压器件区300形成高压器件栅极320，在低压器件区400形成低压器件栅极420；
S3，在高压器件栅极320的两侧以及低压器件栅极420的两侧均形成侧墙(350和450，参见图5)，其中，在高压器件栅极320的两侧形成的侧墙350的宽度大于在低压器件栅极420的两侧形成的侧墙450的宽度；以及
S4，在高压器件栅极320的侧墙350的两侧的半导体衬底100中形成高压器件区300的源极和漏极330，在低压器件栅极420的侧墙450的两侧的半导体衬底100中形成低压器件区400的源极和漏极430。
下面将结合上述各步骤以及本文的附图2-图5对本申请所提供的一种MOS晶体管的制造方法作进一步的详细介绍。
首先，如步骤S1中所述，需要提供半导体衬底100，可参见图2，半导体衬底100的材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等，以及这些物质的组合。在一个实施方式中，半导体衬底100例如是掺杂的单晶硅衬底。半导体衬底100可以是P型衬底或N型衬底，衬底100中还可以包括N阱和/或P阱。以N型MOS晶体管为例，可以采用P型衬底或具有P阱的N型衬底。可以理解的是，本申请不限于此，半导体衬底的掺杂类型和掺杂浓度可根据实际需要进行选择。
半导体衬底100包括有高压器件区300和低压器件区400。如图2中所示，半导体衬底100中可以形成有浅沟槽隔离200(Shallow Trench Isolation，STI)，浅沟槽隔离可用于定义有源区(Active Area，AA)或用作器件(device)间的隔离，避免器件间发生短路。例如，在如图2所示的一个实施方式中，浅沟槽隔离200将半导体衬底100隔离出高压器件区300和低压器件区400，高压器件区可用于形成高压器件，低压器件区可用于形成低压器件。
具体地，形成浅沟槽隔离200的步骤可以包括：沟槽刻蚀、隔离材料填充以及平坦化，其中，浅沟槽隔离结构的填充材料可以为氧化硅、氮化硅或氮氧化硅等。在一个实施方式中，例如可在半导体衬底100的表面上依次形成氮化硅和光致抗蚀剂掩模，然后进行各向异性蚀刻，在半导体衬底100中形成开口。氮化硅用于保护半导体衬底100，并作为后续化学机械抛光的停止层。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻以及激光烧蚀等。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底100的内部停止。在蚀刻之后可通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。进一步地，氧化物填充的方法例如为原子层沉积(ALD)、物理气相沉积(PVD)或化学气相沉积(CVD)等。更进一步地，例如采用化学机械抛光(CMP)对半导体结构进行平坦化处理，氮化硅可作为化学机械抛光的停止层。在化学机械抛光之后去除位于半导体结构表面的氮化硅，例如可采用湿法蚀刻，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，将半导体结构浸没在蚀刻溶液中，由于蚀刻剂的选择性，使得蚀刻在半导体衬底100表面附近停止。
根据前文所述步骤S2：在高压器件区300形成高压器件栅极320，在低压器件区400形成低压器件栅极420。
在根据本申请的一个实施方式中，在形成高压器件栅极320和低压器件栅极420之前，所述的方法1000还可包括：在半导体衬底100的表面形成栅介质层，如图2中所示的310和410，进一步地，高压器件栅极320以及低压器件栅极420形成于栅介质层310和410的表面上。
栅介质层可用于将MOS晶体管的栅极与源极和漏极分隔开。进一步地，在根据本申请的一个实施例中，位于高压器件区300的表面的栅介质层310的厚度可以大于位于低压器件区400的表面的栅介质层410的厚度。
具体地，形成栅介质层的方法例如可以先对半导体结构表面进行清洗，然后在半导体结构表面形成场氧化层，例如可采用热氧化法将半导体衬底100表面氧化，或者可采用原子层沉积、物理气相沉积或化学气相沉积等方法形成第一介质层。第一介质层例如可作为低压器件区的栅介质层410，而在高压器件区的对应高压器件栅极的位置例如可进一步在第一介质层的表面形成第二介质层，以作为高压器件的栅介质层310。
接下来，可进一步地在栅介质层310及410表面相应的位置分别形成高压器件的栅极320和低压器件的栅极420。在一个实施方式中，例如可采用常规方法在栅介质层的表面沉积例如多晶硅以形成栅电极层。在其他实施方式中，栅极还可以包括多种功能函数层(未示出)，功能函数层中例如可以包括多个层，形成功能函数层的多个层包括但不限于金属材质、硅化物材质、绝缘物材质等的组合，本领域技术人员可以根据实际需要调整构成栅极的各个功能函数层。
根据本申请的一个实施方式，在高压器件区300的表面形成上述高压器件栅极320，以及在低压器件区400的表面形成上述低压器件栅极420之后，方法1000还可以包括：在高压器件栅极320的两侧的半导体衬底100的区域中形成低掺杂源漏区；以及在低压器件栅极420的两侧的半导体衬底100中形成低掺杂源漏区，可参见图2中所示的330和430区域。
具体地，形成低掺杂源漏区(Lightly Doped Drain，LDD)是使用较低浓度的离子注入源漏极区域，以防止组件产生热载流子效应(HCI)。接下来，在所形成的低掺杂源漏区进一步地进行高浓度的离子注入及快速热处理(RTA)，以形成源极和漏极。在进行高浓度的离子注入之前，为了防止大剂量的源极和漏极离子注入过于接近沟道区域从而导致沟道过短甚至源极和漏极连通等问题，通常需要在栅极(320和420)两侧形成侧墙(如图5中所示的350和450)。侧墙结构可以使高浓度的源漏极与栅极之间产生一段LDD区域，可以较精确定义MOS晶体管的源漏极距离，另外，侧墙结构还可以起到保护栅极结构的作用，使栅极结构在后续进行蚀刻或离子注入时不受损伤。
如前文所介绍过的，现有技术中，为了改善高压器件的热载流子效应(HCI)，通常会采用直接加大侧墙宽度的方法，来使源漏极离子注入(SD IMP)时导电沟道间的电场更加缓变，以减少电场对热载流子的加速效应从而抑制HCI效应。可以理解的是，高压器件与低压器件对于热载流子效应的敏感程度是不一样的，所以高压器件因为源漏极离子注入的能量和剂量更大而导致高压器件迫切需要扩大侧墙宽度，但是低压器件并不需要。然而，目前在较大尺寸的结构中，高压器件与低压器件通常经由共同的工艺步骤形成相同的侧墙。这就会造成在侧墙的宽度满足高压器件HCI需求的情况下，相同的侧墙宽度对于低压器件而言则是过大的，势必会影响到低压器件区域的开启电压，导致低压器件速度变慢，并且使得后续形成接触(CT)的工艺窗口变小，不利于晶体管尺寸的小型化以及低压器件性能的提高。
为此，本申请提供一种利用薄膜湿法刻蚀选择比形成高压器件与低压器件不同的侧墙结构，从而优化低压器件响应速度的方法。结合前文所述方法1000的步骤S3：在高压器件栅极320的两侧以及低压器件栅极420的两侧均形成侧墙(350和450，参见图5)，其中，在高压器件栅极320的两侧形成的侧墙350的宽度大于在低压器件栅极420的两侧形成的侧墙450的宽度。接下来进一步详细介绍根据本申请的形成高压器件与低压器件不同的侧墙结构的方法的具体步骤。
首先，在半导体衬底100上形成覆盖高压器件栅极包括栅介质层的表面和高压器件栅极320和低压器件栅极420的保护层。图2是根据本申请实施方式在MOS晶体管的高压器件区和低压器件区上方沉积保护层后晶体管结构的剖面示意图，如图2所示，在半导体衬底100上形成有保护层500，保护层500覆盖了包括栅介质层310和410所暴露的表面和高压器件栅极320与低压器件栅极420的表面。在一个实施方式中，例如可采用化学气相沉积的方法在半导体结构表面沉积例如二氧化硅以形成保护层500。在其他实施方式中，保护层500的材料还可以是例如碳化硅、氮化硅或者氮氧化硅等，本申请对其不作具体限定。
进一步地，在保护层500的对应于低压器件区400的部分上方形成掩模层600，如图3所示。在一个实施方式中，掩模层600的材料例如可以是光致抗蚀剂(PR)。掩模层600可以覆盖低压器件区400部分上方所形成的保护层500，使低压器件区400对应的保护层500部分不暴露。
进一步地，对保护层500的对应于高压器件区300的部分进行等离子体轰击，以改变高压器件区300对应的保护层500表面的性能。再次参见图3，图3是根据本申请实施方式在不暴露低压器件区结构的情况下，对高压器件区表面沉积的保护层进行等离子体轰击的示意图。图3中P所指示的箭头即示意对保护层500的对应于高压器件区300的部分进行等离子体轰击的操作。经过等离子体轰击的保护层500的部分可形成具有更致密的原子排布的表面，并且该部分表面的性能会发生改变，更具体地，该部分的保护层500的湿法刻蚀速率得以降低。
进一步地，去除掩模层600。参见图4，如图4中所示，保护层500的对应于低压器件区400的部分上方形成的掩模层600被去除。如前所述，掩模层600的材料例如可以是光致抗蚀剂(PR)，在具体实施方式中，可选用已知的一些光致抗蚀剂剥离剂溶液等将其去除，本申请对此不作具体限定。
以及，进一步地，对保护层500进行后刻蚀。
对保护层500进行后刻蚀可以包括如下两个步骤：
首先，湿法刻蚀保护层500，其中，低压器件区400对应的保护层500被去除的厚度大于高压器件区300对应的保护层500被去除的厚度。图4是根据本申请实施方式对经过湿法刻蚀后剩余的保护层再进行干法刻蚀的示意图。如前所述，由于对保护层500的对应于高压器件区300的部分进行等离子体轰击使该部分的保护层500的湿法刻蚀速率得以降低，所以在对整个保护层500进行湿法刻蚀的过程中，保护层500的对应于高压器件区300的部分的刻蚀速率会明显低于保护层500的对应于低压器件区400的部分的刻蚀速率，即，低压器件区400对应的保护层500被去除的厚度会明显大于高压器件区300对应的保护层500被去除的厚度，由图4可直观地看出湿法刻蚀后保护层500在高压器件区和低压器件区的不同的去除情况。在具体实施方式中，针对保护层500的不同材料，可选择已知的不同的刻蚀剂对其进行湿法刻蚀，本申请对此不作具体限定。例如，在一个实施方式中，保护层500的材料为氮化硅，可采用热磷酸溶液作为刻蚀剂。在另一个实施方式中，保护层500的材料为氧化硅，可采用例如氢氟酸溶液作为刻蚀剂。
其次，干法刻蚀剩余的保护层500，仅保留位于高压器件栅极320和低压器件栅极420两侧的保护层500，以分别形成高压器件栅极两侧的侧墙350和低压器件栅极两侧的侧墙450。如图4中G所指示的箭头即示意对经上述湿法刻蚀后所剩余的保护层500进行干法刻蚀的操作。在具体实施方式中，可选择已知的不同的干法刻蚀方法，本申请对此不作具体限定。图5是根据本申请实施方式得到高压器件栅极侧墙宽度大于低压器件栅极侧墙宽度的晶体管结构的剖面示意图，如图5所示，由于干法刻蚀的各向异性，经过上述干法刻蚀后，沿半导体衬底100的水平方向上，栅介质层310和410上方的保护层以及高低压器件栅极顶面的保护层均已被去除，剩余的高压器件栅极320两侧的保护层形成了高压器件栅极320的侧墙350，剩余的低压器件栅极420两侧的保护层形成了低压器件栅极420的侧墙450。并且，由图5可见，高压器件栅极320的侧墙350的宽度明显大于低压器件栅极420的侧墙450的宽度。
通过本申请的上述实施方式中的各工艺步骤，实现了高压器件与低压器件具有不同的侧墙宽度，高压器件栅极两侧形成了其所需要的宽度较大的侧墙结构，而低压器件栅极两侧形成了不影响其响应速度的相对较小宽度的侧墙结构，这样既可以满足了高压器件大尺寸侧墙结构抑制热载流子效应的需要，又没有使低压器件的侧墙结构尺寸被动增大，不会影响低压器件的开启电压及响应速度等性能参数，不会影响晶体管后续形成接触(CT)的工艺窗口，也有利于实现晶体管结构的进一步小型化。
再次回到前文所述的方法1000的步骤S4：在高压器件栅极320的侧墙350的两侧的半导体衬底100中形成高压器件区300的源极和漏极330，在低压器件栅极420的侧墙450的两侧的半导体衬底100中形成低压器件区400的源极和漏极430。在经由前述方法形成高压器件栅极和低压器件栅极的不同宽度的侧墙后，可以所形成的侧墙为掩模，分别在高、低压器件栅极侧墙的两侧的半导体衬底100中的由前述步骤所形成的低掺杂区(如图2-图5中所示的330、430区域)内，进一步地进行高浓度的离子注入以形成源极和漏极(未示出)。
更进一步地，还可对上述半导体衬底及所形成的栅极结构等进行封装以及在有源区形成接触(CT)以提供晶体管与外部电路的电连接等后续操作，在本文中不再赘述。
根据本申请的另一方面，还提供了一种MOS晶体管，包括：半导体衬底100，半导体衬底100包括有高压器件区300和低压器件区400；高压器件栅极320，形成于高压器件区300的表面；低压器件栅极420，形成于低压器件区400的表面；以及侧墙350和450，分别形成于高压器件栅极320的两侧以及低压器件栅极420的两侧，其中，在高压器件栅极320的两侧形成的侧墙350的宽度大于在低压器件栅极420的两侧形成的侧墙450的宽度。
在根据本申请的一个实施方式中，提供的MOS晶体管还包括：高压器件区的源极和漏极，形成于高压器件栅极320的侧墙350的两侧的半导体衬底100中，以及低压器件区的源极和漏极，形成于低压器件栅极420的侧墙450的两侧的半导体衬底100中。
在根据本申请的一个实施方式中，提供的MOS晶体管还包括：栅介质层310和410，形成于半导体衬底100的表面，在栅介质层310和410的表面进一步形成有高压器件栅极320以及低压器件栅极420。
在根据本申请的一个实施方式中，位于高压器件区300的表面的栅介质层310的厚度大于位于低压器件区400的表面的栅介质层410的厚度。
根据本申请的又一方面，还提供了一种三维存储器，包括外围电路和存储结构，外围电路包括如前文所述根据本申请实施方式提供的MOS晶体管。
在根据本申请的一个实施方式中，三维存储器的外围电路与存储结构在垂直于半导体衬底100的表面的方向上堆叠设置；或者，外围电路与存储结构在平行于半导体衬底100的表面的方向上并列设置。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (14)
1.一种MOS晶体管的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括有高压器件区和低压器件区；
在所述高压器件区形成高压器件栅极，在所述低压器件区形成低压器件栅极；
在所述半导体衬底上形成覆盖所述高压器件栅极和所述低压器件栅极的保护层；
对所述保护层的对应于所述高压器件区的部分进行等离子体轰击，以改变所述高压器件区对应的所述保护层表面的性能；
对所述保护层进行后刻蚀，在所述高压器件栅极的两侧以及所述低压器件栅极的两侧均形成侧墙，其中，在所述高压器件栅极的两侧形成的所述侧墙的宽度大于在所述低压器件栅极的两侧形成的所述侧墙的宽度；以及
在所述高压器件栅极的所述侧墙的两侧的所述半导体衬底中形成所述高压器件区的源极和漏极，在所述低压器件栅极的所述侧墙的两侧的所述半导体衬底中形成所述低压器件区的源极和漏极。
2.根据权利要求1所述的方法，其特征在于，
对所述保护层的对应于所述高压器件区的部分进行等离子体轰击之前，所述方法还包括：在所述保护层的对应于所述低压器件区的部分上方形成掩模层；以及
对所述保护层进行后刻蚀之前，所述方法还包括：去除所述掩模层。
3.根据权利要求1或2所述的方法，其特征在于，对所述保护层进行后刻蚀包括：
湿法刻蚀所述保护层，其中所述低压器件区对应的所述保护层被去除的厚度大于所述高压器件区对应的所述保护层被去除的厚度；以及
干法刻蚀剩余的所述保护层，仅保留位于所述高压器件栅极和所述低压器件栅极两侧的所述保护层，以分别形成所述高压器件栅极两侧的侧墙和所述低压器件栅极两侧的侧墙。
4.根据权利要求2所述的方法，其特征在于，所述保护层的材料包括氮化硅，所述掩模层的材料包括光致抗蚀剂。
5.根据权利要求1或2所述的方法，其特征在于，对暴露的所述高压器件区对应的所述保护层区域进行等离子体轰击，以改变所述高压器件区对应区域的所述保护层表面的性能包括：
将所述性能改变为使得所述高压器件区对应区域的所述保护层的湿法刻蚀速率降低。
6.根据权利要求1所述的方法，其特征在于，在所述高压器件区形成高压器件栅极，在所述低压器件区形成低压器件栅极之前，所述方法还包括：
在所述半导体衬底表面形成栅介质层，所述高压器件栅极以及所述低压器件栅极形成于所述栅介质层的表面。
7.根据权利要求6所述的方法，其特征在于，位于所述高压器件区的表面的所述栅介质层的厚度大于位于所述低压器件区的表面的所述栅介质层的厚度。
8.根据权利要求1所述的方法，其特征在于，在所述高压器件区的表面形成高压器件栅极，在所述低压器件区的表面形成低压器件栅极之后，所述方法还包括：
在所述高压器件栅极的两侧的所述半导体衬底中形成低掺杂源漏区；以及
在所述低压器件栅极的两侧的所述半导体衬底中形成低掺杂源漏区。
9.一种MOS晶体管，包括：
半导体衬底，所述半导体衬底包括有高压器件区和低压器件区；
高压器件栅极，形成于所述高压器件区的表面；
低压器件栅极，形成于所述低压器件区的表面；以及
侧墙，分别形成于所述高压器件栅极的两侧以及所述低压器件栅极的两侧，其中，
在所述高压器件栅极的两侧形成的所述侧墙的宽度大于在所述低压器件栅极的两侧形成的所述侧墙的宽度；且在所述高压器件栅极的两侧形成的所述侧墙与在所述低压器件栅极的两侧形成的所述侧墙具有不同的表面性能。
10.根据权利要求9所述的MOS晶体管，其特征在于，所述MOS晶体管还包括：
高压器件区的源极和漏极，形成于所述高压器件栅极的所述侧墙的两侧的所述半导体衬底中，以及
低压器件区的源极和漏极，形成于所述低压器件栅极的所述侧墙的两侧的所述半导体衬底中。
11.根据权利要求9所述的MOS晶体管，其特征在于，所述MOS晶体管还包括：
栅介质层，形成于所述半导体衬底的表面，在所述栅介质层的表面进一步形成有所述高压器件栅极以及所述低压器件栅极。
12.根据权利要求11所述的MOS晶体管，其特征在于，位于所述高压器件区的表面的所述栅介质层的厚度大于位于所述低压器件区的表面的所述栅介质层的厚度。
13.一种三维存储器，其特征在于，包括外围电路和存储结构，所述外围电路包括权利要求9-12中任一项所述的MOS晶体管。
14.根据权利要求13所述的三维存储器，其特征在于，所述外围电路与所述存储结构在垂直于所述半导体衬底的表面的方向上堆叠设置；或者，所述外围电路与所述存储结构在平行于所述半导体衬底的表面的方向上并列设置。
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| GR01 | Patent grant | ||
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