JP4794692B2 - 半導体装置の製造方法 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、プラズマドーピング法によって不純物が注入されるフィン型半導体領域を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン基板等を基板とする半導体装置の微細化のために、プレーナ型やフィン型の半導体装置が検討されている。これらの半導体装置においては、ソース・ドレイン・エクステンション領域（以下、単にエクステンション領域という）を用いてショートチャネル効果を抑制することが主流となっている。このショートチャネル効果を抑制するためには、エクステンション領域を浅く形成すると共にエクステンション領域に不純物を高濃度で注入することが必要である。そのために、１９８０年代後半からプラズマを用いて不純物をシリコン等に注入するプラズマドーピングという技術が開発され始めた（非特許文献１参照）。また、１９９０年代後半からは、プラズマドーピングを用いてエクステンション領域を高不純物濃度で浅く形成するための研究開発が行われている（非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】
B. Mizuno 他、Plasma Doping into the side-wall of a sub-0.5μm width Trench、 Ext. Abs. of International Conference on SSDM、1987年、 p.319-322
【非特許文献２】
D. Lenoble 他、Evaluation of Plasma Doping for sub-0.18μm Devices、1998 Int. Conf. Ion Implantation Technology Proc. 、1999年、p.1222-1225
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の非特許文献１、２等に開示されている従来の半導体装置の製造方法によると、フィン型ＦＥＴ（field effect transistor ）等のフィン型半導体装置（フィン型半導体領域を基板上に有する半導体装置）において、オン電流等について所望のトランジスタ特性が得られないという問題点がある。
【０００５】
前記に鑑み、本発明は、プラズマドーピング法により形成した不純物注入層を有するフィン型半導体装置において所望の特性が得られるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、本願発明者らは、従来のプラズマドーピング法を用いたエクステンション領域の形成を含む半導体装置の製造方法によってフィン型半導体装置において所望の特性が得られない理由を検討した結果、次のような知見を得るに至った。
【０００７】
図１２は、プラズマドーピング法を用いた不純物注入量とその後の洗浄工程における不純物の喪失量との関係について本願発明者らが調べた結果を示す図である。
【０００８】
図１２のグラフ（ａ）は、従来のプラズマドーピング法を用いてプレーナ型半導体領域に不純物としてボロンを極浅に注入した後における深さ方向のボロン・プロファイルを示しており、図１２のグラフ（ｂ）は、従来のプラズマドーピング法を用いてプレーナ型半導体領域に不純物としてボロンを極浅に注入した後に引き続いてレジスト除去のための洗浄を実施した後における深さ方向のボロン・プロファイルを示しており、図１２のグラフ（ｃ）は、従来のＢＦ2 イオン注入法を用いてプレーナ型半導体領域に不純物としてボロンを極浅に注入した後に引き続いてレジスト除去のための洗浄を実施した後における深さ方向のボロン・プロファイルを示している。尚、洗浄には、ＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture ）液及びＡＰＭ（Ammonia-Hydrogen Peroxide Mixture ）液を用いた。
【０００９】
図１２のグラフ（ａ）に示すように、プラズマドーピングの実施直後においては最表面のボロン濃度は極めて高い。ここで、ボロンの注入ドーズ量は２．３×１０15ｃｍ-2と比較的高い。しかしながら、図１２のグラフ（ｂ）に示すように、プラズマドーピングの実施後にレジスト除去のための洗浄を実施すると、最表面のボロン濃度はグラフ（ａ）と比べて低下している。これは、ボロンの注入ドーズ量が１．３×１０15ｃｍ-2まで低下したことに相当する。すなわち、レジスト除去のために洗浄を実施すると、プラズマドーピングにより注入されたボロンのうち４３％程度がレジストと一緒に除去されてしまう。
【００１０】
一方、図１２のグラフ（ｂ）とグラフ（ｃ）との比較から分かるように、プラズマドーピング法を用いてボロン注入を行った場合の方が、イオン注入法を用いてボロン注入を行った場合と比べて、レジスト除去のための洗浄を実施した後においても、最表面のボロン濃度を高く維持することができている。すなわち、ボロンを高不純物濃度で浅く注入できる点で、イオン注入法よりもプラズマドーピング法は優位である。
【００１１】
しかしながら、前述のように、図１２のグラフ（ａ）とグラフ（ｂ）との比較から明らかなように、プラズマドーピング法によって高濃度で注入された不純物は洗浄工程で大量に除去されている。このように、本来であれば活性化アニールによる抵抗の低下に寄与していたはずの不純物を洗浄工程で喪失してしまうことに起因してプラズマドーピングの潜在的な性能を引き出すことができていない。
【００１２】
尚、図１２に示す例は、プレーナ型半導体領域を用いた例であるが、フィン型半導体領域を用いた場合、フィン型半導体領域表面のうち側面においては付着しているにすぎない不純物がプレーナ型半導体領域表面と比較して多いので、洗浄工程で除去される不純物量がプレーナ型半導体領域を用いた場合と比べて多くなる。従って、従来のフィン型半導体装置の製造方法によると、従来のプレーナ型半導体装置の製造方法と比較しても、プラズマドーピングの潜在的な性能を引き出すことがさらに困難になっている。
【００１３】
以上に説明したように、従来のプラズマドーピング法を用いたエクステンション領域の形成を含む従来のフィン型半導体装置の製造方法によると、プラズマドーピングによって注入した不純物の半数程度が洗浄工程において除去されてしまうため、エクステンション領域の抵抗を十分に低下させることができない。このようなエクステンション領域を有するフィン型半導体装置を動作させた場合、エクステンション領域を流れる電流が減少してしまうため、本来得られるはずの所望のトランジスタ特性が得られないという問題が生じる。
【００１４】
前述の知見に基づき、本願発明者らは、プラズマドーピングによってフィン型半導体領域に付着させ又は注入した不純物の洗浄における喪失量を低減させることによって、極浅で低抵抗のエクステンション領域を備えたフィン型半導体装置を得ることができることに気づいた。ここで、フィン型半導体装置、例えばフィン型ＦＥＴにおいては、フィン型半導体領域の側面に着目すると、プラズマドーピングによって半導体中に注入される不純物よりも、プラズマドーピングによって半導体表面に付着する不純物の方が多いという特徴がある。また、フィン型ＦＥＴ等においてはフィン型半導体領域の側部が半導体装置のオン電流を主経路となるので、フィン型半導体領域の側面に付着している不純物の洗浄工程での喪失量を減らすことが非常に重要である。
【００１５】
そこで、本願発明者らは、フィン型半導体領域の側面等にプラズマドーピングによって不純物を付着させ又は注入した後、洗浄を実施する前にフィン型半導体領域の少なくとも側面を覆うように保護膜を形成することにより、フィン型半導体領域の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去されることを抑制するという発明を想到した。
【００１６】
図１は本発明に係るフィン型半導体装置の製造方法の一具体例を示すフロー図である。
【００１７】
すなわち、図１に示すように、まず、基板面内における所望の導電型の不純物を注入したい領域に開口部を有するレジストパターンを形成した後、レジストパターンの開口部に位置するフィン型半導体領域にプラズマドーピング法を用いて不純物を浅く注入して不純物注入層（エクステンション領域）を形成する。ここで、ゲート電極は既にフィン型半導体領域を跨ぐように形成されている。次に、不純物注入層の上に、レジスト除去のための洗浄工程での不純物の喪失を抑制するための薄い保護膜を形成する。
【００１８】
ここで、保護膜の形成を、基板主面に垂直な面（つまりフィン型半導体領域の側面）上に保護膜が形成されやすい条件で行うことが望ましい。また、保護膜は、基板主面に平行な面であるフィン型半導体領域の上面上に形成されると同時に、レジストパターンの側面上及び上面上にも形成される。すなわち、レジストパターンが保護膜によって覆われるため、このままでは、後工程の洗浄工程でレジストパターンを除去することが困難になるという副作用が発生してしまう。
【００１９】
そこで、次に、基板主面に平行な面（つまりレジストパターンの上面）を削るような異方性ドライエッチングを行って、レジストパターンの上面上の保護膜を除去する。これにより、フィン型半導体領域及びレジストパターンの側面は保護膜により覆われており、且つフィン型半導体領域及びレジストパターンの上面上の保護膜は除去されている状態を洗浄工程の前に実現する。これにより、洗浄によるレジスト除去が容易になる。
【００２０】
ところで、レジストパターンの上面上の保護膜を除去する際には、フィン型半導体領域の上面上の保護膜も除去されるので、フィン型半導体領域の上面での不純物の喪失量が大きくなる懸念がある。しかし、フィン型半導体領域の上面では、フィン型半導体領域の側面と比べて、付着しているだけの不純物が少ないので、そもそも洗浄に起因する上面での不純物の喪失量は、側面での不純物の喪失量と比べて少ない。また、フィン型ＦＥＴ等においては、フィン型半導体領域の側面がオン電流の主経路となるので、フィン型半導体領域の側面が保護されていれば、深刻な問題は生じにくい。さらに、レジストパターンの上面上の保護膜を除去する工程で、例えば、ヘリウムにアルゴンを薄く混合したガスプラズマを用いることにより、保護膜を極めて遅いエッチングレートで除去することが可能となるので、保護膜を除去した後にフィン型半導体領域上部の不純物が過剰に除去される事態を回避することができる。
【００２１】
次に、薬液を用いた洗浄工程を実施してレジストパターンを除去する。ここで、薬液洗浄前にアッシングを行ってもよい。また、薬液洗浄後に水洗を行ってもよい。
【００２２】
次に、ゲート電極側面及び不純物注入層（エクステンション領域）を保護するための絶縁性サイドウォールスペーサを形成した後、不純物を電気的に活性化するための活性化アニールを実施する。
【００２３】
以上に説明したように、本発明に係る半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、前記工程（ａ）よりも後に、前記基板上にレジストパターンを形成する工程（ｂ）と、前記レジストパターンをマスクとして、前記フィン型半導体領域に不純物をプラズマドーピング法によって注入する工程（ｃ）と、前記工程（ｃ）よりも後に、前記フィン型半導体領域の少なくとも側面を保護膜によって覆う工程（ｄ）と、前記工程（ｄ）よりも後に、薬液を用いた洗浄によって前記レジストパターンを除去する工程（ｅ）と、前記工程（ｅ）よりも後に、前記フィン型半導体領域に注入された不純物を熱処理によって活性化させる工程（ｆ）とを備えている。
【００２４】
本発明に係る半導体装置の製造方法によると、プラズマドーピング法による不純物注入のマスクとして用いたレジストパターンを洗浄によって除去する前に、不純物が注入され又は付着したフィン型半導体領域の側面を保護膜によって覆う。このため、フィン型半導体領域の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去される事態を回避することができる。従って、プラズマドーピング法を用いた不純物注入により極浅で低抵抗のエクステンション領域をフィン型半導体領域側部に形成することができるので、フィン型半導体装置において所望の特性を得ることができる。
【００２５】
また、本発明に係る半導体装置の製造方法において、前記工程（ｄ）では、前記レジストパターンの上面上にも前記保護膜が形成され、前記工程（ｄ）と前記工程（ｅ）との間に、前記レジストパターンの上面上の前記保護膜の少なくとも一部分を除去する工程をさらに備えていてもよい。このようにすると、レジストパターンが保護膜によって覆われることに起因して洗浄工程でレジストパターンを除去することが困難になるという事態を回避することができる。
【００２６】
また、本発明に係る半導体装置の製造方法において、前記工程（ｄ）では、前記保護膜としてポーラス状の膜を形成してもよい。すなわち、保護膜はフィン型半導体領域における不純物注入層（例えばエクステンション領域）の上だけではなく、レジストパターンの上にも形成されてしまうが、保護膜をポーラス状に形成することによって、洗浄工程において保護膜中に薬液（洗浄液）を浸透させて当該洗浄液をレジストパターンに到達させることができる。これにより、洗浄工程でレジストパターンを確実に除去することが可能となる。一方、フィン型半導体領域における不純物注入層にも洗浄液が到達することになり、不純物注入層表面のうち保護膜のポーラス部（微細孔部分）に接している箇所の不純物は除去されてしまう場合があるものの、不純物注入層表面のうち保護膜本体に直接接している箇所の不純物は除去されない。ここで、仮に、保護膜全体の体積におけるポーラス部の体積の割合が半分程度であるとすると、不純物注入層表面のうち洗浄液に触れる部分の面積割合（保護膜を形成しない場合は１）を、保護膜を形成することによって０．５程度まで低減することができる。従って、この場合、保護膜を形成することによって、保護膜を形成していなかった場合と比べて、洗浄工程における不純物の喪失量を半分程度に抑制することができる。
【００２７】
尚、本発明に係る半導体装置の製造方法において、保護膜として緻密な膜を形成する場合には、保護膜形成工程（工程（ｄ））と洗浄工程（工程（ｅ））との間に、レジストパターンの上面上の保護膜を少なくとも一部除去する保護膜除去工程をさらに備えていることが好ましい。これにより、洗浄工程におけるフィン型半導体領域側面での不純物の喪失量をより一層抑制することができると共に、レジストパターンをより確実に除去することができる。
【００２８】
また、本発明に係る半導体装置の製造方法において、前記工程（ｄ）では、前記保護膜を１００℃以下の温度で形成してもよい。このようにすると、保護膜形成工程（工程（ｄ））でレジストパターンが硬化する事態を回避することができるので、洗浄工程においてレジストパターンを除去することが容易になる。
【００２９】
また、本発明に係る半導体装置の製造方法において、前記保護膜は、前記不純物と同じ元素を含んでいてもよい。例えば注入不純物がボロン（Ｂ）である場合、保護膜としてＢＳＧ（boro-silicate glass ）膜を形成してもよい。このようにすると、活性化アニール工程（工程（ｆ））において、不純物注入層と保護膜との間の不純物濃度の差に起因して不純物注入層から保護膜に拡散する不純物の量を低減することができる。従って、活性化アニール時に不純物注入層に留まる不純物の量、つまり活性化アニールによって電気的に活性化されて抵抗の低減に寄与する不純物の量を多く保つことができる。
【００３０】
また、本発明に係る半導体装置の製造方法において、前記保護膜の厚さは、０．５ｎｍ以上で且つ１０ｎｍ以下であってもよい。逆に、保護膜の厚さが０．５ｎｍ未満である場合には、保護膜が薄すぎて洗浄時に不純物の喪失を抑制することが困難になってしまう。また、保護膜の厚さが１０ｎｍを超える場合には、保護膜が厚すぎて保護膜除去が困難になる結果、レジスト除去も困難になってしまう。
【００３１】
特に、フィン型ＦＥＴを製造する場合に本発明の効果を得るためには、保護膜の厚さが０．５ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。すなわち、フィン型ＦＥＴの場合、フィン型半導体領域側面に付着した不純物を保護する必要がある一方、保護膜の厚さが０．５ｎｍ未満であると、フィン型半導体領域側面に付着した不純物が洗浄工程で除去されやすいという問題が顕著に生じる。また、保護膜の厚さが１０ｎｍを超えると、フィン型半導体領域同士の間のスペースを埋めるように保護膜が形成されてしまう危険がある。
【００３２】
以下、その問題について、図２（ａ）〜（ｃ）を参照しながら説明する。まず、図２（ａ）に示すように、幅がＷfin 、高さがＨfin のフィン型半導体領域（以下、フィン型Ｓｉという）が間隔Ｓで複数形成されているものとする。次に、図２（ｂ）、（ｃ）に示すように、各フィン型半導体領域を覆うように堆積厚さＴの保護膜を形成したとする。ここで、図２（ｃ）に示すように、保護膜の堆積厚さＴが１／２・Ｓよりも小さい場合には、フィン型半導体領域上面での保護膜の厚さも、フィン型半導体領域同士の間のスペースでの保護膜の厚さも共に堆積厚さＴに等しくなる。しかし、図２（ｂ）に示すように、保護膜の堆積厚さＴが１／２・Ｓを超える場合には、フィン型半導体領域同士の間のスペースを埋めるように保護膜が形成されてしまい、当該スペースにおいては保護膜の厚さが堆積厚さＴよりも厚くなると共に当該スペースの下方にいくに従って保護膜の厚さが厚くなる。具体的には、当該スペースの最下部においては厚さ（Ｔ＋Ｈfin ）程度の極めて厚い保護膜によって覆われていることになる。この場合、フィン型半導体領域自体を損傷することなく当該スペースの保護膜を除去することはできない。その結果、フィン型半導体領域側面への絶縁性サイドウォールスペーサの形成も、ソース・ドレイン領域を形成するための不純物注入もできなくなり、フィン型ＦＥＴの製造自体が困難になってしまう。
【００３３】
それに対して、フィン型ＦＥＴを製造する場合に保護膜の厚さを０．５ｎｍ以上で且つ１０ｎｍ以下に設定することによって、現在想定されているフィン型半導体領域同士の間隔Ｓに対して、Ｔ＜１／２・Ｓの関係が満たされる。従って、保護膜形成工程（工程（ｅ））の直後においては、図２（ｂ）に示すように、フィン型半導体領域同士の間のスペースを保護膜が埋めてしまうことなく、図２（ｃ）に示すように、フィン型半導体領域の上面においても側面においてもほぼ同等の厚さの保護膜を形成することができる。
【００３４】
また、本発明に係る半導体装置の製造方法において、前記工程（ｃ）の後、大気開放することなく前記工程（ｄ）を実施してもよい。例えば、前記工程（ｃ）と前記工程（ｄ）とを同一チャンバー内で連続して実施してもよい。このようにすると、不純物注入工程（工程（ｃ））でフィン型半導体領域表面に付着させ又は注入した不純物が、不純物注入工程と保護膜形成工程（工程（ｄ））との間で酸化してしまうことを防止できる。特に、製造対象がフィン型ＦＥＴである場合、不純物注入工程の後、大気開放することなく（例えば基板を真空中に保持したまま）保護膜を形成することは本発明の効果を得るために重要となる。その理由は以下の通りである。フィン型ＦＥＴの製造において、不純物注入工程で半導体内部に注入される不純物の量と半導体表面に付着する不純物の量との割合を、フィン型半導体領域の側面及び上面の間で比較すると、側面の方が半導体表面に付着しているだけの不純物の量の割合が大きくなる。このように半導体表面に付着しているだけの不純物も、活性化アニール工程で半導体内部に拡散することにより電気的に活性化されて抵抗の低下に寄与すると考えられる。しかし、半導体表面に付着しているだけの不純物が活性化アニール工程の前に空気中の酸素と結合するなどして酸化してしまった場合、このような酸化された不純物を活性化アニール工程で半導体内部に拡散させたとしても電気的に活性化させることは難しく、抵抗の低下に寄与することはない。従って、フィン型半導体領域の側面に付着させた不純物が酸化してしまう前に当該側面を保護膜により覆ってしまうことは効果的である。これを実現するためには、前述のように、不純物注入工程の後、被処理基板を空気に触れさせることなく（例えば被処理基板を真空中に保ったまま）保護膜を形成すればよい。
【００３５】
また、本発明に係る半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記フィン型半導体領域を跨ぐようにゲート電極を形成する工程をさらに備え、前記工程（ｄ）では、前記ゲート電極の少なくとも側面上に前記保護膜が形成され、前記工程（ｅ）よりも後に、前記ゲート電極の前記側面上に前記保護膜を介して絶縁性サイドウォールスペーサを形成する工程をさらに備えていてもよい。
【００３６】
以上に説明した本発明に係る半導体装置の製造方法に得られる半導体装置、つまり本発明に係る半導体装置は、基板上に形成されたフィン型半導体領域と、前記フィン型半導体領域を跨ぐように形成されたゲート電極と、前記ゲート電極に隣接する領域の前記フィン型半導体領域の少なくとも側部に形成されたエクステンション領域と、前記エクステンション領域を覆うように形成された絶縁性サイドウォールスペーサとを備え、前記エクステンション領域と前記絶縁性サイドウォールスペーサとの間に注入不純物保護膜が形成されている。
【００３７】
本発明に係る半導体装置によると、エクステンション領域と絶縁性サイドウォールスペーサとの間に注入不純物保護膜が形成されているため、フィン型半導体領域の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去される事態を回避することができる。従って、プラズマドーピング法を用いた不純物注入により極浅で低抵抗のエクステンション領域をフィン型半導体領域側部に形成することができるので、フィン型半導体装置において所望の特性を得ることができる。
【００３８】
また、本発明に係る半導体装置において、前記ゲート電極に隣接する領域の前記フィン型半導体領域の上面の少なくとも一部分は前記絶縁性サイドウォールスペーサと接していてもよい。すなわち、ゲート電極に隣接する領域のフィン型半導体領域の上面上に形成された注入不純物保護膜の少なくとも一部分は除去されていてもよい。このようにすると、エクステンション領域を形成するための不純物注入時にマスクとなるレジストパターンの上面上に形成された注入不純物保護膜の少なくとも一部分も除去される。このため、レジストパターンが注入不純物保護膜によって覆われることに起因して洗浄工程でレジストパターンを除去することが困難になるという事態を回避することができる。
【００３９】
また、本発明に係る半導体装置において、前記注入不純物保護膜はポーラス状の膜であってもよい。すなわち、注入不純物保護膜はエクステンション領域上だけではなく、エクステンション領域を形成するための不純物注入時にマスクとなるレジストパターンの上にも形成されてしまう。しかし、注入不純物保護膜をポーラス状に形成することによって、洗浄工程において注入不純物保護膜中に薬液（洗浄液）を浸透させて当該洗浄液をレジストパターンに到達させることができる。これにより、洗浄工程でレジストパターンを確実に除去することが可能となる。
【００４０】
尚、本発明に係る半導体装置において、注入不純物保護膜がゲート電極の側面やソース・ドレイン領域となるフィン型半導体領域の側面に形成されていてもよい。同様に、絶縁性サイドウォールスペーサがゲート電極の側面やソース・ドレイン領域となるフィン型半導体領域の側面に形成されていてもよい。
【発明の効果】
【００４１】
本発明によると、フィン型半導体領域の側面に付着等した不純物の洗浄による喪失を抑制することができるため、フィン型半導体領域側部に低抵抗領域を形成できるので、フィン型ＦＥＴ等の３次元デバイスにおける特性劣化を防止することができる。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明に係るフィン型半導体装置の製造方法の一具体例を示すフロー図である。
【図２】図２（ａ）〜（ｃ）は、本発明に係るフィン型半導体装置の製造方法においてフィン型半導体領域同士の間のスペースを埋めるように保護膜が形成されてしまう問題を説明するための図である。
【図３】図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す斜視図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す斜視図である。
【図５】図５（ａ）〜（ｃ）はそれぞれ、図３（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図５（ｄ）〜（ｆ）はそれぞれ、図３（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。
【図６】図６（ａ）〜（ｃ）はそれぞれ、図３（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）の断面図であり、図６（ｄ）〜（ｆ）はそれぞれ、図３（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）の断面図である。
【図７】図７（ａ）〜（ｃ）はそれぞれ、図４（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図７（ｄ）〜（ｆ）はそれぞれ、図４（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。
【図８】図８（ａ）〜（ｄ）はそれぞれ、図４（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）、Ｃ４−Ｃ４線（エクステンション形成領域）の断面図であり、図８（ｅ）〜（ｈ）はそれぞれ、図４（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）、Ｄ４−Ｄ４線（エクステンション形成領域）の断面図である。
【図９】図９（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す斜視図である。
【図１０】図１０（ａ）〜（ｃ）はそれぞれ、図９（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図１０（ｄ）〜（ｆ）はそれぞれ、図９（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。
【図１１】図１１（ａ）〜（ｄ）はそれぞれ、図９（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）、Ｃ４−Ｃ４線（エクステンション形成領域）の断面図であり、図１１（ｅ）〜（ｈ）はそれぞれ、図９（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）、Ｄ４−Ｄ４線（エクステンション形成領域）の断面図である。
【図１２】図１２は、プラズマドーピング法を用いた不純物注入量とその後の洗浄工程における不純物の喪失量との関係について本願発明者らが調べた結果を示す図である。
【発明を実施するための形態】
【００４３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置（具体的にはフィン型ＦＥＴ）及びその製造方法について図面を参照しながら説明する。
【００４４】
本実施形態は、フィン型半導体領域の上面及び側面に対してプラズマドーピングによって不純物を注入し又は付着させた後、フィン型半導体領域同士の間隔の半分以下の厚さを持つ緻密な保護膜によりフィン型半導体領域の側面を覆うことによって、当該側面に付着した不純物を保護し、それにより、フィン型ＦＥＴのオン電流の向上を図るものである。
【００４５】
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は本実施形態の半導体装置の製造方法の各工程を示す斜視図である。また、図５（ａ）〜（ｃ）はそれぞれ、図３（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図５（ｄ）〜（ｆ）はそれぞれ、図３（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。また、図６（ａ）〜（ｃ）はそれぞれ、図３（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）の断面図であり、図６（ｄ）〜（ｆ）はそれぞれ、図３（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）の断面図である。また、図７（ａ）〜（ｃ）はそれぞれ、図４（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図７（ｄ）〜（ｆ）はそれぞれ、図４（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。また、図８（ａ）〜（ｄ）はそれぞれ、図４（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）、Ｃ４−Ｃ４線（エクステンション形成領域）の断面図であり、図８（ｅ）〜（ｈ）はそれぞれ、図４（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）、Ｄ４−Ｄ４線（エクステンション形成領域）の断面図である。
【００４６】
尚、図５（ａ）、（ｄ）、図６（ａ）、（ｄ）、図７（ａ）、（ｄ）、図８（ａ）、（ｅ）においては、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）の斜視図に示した範囲よりも広い範囲の断面構成を示しており、図８（ｄ）、（ｈ）においては、図４（ｃ）、（ｄ）の斜視図に示した範囲の一部分の断面構成を示している。
【００４７】
本実施形態の半導体装置の製造方法においては、まず、図３（ａ）及び図５（ａ）〜（ｃ）に示すように、例えば、シリコン基板１０１上にＢＯＸ酸化膜１０２及びシリコン層が順次積層されてなるＳＯＩ（silicon on insulator）基板を準備した後、当該シリコン層をパターニングしてシリコン基板１０１上にＢＯＸ酸化膜１０２を介して複数のフィン型半導体領域１０３を形成する。次に、各フィン型半導体領域１０３の所定部分（チャネル領域）をゲート幅方向に跨ぐようにゲート電極１０４を形成する。ここで、フィン型半導体領域１０３の幅（ゲート幅方向の幅：Ｗｆｉｎ）は例えば１０ｎｍであり、フィン型半導体領域１０３の高さ（Ｈｆｉｎ）は例えば６０ｎｍであり、フィン型半導体領域１０３同士の間隔（Ｓ）は１０ｎｍであり、ゲート電極１０４の幅（ゲート長方向の幅：Ｗｇ）は２０ｎｍである。尚、各フィン型半導体領域１０３の上面及び側面とゲート電極１０４との間には図示しないゲート絶縁膜が形成されている。
【００４８】
次に、図３（ｂ）及び図５（ｄ）〜（ｆ）に示すように、所望の不純物注入領域に開口部を有するレジストパターン１０５を基板上に形成する。例えば、レジストパターン１０５を、各フィン型半導体領域１０３及びゲート電極１０４を含むｐ型ＦＥＴ形成領域に開口部を有し且つｎ型ＦＥＴ形成領域を覆うように形成する。ここで、レジストパターン１０５の高さを例えば２００ｎｍ程度に設定する。
【００４９】
次に、図３（ｃ）及び図６（ａ）〜（ｃ）に示すように、レジストパターン１０５及びゲート電極１０４をマスクとして、プラズマドーピング法を用いて基板全面に対してボロンを含むプラズマを照射する。これにより、ゲート電極１０４の外側のフィン型半導体領域１０３の上部及び側部にエクステンション領域１０６が形成される。ここで、プラズマドーピング条件は、例えば、原料ガスがＨｅで希釈したＢ2 Ｈ6 であり、原料ガス中でのＢ2 Ｈ6 濃度が０．５質量％であり、チャンバー内圧力が０．３５Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧Ｖｐｐが２５０Ｖであり、基板温度が２０℃であり、プラズマドーピング時間は６０秒である。また、プラズマの発生方式として、例えばＩＣＰプラズマ方式を用いた。
【００５０】
図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程においては、フィン型半導体領域１０３の上面及び側面に対してボロンが付着し又は注入される。ここで、注入されるボロンは、プラズマ中のボロンイオンがバイアス電圧により加速されたものである。これに対して、付着するボロンは、プラズマ中で活性になったボロン原子や、当該活性になったボロン原子を含んだ分子であって、バイアス電圧により加速されたボロンイオンと比較すると、極めて低いエネルギーしか持っていない。例えば、本実施形態において２５０Ｖのバイアス電圧Ｖｐｐによって加速された一価のボロンイオンは１２５ｅＶ（エレクトロンボルト）の加速エネルギーを有する。これに対して、プラズマ中で活性になったボロン原子は、活性ではあるものの電荷を持っていないため、バイアス電圧からエネルギーを受け取ることができないので、ボロンイオンと比べて１桁以上も低いエネルギーしか有していない。従って、プラズマ中で活性になったボロン原子や、当該活性になったボロン原子を含んだ分子は、主として基板表面や半導体領域表面に付着するものと考えられる。
【００５１】
ところで、バイアス電圧によってイオンが加速される方向は、基板主面に対して垂直な方向である。従って、プラズマ中の熱運動によるランダムな運動エネルギーを考慮に入れても、熱運動による運動エネルギーはバイアス電圧による加速エネルギーと比べて小さいので、バイアス電圧によって加速されたイオンの基板主面（つまりフィン型半導体領域の上面）への入射角（基板主面の法線方向に対する角度：入射角０度が基板主面に対して垂直）は−５度程度から＋５度程度までの範囲内で分布するに過ぎず、バイアス電圧によって加速されたイオンは基板主面に対して略垂直に入射する。従って、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程においてバイアス電圧によって加速されたボロンイオンは、フィン型半導体領域１０３の上面に対しては垂直に近い方向から入射する一方、フィン型半導体領域１０３の側面に対しては水平に近い方向から入射する。そして、垂直に近い方向から入射したイオンは、その多くが半導体内部に入るのに対して、水平に近い方向から入射したイオンは、その多くが半導体表面で弾かれてしまい半導体内部に入るイオンの数は少なくなる。具体的には、フィン型半導体領域１０３の上面に入射角５度で入射してくるイオンは、フィン型半導体領域１０３の側面に対しては入射角８５度で入射してくることになるが、このような大きい入射角で半導体表面に入射してくるイオンが、本実施形態のようにバイアス電圧Ｖｐｐが２５０Ｖ程度というような低いエネルギーしか有していない場合、フィン型半導体領域１０３の側面から内部に注入されるイオンの数は当該側面に入射してくるイオンの数の１０％未満という極端に少ない数になってしまう。
【００５２】
以上のように、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程では、フィン型半導体領域１０３の上面及び側面に対してボロンが付着し又は注入されるが、上面と側面とではボロンの半導体内部への入り方が大きく異なると考えられる。すなわち、フィン型半導体領域１０３の上面から半導体内部に注入されるボロンは比較的多く存在するのに対して、フィン型半導体領域１０３の側面から半導体内部に注入されるボロンの数は、上面から注入されるボロンの数の１０％未満という極端に少ない数であり、フィン型半導体領域１０３の側面には付着しているだけのボロンが多く存在する。
【００５３】
次に、図３（ｄ）及び図６（ｄ）〜（ｆ）に示すように、基板全面を保護膜１０７によって被覆する。ここで、レジストパターン１０５の硬化を防ぐために、保護膜１０７を１００℃以下の低温で堆積することが望ましい。具体的には、例えばスパッタ法、電子サイクロトロン共鳴型プラズマＣＶＤ（chemical vapor deposition ）法、又は物理蒸着法等によって、酸化シリコン膜又は酸化窒化シリコン膜等からなる保護膜１０７を堆積する。
【００５４】
以下、物理蒸着法のうち真空蒸着法によって保護膜１０７を形成する場合について詳しく例示する。まず、圧力を１０-2〜１０-4Ｐａ程度にした真空容器の中に蒸発源及び被処理基板を設置する。その後、蒸発源に熱を加えることによって薄膜形成用物質を気化し、当該物質を被処理基板に付着させることによって保護膜１０７を成膜する。この時、薄膜形成用物質の平均自由行程は数１０ｃｍ〜数１０ｍ程度であるため、蒸発源から気化した薄膜形成用物質はほとんど互いに衝突することなく被処理基板まで到達する。ここで、真空蒸着法には、蒸発粒子のエネルギーが０．１〜１ｅＶ程度と小さいために被処理基板へのダメージが小さいと共に膜中に不純物質（意図しない汚染物質）が含まれにくいという特徴がある一方、膜がポーラス状になりやすい傾向がある。そこで、真空蒸着中にイオン銃を用いて数１００ｅＶ程度のエネルギーを持つガスイオン及び当該ガスイオンと電気的に中和させるための同量の電子を被処理基板に照射することによって、緻密で且つ表面が平滑な保護膜１０７を堆積する。すなわち、本実施形態では、例えばこのイオンビームアシスト蒸着法と呼ばれる方法を用いて緻密な保護膜１０７を形成してもよい。
【００５５】
尚、本実施形態において、保護膜１０７の厚さは例えば０．５ｎｍ程度〜１０ｎｍ程度の範囲内でフィン型半導体領域１０３同士の間隔（Ｓ）に応じて任意に設定することができるが、例えば間隔（Ｓ）が１０ｎｍである場合には、保護膜１０７の厚さを例えば３ｎｍに設定することにより、フィン型半導体領域１０３同士のスペースが保護膜１０７によって埋まってしまうことを防止することができる。また、保護膜１０７は、フィン型半導体領域１０３の側面だけではなく、フィン型半導体領域１０３の上面、並びにレジストパターン１０５の側面及び上面にも形成される。
【００５６】
次に、図４（ａ）及び図７（ａ）〜（ｃ）に示すように、レジストパターン１０５の上面上の保護膜１０７を除去するために、例えばプラズマエッチングを行う。これにより、レジストパターン１０５の上面上の保護膜１０７に加えて、フィン型半導体領域１０３の上面上の保護膜１０７及びＢＯＸ酸化膜１０２の上面上の保護膜１０７も除去される。ここで、レジストパターン１０５の上面上の保護膜１０７は、少なくとも一部分が除去されればよい。また、エッチングに用いるプラズマとしては、例えばアルゴンをヘリウムによって希釈したガスのプラズマ、又はヘリウムのプラズマを用いることが好ましい。その理由は次の通りである。
【００５７】
図４（ａ）及び図７（ａ）〜（ｃ）に示す工程の目的は、レジストパターン１０５の上面上の保護膜１０７を除去することにあるが、本工程では、前述のように、レジストパターン１０５の上面上の保護膜１０７と同時にフィン型半導体領域１０３の上面上の保護膜１０７も除去されてしまう。ここで、フィン型ＦＥＴにおいてはフィン型半導体領域１０３の側部がオン電流の主経路となるので、フィン型半導体領域１０３の上面上の保護膜１０７が除去されること自体は大きな問題ではない。しかし、フィン型半導体領域１０３の上面上の保護膜１０７が完全に除去された後、さらにエッチングが進行してフィン型半導体領域１０３自体が大きく削られてしまうと、半導体装置に悪影響が生じる。そこで、本実施形態においては、半導体装置に悪影響が生じないようにエッチングレートを比較的小さく設定するため、希釈ガスとして、化学的に安定な希ガス原子のなかでも最も小さい原子であるヘリウム（Ｈｅ）を用いる。また、エッチングガスとして、Ａｒ、Ｎｅ又はＨｅを用いる。ここで、Ａｒ及びＮｅも希ガスであって化学的に安定なので、半導体装置への悪影響をさらに抑制することができる。但し、エッチングガスとしてＡｒを用いた場合、ＮｅやＨｅを用いた場合と比べて、エッチングレートが大きくなるので、保護膜１０７の厚さが例えば０．５ｎｍから１０ｎｍまでの範囲内で比較的厚い場合には、エッチングガスとしてＡｒを用いることは、エッチング処理時間を短くできる点で望ましい。また、エッチングガスとしてＮｅを用いた場合、Ａｒを用いた場合と比べて、エッチングレートをより小さくできるので、保護膜１０７の厚さが例えば０．５ｎｍから１０ｎｍまでの範囲内で比較的薄い場合であってＡｒによるエッチング処理では処理時間が短くなりすぎて安定的な処理を行えない場合には、エッチングガスとしてＮｅを用いることは、エッチング処理時間をある程度長くして安定的な処理を行える点で望ましい。さらに、保護膜１０７が極めて薄い場合には、エッチングガスとしてＨｅを用いることは、エッチング処理時間をある程度長くして安定的な処理を行える点で望ましい。
【００５８】
本実施形態では、レジストパターン１０５の上面上の保護膜１０７を除去するためのプラズマエッチングを例えばＨｅより希釈したＡｒを用いて実施した。プラズマエッチング条件は、例えば、チャンバー圧力が１Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が１２５０Ｗであり、バイアス電力Ｖｐｐが３００〜３５０Ｗである。ここで、プラズマ中におけるＡｒ濃度を１０質量％（Ｈｅ濃度を９０質量％）とした場合のシリコンのエッチングレートは約０．３ｎｍ／秒であり、Ａｒを混ぜずにＨｅガスプラズマとした場合のシリコンのエッチングレートは約０．０３ｎｍ／秒である。このように、Ａｒ濃度を調整することによってエッチングレートを調整することができる。
【００５９】
具体的には、プラズマ中でのＡｒ濃度を１０質量％、Ｈｅ濃度を９０質量％とし、チャンバー圧力を１Ｐａ、ソースパワーを１２５０Ｗ、バイアス電力を３２５Ｗとし、プロセス時間を１０秒とすることによって、レジストパターン１０５の上面上に形成された厚さ３ｎｍの酸化窒化シリコン膜（保護膜１０７）を除去することができた。このとき、同時に、フィン型半導体領域１０３の上面上の酸化窒化シリコン膜（保護膜１０７）も除去されるが、フィン型半導体領域１０３自体が１ｎｍを超えて大きく削られることはない。また、前述のＡｒとＨｅとの混合ガスによるプラズマエッチングは、主としてＡｒイオンによるイオンエッチングであるため、バイアス電圧によって基板主面の垂直方向に加速されたイオンが対象物に衝突して当該対象物が削られる。従って、フィン型半導体領域１０３及びレジストパターン１０５のそれぞれの上面上の保護膜１０７のみが削られる一方、フィン型半導体領域１０３及びレジストパターン１０５のそれぞれの側面上には保護膜１０７が残る。すなわち、プラズマエッチング後には、図４（ａ）及び図７（ａ）〜（ｃ）に示すように、フィン型半導体領域１０３の側面は保護膜１０７によって保護されている一方、レジストパターン１０５の上面は露出する。尚、図４（ａ）及び図７（ａ）〜（ｃ）に示すように、ゲート電極１０４の側面上にも保護膜１０７が残る。
【００６０】
次に、基板全面を薬液、例えばＳＰＭ液及びＡＰＭ液等の洗浄液に接触させることにより、図４（ｂ）及び図７（ｄ）〜（ｆ）に示すように、レジストパターン１０５を除去する。尚、ゲート電極１０４の材料として、例えばタングステン（Ｗ）やタンタル（Ｔａ）等の金属材料を使用する場合には、酸化剤（Ｈ2 Ｏ2 ）を含む洗浄液を用いると、これらの金属が酸化溶解してしまうため、金属を溶かさないように酸化剤（Ｈ2 Ｏ2 ）を含まない洗浄液を用いることが望ましい。また、レジストパターン１０５は、その上面から洗浄液に溶けて剥離除去されると同時に、レジストパターン１０５の側面に残る保護膜１０７もレジストパターン１０５と共に除去される。また、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程でフィン型半導体領域１０３の側面に付着したボロンは、当該側面と共に保護膜１０７によって覆われているため、前述の洗浄時にも除去されることなく、フィン型半導体領域１０３の側面と保護膜１０７との間に保持される。一方、フィン型半導体領域１０３の上面上の保護膜１０７は、図４（ａ）及び図７（ａ）〜（ｃ）に示すプラズマエッチング工程で除去されているが、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程でフィン型半導体領域１０３の上面に入射したボロンの半分程度以上は半導体内部に注入されている（図１２参照）。すなわち、前述の洗浄時にフィン型半導体領域１０３の上面から除去されるボロンの数は入射ボロン数の半分程度以下となるので、図１２のグラフ（ｂ）とグラフ（ｃ）との比較から分かるように、従来のＢＦ2 イオン注入法を用いた場合よりも、フィン型半導体領域１０３上部のエクステンション領域１０６の不純物濃度を高く保持することができる。
【００６１】
次に、図４（ｃ）及び図８（ａ）〜（ｄ）に示すように、ゲート電極１０４の側面上に保護膜１０７を介して絶縁性サイドウォールスペーサ１０８を形成する。これにより、エクステンション領域１０６が絶縁性サイドウォールスペーサ１０８によって保護される。ここで、図８（ｄ）に示すように、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３の側部に形成されたエクステンション領域１０６と、絶縁性サイドウォールスペーサ１０８との間には保護膜１０７が介在している。一方、図８（ａ）に示すように、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３の上部に形成されたエクステンション領域１０６と、絶縁性サイドウォールスペーサ１０８との間には保護膜１０７は介在していない。言い換えると、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３（エクステンション領域１０６）の上面の少なくとも一部分は絶縁性サイドウォールスペーサ１０８と接している。
【００６２】
次に、ゲート電極１０４及び絶縁性サイドウォールスペーサ１０８をマスクとして、フィン型半導体領域１０３に対して、不純物、例えばボロンを比較的深く注入することにより、図４（ｄ）及び図８（ｅ）〜（ｆ）に示すように、ソース・ドレイン領域１０９を形成する。このとき、ソース・ドレイン領域１０９となるフィン型半導体領域１０３の側面上に保護膜１０７が形成されていてもよい。また、ソース・ドレイン領域１０９となるフィン型半導体領域１０３の側面上に保護膜１０７を介して絶縁性サイドウォールスペーサ１０８が形成されていてもよい。
【００６３】
その後、活性化アニールを実施して、エクステンション領域１０６及びソース・ドレイン領域１０９のボロンを電気的に活性化させる。このとき、フィン型半導体領域１０３の側部に形成されたエクステンション領域１０６の表面には、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程で付着させたボロンが前述の洗浄時に除去されることなく十分に保持されている。従って、活性化アニールによって多数のボロンを電気的に活性化することが可能となるので、フィン型半導体領域１０３側部のエクステンション領域１０６を低抵抗化することができる。
【００６４】
以上に説明した工程によって、本実施形態のフィン型ＦＥＴの主要部が完成する。
【００６５】
第１の実施形態によると、プラズマドーピング法による不純物注入のマスクとして用いたレジストパターン１０５を洗浄によって除去する前に、不純物が注入され又は付着したフィン型半導体領域１０３の側面を保護膜１０７によって覆う。このため、フィン型半導体領域１０３の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去される事態を回避することができる。従って、プラズマドーピング法を用いた不純物注入により極浅で低抵抗のエクステンション領域１０６をフィン型半導体領域１０３側部に形成することができるので、フィン型ＦＥＴにおいて所望の特性を得ることができる。
【００６６】
また、第１の実施形態によると、保護膜１０７を形成する工程と、レジストパターン１０５を洗浄によって除去する工程との間に、レジストパターン１０５の上面上の保護膜１０７の少なくとも一部分を除去する工程をさらに備えている。このため、レジストパターン１０５が保護膜１０７によって覆われることに起因して洗浄工程でレジストパターン１０５を除去することが困難になるという事態を回避することができる。
【００６７】
また、第１の実施形態によると、保護膜１０７を１００℃以下の低温度で形成するため、保護膜１０７の形成時にレジストパターン１０５が硬化する事態を回避することができるので、洗浄工程においてレジストパターン１０５を除去することが容易になる。
【００６８】
尚、第１の実施形態において、保護膜１０７は、エクステンション領域１０６を形成するための不純物と同じ元素を含んでいてもよい。例えば注入不純物がボロン（Ｂ）である場合、保護膜１０７としてＢＳＧ（boro-silicate glass ）膜を形成してもよい。このようにすると、不純物活性化アニール工程において、エクステンション領域１０６と保護膜１０７との間の不純物濃度の差に起因してエクステンション領域１０６から保護膜１０７に拡散する不純物の量を低減することができる。従って、不純物活性化アニール時にエクステンション領域１０６に留まる不純物の量、つまり活性化アニールによって電気的に活性化されて抵抗の低減に寄与する不純物の量を多く保つことができる。
【００６９】
また、第１の実施形態において、保護膜１０７の厚さは、０．５ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。その理由は、保護膜１０７の厚さが０．５ｎｍ未満である場合には保護膜１０７が薄すぎて洗浄時に不純物の喪失を抑制することが困難になり、保護膜１０７の厚さが１０ｎｍを超える場合には保護膜１０７が厚すぎて除去が困難になるからである。
【００７０】
また、第１の実施形態において、エクステンション領域１０６の形成工程（プラズマドーピング工程）の後、大気開放することなく保護膜１０７を形成してもよい。例えば、エクステンション領域１０６の形成工程と保護膜１０７の形成工程とを同一チャンバー内で連続して実施してもよい。このようにすると、エクステンション領域１０６の形成工程でフィン型半導体領域１０３表面に付着させ又は注入した不純物が、エクステンション領域１０６の形成工程と保護膜１０７の形成工程との間で酸化してしまうことを防止できる。
【００７１】
また、第１の実施形態において、薬液洗浄によりレジストパターン１０５を除去する前にアッシングを行ってもよい。また、薬液洗浄によりレジストパターン１０５を除去した後に水洗を行ってもよい。
【００７２】
また、第１の実施形態において、ｐ型不純物として例えばボロンを用いてｐ型のエクステンション領域１０６及びソース・ドレイン領域１０９、つまりｐ型ＦＥＴを形成した。しかし、これに代えて、ｎ型不純物として例えばリン等を用いてｎ型のエクステンション領域１０６及びソース・ドレイン領域１０９、つまりｎ型ＦＥＴを形成してもよい。
【００７３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置（具体的にはフィン型ＦＥＴ）及びその製造方法について図面を参照しながら説明する。
【００７４】
本実施形態は、フィン型半導体領域の上面及び側面に対してプラズマドーピングによって不純物を注入し又は付着させた後、フィン型半導体領域同士の間隔の半分以下の厚さを持つポーラス状の保護膜によりフィン型半導体領域の側面及び上面を覆うことによって、フィン型半導体領域に付着した不純物を保護し、それにより、フィン型ＦＥＴのオン電流の向上を図るものである。
【００７５】
すなわち、本実施形態が第１の実施形態と異なる主な点は、保護膜としてポーラス状の膜を用いること、及びフィン型半導体領域上面等から保護膜を除去しないことである。
【００７６】
図９（ａ）〜（ｄ）は本実施形態の半導体装置の製造方法の各工程を示す斜視図である。また、図１０（ａ）〜（ｃ）はそれぞれ、図９（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図１０（ｄ）〜（ｆ）はそれぞれ、図９（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。また、図１１（ａ）〜（ｄ）はそれぞれ、図９（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）、Ｃ４−Ｃ４線（エクステンション形成領域）の断面図であり、図１１（ｅ）〜（ｈ）はそれぞれ、図９（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）、Ｄ４−Ｄ４線（エクステンション形成領域）の断面図である。
【００７７】
尚、図１０（ａ）、（ｄ）及び図１１（ａ）、（ｅ）においては、図９（ａ）〜（ｄ）の斜視図に示した範囲よりも広い範囲の断面構成を示しており、図１１（ｄ）、（ｈ）においては、図９（ｃ）、（ｄ）の斜視図に示した範囲の一部分の断面構成を示している。
【００７８】
本実施形態の半導体装置の製造方法においては、まず、第１の実施形態の図３（ａ）、図５（ａ）〜（ｃ）に示す工程（フィン型半導体領域１０３及びゲート電極１０４の形成工程）、図３（ｂ）、図５（ｄ）〜（ｆ）に示す工程（レジストパターン１０５の形成工程）、及び、図３（ｃ）、図６（ａ）〜（ｃ）に示す（エクステンション領域１０６の形成工程）を順次実施する。
【００７９】
具体的には、まず、図３（ａ）及び図５（ａ）〜（ｃ）に示すように、シリコン基板１０１上にＢＯＸ酸化膜１０２及びシリコン層が順次積層されてなるＳＯＩ基板を準備した後、当該シリコン層をパターニングしてシリコン基板１０１上にＢＯＸ酸化膜１０２を介して複数のフィン型半導体領域１０３を形成する。次に、各フィン型半導体領域１０３の所定部分（チャネル領域）をゲート幅方向に跨ぐようにゲート電極１０４を形成する。ここで、フィン型半導体領域１０３の幅（ゲート幅方向の幅：Ｗｆｉｎ）は例えば１０ｎｍであり、フィン型半導体領域１０３の高さ（Ｈｆｉｎ）は例えば６０ｎｍであり、フィン型半導体領域１０３同士の間隔（Ｓ）は１０ｎｍであり、ゲート電極１０４の幅（ゲート長方向の幅：Ｗｇ）は２０ｎｍである。
【００８０】
次に、図３（ｂ）及び図５（ｄ）〜（ｆ）に示すように、所望の不純物注入領域に開口部を有するレジストパターン１０５を基板上に形成する。ここで、レジストパターン１０５の高さを例えば２００ｎｍ程度に設定する。
【００８１】
次に、図３（ｃ）及び図６（ａ）〜（ｃ）に示すように、レジストパターン１０５及びゲート電極１０４をマスクとして、プラズマドーピング法を用いて基板全面に対してボロンを含むプラズマを照射し、フィン型半導体領域１０３の上面及び側面に対してボロンを付着させ又は注入する。これにより、ゲート電極１０４の外側のフィン型半導体領域１０３の上部及び側部にエクステンション領域１０６が形成される。ここで、本実施形態においても、第１の実施形態と同様に、フィン型半導体領域１０３の上面と側面とではボロンの半導体内部への入り方が大きく異なる。すなわち、フィン型半導体領域１０３の上面からは半導体内部に注入されるボロンが比較的多く存在するのに対して、フィン型半導体領域１０３の側面から半導体内部に注入されるボロンの数は、上面から注入されるボロンの数の１０％未満という極端に少ない数であり、フィン型半導体領域１０３の側面には付着しているだけのボロンが多く存在する。
【００８２】
次に、本実施形態においては、図９（ａ）及び図１０（ａ）〜（ｃ）に示すように、基板全面をポーラス状の保護膜１１０によって被覆する。ここで、レジストパターン１０５の硬化を防ぐために、保護膜１１０を１００℃以下の低温で堆積することが望ましい。具体的には、例えばスパッタ法、電子サイクロトロン共鳴型プラズマＣＶＤ法、又は物理蒸着法等によって、酸化シリコン膜又は酸化窒化シリコン膜等からなる保護膜１１０を堆積する。
【００８３】
以下、物理蒸着法のうち真空蒸着法によって保護膜１１０を形成する場合について詳しく例示する。まず、圧力を１０-2〜１０-4Ｐａ程度にした真空容器の中に蒸発源及び被処理基板を設置する。その後、蒸発源に熱を加えることによって薄膜形成用物質を気化し、当該物質を被処理基板に付着させることによって保護膜１１０を成膜する。この時、薄膜形成用物質の平均自由行程は数１０ｃｍ〜数１０ｍ程度であるため、蒸発源から気化した薄膜形成用物質はほとんど互いに衝突することなく被処理基板まで到達する。ここで、真空蒸着法には、蒸発粒子のエネルギーが０．１〜１ｅＶ程度と小さいために被処理基板へのダメージが小さいと共に膜中に不純物質（意図しない汚染物質）が含まれにくいという特徴がある一方、膜がポーラス状になりやすい傾向がある。そこで、本実施形態においては、例えばこの真空蒸着法を用いてポーラス状の保護膜１１０を形成してもよい。
【００８４】
尚、本実施形態において、保護膜１１０の厚さは例えば０．５ｎｍ程度〜１０ｎｍ程度の範囲内でフィン型半導体領域１０３同士の間隔（Ｓ）に応じて任意に設定することができるが、例えば間隔（Ｓ）が１０ｎｍである場合には、保護膜１１０の厚さを例えば３ｎｍに設定することにより、フィン型半導体領域１０３同士のスペースが保護膜１１０によって埋まってしまうことを防止することができる。また、保護膜１１０は、フィン型半導体領域１０３の側面だけではなく、フィン型半導体領域１０３の上面、並びにレジストパターン１０５の側面及び上面にも形成される。
【００８５】
次に、基板全面を薬液、例えばＳＰＭ液及びＡＰＭ液等の洗浄液に接触させることにより、図９（ｂ）及び図１０（ｄ）〜（ｆ）に示すように、レジストパターン１０５を除去する。尚、ゲート電極１０４の材料として、例えばタングステン（Ｗ）やタンタル（Ｔａ）等の金属材料を使用する場合には、酸化剤（Ｈ2 Ｏ2 ）を含む洗浄液を用いると、これらの金属が酸化溶解してしまうため、金属を溶かさないように酸化剤（Ｈ2 Ｏ2 ）を含まない洗浄液を用いることが望ましい。また、レジストパターン１０５は、ポーラス状の保護膜１１０中を浸透してきた洗浄液に接触して当該洗浄液に溶けて剥離除去されると同時に、レジストパターン１０５の上面及び側面を覆う保護膜１１０もレジストパターン１０５と共に除去される。また、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程でフィン型半導体領域１０３の上面及び側面に付着したボロンは、当該上面及び当該側面と共に保護膜１１０によって覆われているため、前述の洗浄時にも除去されることなく、フィン型半導体領域１０３の上面及び側面のそれぞれと保護膜１１０との間に保持される。
【００８６】
次に、図９（ｃ）及び図１１（ａ）〜（ｄ）に示すように、ゲート電極１０４の側面上に保護膜１１０を介して絶縁性サイドウォールスペーサ１０８を形成する。これにより、エクステンション領域１０６が絶縁性サイドウォールスペーサ１０８によって保護される。尚、絶縁性サイドウォールスペーサ１０８により覆われていない領域のフィン型半導体領域１０３の上面上に形成されていた保護膜１１０、並びにゲート電極１０４の上面上及びＢＯＸ酸化膜１０２の上面上に形成されていた保護膜１１０は、絶縁性サイドウォールスペーサ１０８の形成時に除去される。言い換えると、絶縁性サイドウォールスペーサ１０８により覆われている領域のフィン型半導体領域１０３の上面上に形成されている保護膜１１０、並びにフィン型半導体領域１０３の側面上及びゲート電極１０４の側面上に形成されている保護膜１１０は残存する。従って、図１１（ｄ）に示すように、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３の上部及び側部に形成されたエクステンション領域１０６と、絶縁性サイドウォールスペーサ１０８との間には保護膜１１０が介在している。また、図１１（ａ）に示すように、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３の上部に形成されたエクステンション領域１０６と、絶縁性サイドウォールスペーサ１０８との間にも保護膜１１０が介在している。
【００８７】
次に、ゲート電極１０４及び絶縁性サイドウォールスペーサ１０８をマスクとして、フィン型半導体領域１０３に対して、不純物、例えばボロンを比較的深く注入することにより、図９（ｄ）及び図１１（ｅ）〜（ｆ）に示すように、ソース・ドレイン領域１０９を形成する。このとき、ソース・ドレイン領域１０９となるフィン型半導体領域１０３の側面上に保護膜１１０が形成されていてもよい。また、ソース・ドレイン領域１０９となるフィン型半導体領域１０３の側面上に保護膜１１０を介して絶縁性サイドウォールスペーサ１０８が形成されていてもよい。
【００８８】
その後、活性化アニールを実施して、エクステンション領域１０６及びソース・ドレイン領域１０９のボロンを電気的に活性化させる。このとき、フィン型半導体領域１０３の上部及び側部に形成されたエクステンション領域１０６の表面には、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程で付着させたボロンが前述の洗浄時に除去されることなく十分に保持されている。従って、活性化アニールによって多数のボロンを電気的に活性化することが可能となるので、フィン型半導体領域１０３の上部及び側部に形成されたエクステンション領域１０６を低抵抗化することができる。
【００８９】
以上に説明した工程によって、本実施形態のフィン型ＦＥＴの主要部が完成する。
【００９０】
第２の実施形態によると、プラズマドーピング法による不純物注入のマスクとして用いたレジストパターン１０５を洗浄によって除去する前に、不純物が注入され又は付着したフィン型半導体領域１０３の側面を保護膜１１０によって覆う。このため、フィン型半導体領域１０３の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去される事態を回避することができる。従って、プラズマドーピング法を用いた不純物注入により極浅で低抵抗のエクステンション領域１０６をフィン型半導体領域１０３側部に形成することができるので、フィン型ＦＥＴにおいて所望の特性を得ることができる。
【００９１】
また、第２の実施形態によると、保護膜１１０としてポーラス状の膜を形成するため、次のような効果を得ることができる。すなわち、保護膜１１０はフィン型半導体領域１０３におけるエクステンション領域１０６の上だけではなく、レジストパターン１０５の上にも形成されてしまうが、保護膜１１０をポーラス状に形成することによって、洗浄工程において保護膜１１０中に薬液（洗浄液）を浸透させて当該洗浄液をレジストパターン１０５に到達させることができる。これにより、洗浄工程でレジストパターン１０５を確実に除去することが可能となる。一方、フィン型半導体領域１０３におけるエクステンション領域１０６にも洗浄液が到達することになり、エクステンション領域１０６表面のうち保護膜１１０のポーラス部（微細孔部分）に接している箇所の不純物は除去されてしまう場合があるものの、エクステンション領域１０６表面のうち保護膜１１０本体に直接接している箇所の不純物は除去されない。ここで、仮に、保護膜１１０全体の体積におけるポーラス部の体積の割合が半分程度であるとすると、エクステンション領域１０６表面のうち洗浄液に触れる部分の面積割合（保護膜１１０を形成しない場合は１）を、保護膜１１０を形成することによって０．５程度まで低減することができる。従って、この場合、保護膜１１０を形成することによって、保護膜１１０を形成していなかった場合と比べて、洗浄工程における不純物の喪失量を半分程度に抑制することができる。
【００９２】
また、第２の実施形態によると、保護膜１１０を１００℃以下の低温度で形成するため、保護膜１１０の形成時にレジストパターン１０５が硬化する事態を回避することができるので、洗浄工程においてレジストパターン１０５を除去することが容易になる。
【００９３】
尚、第２の実施形態において、保護膜１１０は、エクステンション領域１０６を形成するための不純物と同じ元素を含んでいてもよい。例えば注入不純物がボロン（Ｂ）である場合、保護膜１１０としてＢＳＧ膜を形成してもよい。このようにすると、不純物活性化アニール工程において、エクステンション領域１０６と保護膜１１０との間の不純物濃度の差に起因してエクステンション領域１０６から保護膜１１０に拡散する不純物の量を低減することができる。従って、不純物活性化アニール時にエクステンション領域１０６に留まる不純物の量、つまり活性化アニールによって電気的に活性化されて抵抗の低減に寄与する不純物の量を多く保つことができる。
【００９４】
また、第２の実施形態において、保護膜１１０の厚さは、０．５ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。その理由は、保護膜１１０の厚さが０．５ｎｍ未満である場合には保護膜１１０が薄すぎて洗浄時に不純物の喪失を抑制することが困難になり、保護膜１１０の厚さが１０ｎｍを超える場合には保護膜１１０が厚すぎて除去が困難になるからである。
【００９５】
また、第２の実施形態において、エクステンション領域１０６の形成工程（プラズマドーピング工程）の後、大気開放することなく保護膜１１０を形成してもよい。例えば、エクステンション領域１０６の形成工程と保護膜１１０の形成工程とを同一チャンバー内で連続して実施してもよい。このようにすると、エクステンション領域１０６の形成工程でフィン型半導体領域１０３表面に付着させ又は注入した不純物が、エクステンション領域１０６の形成工程と保護膜１１０の形成工程との間で酸化してしまうことを防止できる。
【００９６】
また、第２の実施形態において、薬液洗浄によりレジストパターン１０５を除去する前にアッシングを行ってもよい。また、薬液洗浄によりレジストパターン１０５を除去した後に水洗を行ってもよい。
【００９７】
また、第２の実施形態において、ｐ型不純物として例えばボロンを用いてｐ型のエクステンション領域１０６及びソース・ドレイン領域１０９、つまりｐ型ＦＥＴを形成した。しかし、これに代えて、ｎ型不純物として例えばリン等を用いてｎ型のエクステンション領域１０６及びソース・ドレイン領域１０９、つまりｎ型ＦＥＴを形成してもよい。
【産業上の利用可能性】
【００９８】
本発明は、半導体装置及びその製造方法に関し、特に、基板上にフィン型半導体領域を有する３次元構造の半導体装置において所望の特性を得る上で有用である。
【符号の説明】
【００９９】
１０１ シリコン基板
１０２ ＢＯＸ酸化膜
１０３ フィン型半導体領域
１０４ ゲート電極
１０５ レジストパターン
１０６ エクステンション領域
１０７、１１０ 保護膜
１０８ 絶縁性サイドウォールスペーサ
１０９ ソース・ドレイン領域
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、プラズマドーピング法によって不純物が注入されるフィン型半導体領域を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン基板等を基板とする半導体装置の微細化のために、プレーナ型やフィン型の半導体装置が検討されている。これらの半導体装置においては、ソース・ドレイン・エクステンション領域（以下、単にエクステンション領域という）を用いてショートチャネル効果を抑制することが主流となっている。このショートチャネル効果を抑制するためには、エクステンション領域を浅く形成すると共にエクステンション領域に不純物を高濃度で注入することが必要である。そのために、１９８０年代後半からプラズマを用いて不純物をシリコン等に注入するプラズマドーピングという技術が開発され始めた（非特許文献１参照）。また、１９９０年代後半からは、プラズマドーピングを用いてエクステンション領域を高不純物濃度で浅く形成するための研究開発が行われている（非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】
B. Mizuno 他、Plasma Doping into the side-wall of a sub-0.5μm width Trench、 Ext. Abs. of International Conference on SSDM、1987年、 p.319-322
【非特許文献２】
D. Lenoble 他、Evaluation of Plasma Doping for sub-0.18μm Devices、1998 Int. Conf. Ion Implantation Technology Proc. 、1999年、p.1222-1225
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の非特許文献１、２等に開示されている従来の半導体装置の製造方法によると、フィン型ＦＥＴ（field effect transistor ）等のフィン型半導体装置（フィン型半導体領域を基板上に有する半導体装置）において、オン電流等について所望のトランジスタ特性が得られないという問題点がある。
【０００５】
前記に鑑み、本発明は、プラズマドーピング法により形成した不純物注入層を有するフィン型半導体装置において所望の特性が得られるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、本願発明者らは、従来のプラズマドーピング法を用いたエクステンション領域の形成を含む半導体装置の製造方法によってフィン型半導体装置において所望の特性が得られない理由を検討した結果、次のような知見を得るに至った。
【０００７】
図１２は、プラズマドーピング法を用いた不純物注入量とその後の洗浄工程における不純物の喪失量との関係について本願発明者らが調べた結果を示す図である。
【０００８】
図１２のグラフ（ａ）は、従来のプラズマドーピング法を用いてプレーナ型半導体領域に不純物としてボロンを極浅に注入した後における深さ方向のボロン・プロファイルを示しており、図１２のグラフ（ｂ）は、従来のプラズマドーピング法を用いてプレーナ型半導体領域に不純物としてボロンを極浅に注入した後に引き続いてレジスト除去のための洗浄を実施した後における深さ方向のボロン・プロファイルを示しており、図１２のグラフ（ｃ）は、従来のＢＦ2 イオン注入法を用いてプレーナ型半導体領域に不純物としてボロンを極浅に注入した後に引き続いてレジスト除去のための洗浄を実施した後における深さ方向のボロン・プロファイルを示している。尚、洗浄には、ＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture ）液及びＡＰＭ（Ammonia-Hydrogen Peroxide Mixture ）液を用いた。
【０００９】
図１２のグラフ（ａ）に示すように、プラズマドーピングの実施直後においては最表面のボロン濃度は極めて高い。ここで、ボロンの注入ドーズ量は２．３×１０15ｃｍ-2と比較的高い。しかしながら、図１２のグラフ（ｂ）に示すように、プラズマドーピングの実施後にレジスト除去のための洗浄を実施すると、最表面のボロン濃度はグラフ（ａ）と比べて低下している。これは、ボロンの注入ドーズ量が１．３×１０15ｃｍ-2まで低下したことに相当する。すなわち、レジスト除去のために洗浄を実施すると、プラズマドーピングにより注入されたボロンのうち４３％程度がレジストと一緒に除去されてしまう。
【００１０】
一方、図１２のグラフ（ｂ）とグラフ（ｃ）との比較から分かるように、プラズマドーピング法を用いてボロン注入を行った場合の方が、イオン注入法を用いてボロン注入を行った場合と比べて、レジスト除去のための洗浄を実施した後においても、最表面のボロン濃度を高く維持することができている。すなわち、ボロンを高不純物濃度で浅く注入できる点で、イオン注入法よりもプラズマドーピング法は優位である。
【００１１】
しかしながら、前述のように、図１２のグラフ（ａ）とグラフ（ｂ）との比較から明らかなように、プラズマドーピング法によって高濃度で注入された不純物は洗浄工程で大量に除去されている。このように、本来であれば活性化アニールによる抵抗の低下に寄与していたはずの不純物を洗浄工程で喪失してしまうことに起因してプラズマドーピングの潜在的な性能を引き出すことができていない。
【００１２】
尚、図１２に示す例は、プレーナ型半導体領域を用いた例であるが、フィン型半導体領域を用いた場合、フィン型半導体領域表面のうち側面においては付着しているにすぎない不純物がプレーナ型半導体領域表面と比較して多いので、洗浄工程で除去される不純物量がプレーナ型半導体領域を用いた場合と比べて多くなる。従って、従来のフィン型半導体装置の製造方法によると、従来のプレーナ型半導体装置の製造方法と比較しても、プラズマドーピングの潜在的な性能を引き出すことがさらに困難になっている。
【００１３】
以上に説明したように、従来のプラズマドーピング法を用いたエクステンション領域の形成を含む従来のフィン型半導体装置の製造方法によると、プラズマドーピングによって注入した不純物の半数程度が洗浄工程において除去されてしまうため、エクステンション領域の抵抗を十分に低下させることができない。このようなエクステンション領域を有するフィン型半導体装置を動作させた場合、エクステンション領域を流れる電流が減少してしまうため、本来得られるはずの所望のトランジスタ特性が得られないという問題が生じる。
【００１４】
前述の知見に基づき、本願発明者らは、プラズマドーピングによってフィン型半導体領域に付着させ又は注入した不純物の洗浄における喪失量を低減させることによって、極浅で低抵抗のエクステンション領域を備えたフィン型半導体装置を得ることができることに気づいた。ここで、フィン型半導体装置、例えばフィン型ＦＥＴにおいては、フィン型半導体領域の側面に着目すると、プラズマドーピングによって半導体中に注入される不純物よりも、プラズマドーピングによって半導体表面に付着する不純物の方が多いという特徴がある。また、フィン型ＦＥＴ等においてはフィン型半導体領域の側部が半導体装置のオン電流を主経路となるので、フィン型半導体領域の側面に付着している不純物の洗浄工程での喪失量を減らすことが非常に重要である。
【００１５】
そこで、本願発明者らは、フィン型半導体領域の側面等にプラズマドーピングによって不純物を付着させ又は注入した後、洗浄を実施する前にフィン型半導体領域の少なくとも側面を覆うように保護膜を形成することにより、フィン型半導体領域の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去されることを抑制するという発明を想到した。
【００１６】
図１は本発明に係るフィン型半導体装置の製造方法の一具体例を示すフロー図である。
【００１７】
すなわち、図１に示すように、まず、基板面内における所望の導電型の不純物を注入したい領域に開口部を有するレジストパターンを形成した後、レジストパターンの開口部に位置するフィン型半導体領域にプラズマドーピング法を用いて不純物を浅く注入して不純物注入層（エクステンション領域）を形成する。ここで、ゲート電極は既にフィン型半導体領域を跨ぐように形成されている。次に、不純物注入層の上に、レジスト除去のための洗浄工程での不純物の喪失を抑制するための薄い保護膜を形成する。
【００１８】
ここで、保護膜の形成を、基板主面に垂直な面（つまりフィン型半導体領域の側面）上に保護膜が形成されやすい条件で行うことが望ましい。また、保護膜は、基板主面に平行な面であるフィン型半導体領域の上面上に形成されると同時に、レジストパターンの側面上及び上面上にも形成される。すなわち、レジストパターンが保護膜によって覆われるため、このままでは、後工程の洗浄工程でレジストパターンを除去することが困難になるという副作用が発生してしまう。
【００１９】
そこで、次に、基板主面に平行な面（つまりレジストパターンの上面）を削るような異方性ドライエッチングを行って、レジストパターンの上面上の保護膜を除去する。これにより、フィン型半導体領域及びレジストパターンの側面は保護膜により覆われており、且つフィン型半導体領域及びレジストパターンの上面上の保護膜は除去されている状態を洗浄工程の前に実現する。これにより、洗浄によるレジスト除去が容易になる。
【００２０】
ところで、レジストパターンの上面上の保護膜を除去する際には、フィン型半導体領域の上面上の保護膜も除去されるので、フィン型半導体領域の上面での不純物の喪失量が大きくなる懸念がある。しかし、フィン型半導体領域の上面では、フィン型半導体領域の側面と比べて、付着しているだけの不純物が少ないので、そもそも洗浄に起因する上面での不純物の喪失量は、側面での不純物の喪失量と比べて少ない。また、フィン型ＦＥＴ等においては、フィン型半導体領域の側面がオン電流の主経路となるので、フィン型半導体領域の側面が保護されていれば、深刻な問題は生じにくい。さらに、レジストパターンの上面上の保護膜を除去する工程で、例えば、ヘリウムにアルゴンを薄く混合したガスプラズマを用いることにより、保護膜を極めて遅いエッチングレートで除去することが可能となるので、保護膜を除去した後にフィン型半導体領域上部の不純物が過剰に除去される事態を回避することができる。
【００２１】
次に、薬液を用いた洗浄工程を実施してレジストパターンを除去する。ここで、薬液洗浄前にアッシングを行ってもよい。また、薬液洗浄後に水洗を行ってもよい。
【００２２】
次に、ゲート電極側面及び不純物注入層（エクステンション領域）を保護するための絶縁性サイドウォールスペーサを形成した後、不純物を電気的に活性化するための活性化アニールを実施する。
【００２３】
以上に説明したように、本発明に係る半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、前記工程（ａ）よりも後に、前記基板上にレジストパターンを形成する工程（ｂ）と、前記レジストパターンをマスクとして、前記フィン型半導体領域に不純物をプラズマドーピング法によって注入する工程（ｃ）と、前記工程（ｃ）よりも後に、前記フィン型半導体領域の少なくとも側面を保護膜によって覆う工程（ｄ）と、前記工程（ｄ）よりも後に、薬液を用いた洗浄によって前記レジストパターンを除去する工程（ｅ）と、前記工程（ｅ）よりも後に、前記フィン型半導体領域に注入された不純物を熱処理によって活性化させる工程（ｆ）とを備えている。
【００２４】
本発明に係る半導体装置の製造方法によると、プラズマドーピング法による不純物注入のマスクとして用いたレジストパターンを洗浄によって除去する前に、不純物が注入され又は付着したフィン型半導体領域の側面を保護膜によって覆う。このため、フィン型半導体領域の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去される事態を回避することができる。従って、プラズマドーピング法を用いた不純物注入により極浅で低抵抗のエクステンション領域をフィン型半導体領域側部に形成することができるので、フィン型半導体装置において所望の特性を得ることができる。
【００２５】
また、本発明に係る半導体装置の製造方法において、前記工程（ｄ）では、前記レジストパターンの上面上にも前記保護膜が形成され、前記工程（ｄ）と前記工程（ｅ）との間に、前記レジストパターンの上面上の前記保護膜の少なくとも一部分を除去する工程をさらに備えていてもよい。このようにすると、レジストパターンが保護膜によって覆われることに起因して洗浄工程でレジストパターンを除去することが困難になるという事態を回避することができる。
【００２６】
また、本発明に係る半導体装置の製造方法において、前記工程（ｄ）では、前記保護膜としてポーラス状の膜を形成してもよい。すなわち、保護膜はフィン型半導体領域における不純物注入層（例えばエクステンション領域）の上だけではなく、レジストパターンの上にも形成されてしまうが、保護膜をポーラス状に形成することによって、洗浄工程において保護膜中に薬液（洗浄液）を浸透させて当該洗浄液をレジストパターンに到達させることができる。これにより、洗浄工程でレジストパターンを確実に除去することが可能となる。一方、フィン型半導体領域における不純物注入層にも洗浄液が到達することになり、不純物注入層表面のうち保護膜のポーラス部（微細孔部分）に接している箇所の不純物は除去されてしまう場合があるものの、不純物注入層表面のうち保護膜本体に直接接している箇所の不純物は除去されない。ここで、仮に、保護膜全体の体積におけるポーラス部の体積の割合が半分程度であるとすると、不純物注入層表面のうち洗浄液に触れる部分の面積割合（保護膜を形成しない場合は１）を、保護膜を形成することによって０．５程度まで低減することができる。従って、この場合、保護膜を形成することによって、保護膜を形成していなかった場合と比べて、洗浄工程における不純物の喪失量を半分程度に抑制することができる。
【００２７】
尚、本発明に係る半導体装置の製造方法において、保護膜として緻密な膜を形成する場合には、保護膜形成工程（工程（ｄ））と洗浄工程（工程（ｅ））との間に、レジストパターンの上面上の保護膜を少なくとも一部除去する保護膜除去工程をさらに備えていることが好ましい。これにより、洗浄工程におけるフィン型半導体領域側面での不純物の喪失量をより一層抑制することができると共に、レジストパターンをより確実に除去することができる。
【００２８】
また、本発明に係る半導体装置の製造方法において、前記工程（ｄ）では、前記保護膜を１００℃以下の温度で形成してもよい。このようにすると、保護膜形成工程（工程（ｄ））でレジストパターンが硬化する事態を回避することができるので、洗浄工程においてレジストパターンを除去することが容易になる。
【００２９】
また、本発明に係る半導体装置の製造方法において、前記保護膜は、前記不純物と同じ元素を含んでいてもよい。例えば注入不純物がボロン（Ｂ）である場合、保護膜としてＢＳＧ（boro-silicate glass ）膜を形成してもよい。このようにすると、活性化アニール工程（工程（ｆ））において、不純物注入層と保護膜との間の不純物濃度の差に起因して不純物注入層から保護膜に拡散する不純物の量を低減することができる。従って、活性化アニール時に不純物注入層に留まる不純物の量、つまり活性化アニールによって電気的に活性化されて抵抗の低減に寄与する不純物の量を多く保つことができる。
【００３０】
また、本発明に係る半導体装置の製造方法において、前記保護膜の厚さは、０．５ｎｍ以上で且つ１０ｎｍ以下であってもよい。逆に、保護膜の厚さが０．５ｎｍ未満である場合には、保護膜が薄すぎて洗浄時に不純物の喪失を抑制することが困難になってしまう。また、保護膜の厚さが１０ｎｍを超える場合には、保護膜が厚すぎて保護膜除去が困難になる結果、レジスト除去も困難になってしまう。
【００３１】
特に、フィン型ＦＥＴを製造する場合に本発明の効果を得るためには、保護膜の厚さが０．５ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。すなわち、フィン型ＦＥＴの場合、フィン型半導体領域側面に付着した不純物を保護する必要がある一方、保護膜の厚さが０．５ｎｍ未満であると、フィン型半導体領域側面に付着した不純物が洗浄工程で除去されやすいという問題が顕著に生じる。また、保護膜の厚さが１０ｎｍを超えると、フィン型半導体領域同士の間のスペースを埋めるように保護膜が形成されてしまう危険がある。
【００３２】
以下、その問題について、図２（ａ）〜（ｃ）を参照しながら説明する。まず、図２（ａ）に示すように、幅がＷfin 、高さがＨfin のフィン型半導体領域（以下、フィン型Ｓｉという）が間隔Ｓで複数形成されているものとする。次に、図２（ｂ）、（ｃ）に示すように、各フィン型半導体領域を覆うように堆積厚さＴの保護膜を形成したとする。ここで、図２（ｃ）に示すように、保護膜の堆積厚さＴが１／２・Ｓよりも小さい場合には、フィン型半導体領域上面での保護膜の厚さも、フィン型半導体領域同士の間のスペースでの保護膜の厚さも共に堆積厚さＴに等しくなる。しかし、図２（ｂ）に示すように、保護膜の堆積厚さＴが１／２・Ｓを超える場合には、フィン型半導体領域同士の間のスペースを埋めるように保護膜が形成されてしまい、当該スペースにおいては保護膜の厚さが堆積厚さＴよりも厚くなると共に当該スペースの下方にいくに従って保護膜の厚さが厚くなる。具体的には、当該スペースの最下部においては厚さ（Ｔ＋Ｈfin ）程度の極めて厚い保護膜によって覆われていることになる。この場合、フィン型半導体領域自体を損傷することなく当該スペースの保護膜を除去することはできない。その結果、フィン型半導体領域側面への絶縁性サイドウォールスペーサの形成も、ソース・ドレイン領域を形成するための不純物注入もできなくなり、フィン型ＦＥＴの製造自体が困難になってしまう。
【００３３】
それに対して、フィン型ＦＥＴを製造する場合に保護膜の厚さを０．５ｎｍ以上で且つ１０ｎｍ以下に設定することによって、現在想定されているフィン型半導体領域同士の間隔Ｓに対して、Ｔ＜１／２・Ｓの関係が満たされる。従って、保護膜形成工程（工程（ｅ））の直後においては、図２（ｂ）に示すように、フィン型半導体領域同士の間のスペースを保護膜が埋めてしまうことなく、図２（ｃ）に示すように、フィン型半導体領域の上面においても側面においてもほぼ同等の厚さの保護膜を形成することができる。
【００３４】
また、本発明に係る半導体装置の製造方法において、前記工程（ｃ）の後、大気開放することなく前記工程（ｄ）を実施してもよい。例えば、前記工程（ｃ）と前記工程（ｄ）とを同一チャンバー内で連続して実施してもよい。このようにすると、不純物注入工程（工程（ｃ））でフィン型半導体領域表面に付着させ又は注入した不純物が、不純物注入工程と保護膜形成工程（工程（ｄ））との間で酸化してしまうことを防止できる。特に、製造対象がフィン型ＦＥＴである場合、不純物注入工程の後、大気開放することなく（例えば基板を真空中に保持したまま）保護膜を形成することは本発明の効果を得るために重要となる。その理由は以下の通りである。フィン型ＦＥＴの製造において、不純物注入工程で半導体内部に注入される不純物の量と半導体表面に付着する不純物の量との割合を、フィン型半導体領域の側面及び上面の間で比較すると、側面の方が半導体表面に付着しているだけの不純物の量の割合が大きくなる。このように半導体表面に付着しているだけの不純物も、活性化アニール工程で半導体内部に拡散することにより電気的に活性化されて抵抗の低下に寄与すると考えられる。しかし、半導体表面に付着しているだけの不純物が活性化アニール工程の前に空気中の酸素と結合するなどして酸化してしまった場合、このような酸化された不純物を活性化アニール工程で半導体内部に拡散させたとしても電気的に活性化させることは難しく、抵抗の低下に寄与することはない。従って、フィン型半導体領域の側面に付着させた不純物が酸化してしまう前に当該側面を保護膜により覆ってしまうことは効果的である。これを実現するためには、前述のように、不純物注入工程の後、被処理基板を空気に触れさせることなく（例えば被処理基板を真空中に保ったまま）保護膜を形成すればよい。
【００３５】
また、本発明に係る半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記フィン型半導体領域を跨ぐようにゲート電極を形成する工程をさらに備え、前記工程（ｄ）では、前記ゲート電極の少なくとも側面上に前記保護膜が形成され、前記工程（ｅ）よりも後に、前記ゲート電極の前記側面上に前記保護膜を介して絶縁性サイドウォールスペーサを形成する工程をさらに備えていてもよい。
【００３６】
以上に説明した本発明に係る半導体装置の製造方法に得られる半導体装置、つまり本発明に係る半導体装置は、基板上に形成されたフィン型半導体領域と、前記フィン型半導体領域を跨ぐように形成されたゲート電極と、前記ゲート電極に隣接する領域の前記フィン型半導体領域の少なくとも側部に形成されたエクステンション領域と、前記エクステンション領域を覆うように形成された絶縁性サイドウォールスペーサとを備え、前記エクステンション領域と前記絶縁性サイドウォールスペーサとの間に注入不純物保護膜が形成されている。
【００３７】
本発明に係る半導体装置によると、エクステンション領域と絶縁性サイドウォールスペーサとの間に注入不純物保護膜が形成されているため、フィン型半導体領域の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去される事態を回避することができる。従って、プラズマドーピング法を用いた不純物注入により極浅で低抵抗のエクステンション領域をフィン型半導体領域側部に形成することができるので、フィン型半導体装置において所望の特性を得ることができる。
【００３８】
また、本発明に係る半導体装置において、前記ゲート電極に隣接する領域の前記フィン型半導体領域の上面の少なくとも一部分は前記絶縁性サイドウォールスペーサと接していてもよい。すなわち、ゲート電極に隣接する領域のフィン型半導体領域の上面上に形成された注入不純物保護膜の少なくとも一部分は除去されていてもよい。このようにすると、エクステンション領域を形成するための不純物注入時にマスクとなるレジストパターンの上面上に形成された注入不純物保護膜の少なくとも一部分も除去される。このため、レジストパターンが注入不純物保護膜によって覆われることに起因して洗浄工程でレジストパターンを除去することが困難になるという事態を回避することができる。
【００３９】
また、本発明に係る半導体装置において、前記注入不純物保護膜はポーラス状の膜であってもよい。すなわち、注入不純物保護膜はエクステンション領域上だけではなく、エクステンション領域を形成するための不純物注入時にマスクとなるレジストパターンの上にも形成されてしまう。しかし、注入不純物保護膜をポーラス状に形成することによって、洗浄工程において注入不純物保護膜中に薬液（洗浄液）を浸透させて当該洗浄液をレジストパターンに到達させることができる。これにより、洗浄工程でレジストパターンを確実に除去することが可能となる。
【００４０】
尚、本発明に係る半導体装置において、注入不純物保護膜がゲート電極の側面やソース・ドレイン領域となるフィン型半導体領域の側面に形成されていてもよい。同様に、絶縁性サイドウォールスペーサがゲート電極の側面やソース・ドレイン領域となるフィン型半導体領域の側面に形成されていてもよい。
【発明の効果】
【００４１】
本発明によると、フィン型半導体領域の側面に付着等した不純物の洗浄による喪失を抑制することができるため、フィン型半導体領域側部に低抵抗領域を形成できるので、フィン型ＦＥＴ等の３次元デバイスにおける特性劣化を防止することができる。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明に係るフィン型半導体装置の製造方法の一具体例を示すフロー図である。
【図２】図２（ａ）〜（ｃ）は、本発明に係るフィン型半導体装置の製造方法においてフィン型半導体領域同士の間のスペースを埋めるように保護膜が形成されてしまう問題を説明するための図である。
【図３】図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す斜視図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す斜視図である。
【図５】図５（ａ）〜（ｃ）はそれぞれ、図３（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図５（ｄ）〜（ｆ）はそれぞれ、図３（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。
【図６】図６（ａ）〜（ｃ）はそれぞれ、図３（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）の断面図であり、図６（ｄ）〜（ｆ）はそれぞれ、図３（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）の断面図である。
【図７】図７（ａ）〜（ｃ）はそれぞれ、図４（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図７（ｄ）〜（ｆ）はそれぞれ、図４（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。
【図８】図８（ａ）〜（ｄ）はそれぞれ、図４（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）、Ｃ４−Ｃ４線（エクステンション形成領域）の断面図であり、図８（ｅ）〜（ｈ）はそれぞれ、図４（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）、Ｄ４−Ｄ４線（エクステンション形成領域）の断面図である。
【図９】図９（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す斜視図である。
【図１０】図１０（ａ）〜（ｃ）はそれぞれ、図９（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図１０（ｄ）〜（ｆ）はそれぞれ、図９（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。
【図１１】図１１（ａ）〜（ｄ）はそれぞれ、図９（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）、Ｃ４−Ｃ４線（エクステンション形成領域）の断面図であり、図１１（ｅ）〜（ｈ）はそれぞれ、図９（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）、Ｄ４−Ｄ４線（エクステンション形成領域）の断面図である。
【図１２】図１２は、プラズマドーピング法を用いた不純物注入量とその後の洗浄工程における不純物の喪失量との関係について本願発明者らが調べた結果を示す図である。
【発明を実施するための形態】
【００４３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置（具体的にはフィン型ＦＥＴ）及びその製造方法について図面を参照しながら説明する。
【００４４】
本実施形態は、フィン型半導体領域の上面及び側面に対してプラズマドーピングによって不純物を注入し又は付着させた後、フィン型半導体領域同士の間隔の半分以下の厚さを持つ緻密な保護膜によりフィン型半導体領域の側面を覆うことによって、当該側面に付着した不純物を保護し、それにより、フィン型ＦＥＴのオン電流の向上を図るものである。
【００４５】
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は本実施形態の半導体装置の製造方法の各工程を示す斜視図である。また、図５（ａ）〜（ｃ）はそれぞれ、図３（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図５（ｄ）〜（ｆ）はそれぞれ、図３（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。また、図６（ａ）〜（ｃ）はそれぞれ、図３（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）の断面図であり、図６（ｄ）〜（ｆ）はそれぞれ、図３（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）の断面図である。また、図７（ａ）〜（ｃ）はそれぞれ、図４（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図７（ｄ）〜（ｆ）はそれぞれ、図４（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。また、図８（ａ）〜（ｄ）はそれぞれ、図４（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）、Ｃ４−Ｃ４線（エクステンション形成領域）の断面図であり、図８（ｅ）〜（ｈ）はそれぞれ、図４（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）、Ｄ４−Ｄ４線（エクステンション形成領域）の断面図である。
【００４６】
尚、図５（ａ）、（ｄ）、図６（ａ）、（ｄ）、図７（ａ）、（ｄ）、図８（ａ）、（ｅ）においては、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）の斜視図に示した範囲よりも広い範囲の断面構成を示しており、図８（ｄ）、（ｈ）においては、図４（ｃ）、（ｄ）の斜視図に示した範囲の一部分の断面構成を示している。
【００４７】
本実施形態の半導体装置の製造方法においては、まず、図３（ａ）及び図５（ａ）〜（ｃ）に示すように、例えば、シリコン基板１０１上にＢＯＸ酸化膜１０２及びシリコン層が順次積層されてなるＳＯＩ（silicon on insulator）基板を準備した後、当該シリコン層をパターニングしてシリコン基板１０１上にＢＯＸ酸化膜１０２を介して複数のフィン型半導体領域１０３を形成する。次に、各フィン型半導体領域１０３の所定部分（チャネル領域）をゲート幅方向に跨ぐようにゲート電極１０４を形成する。ここで、フィン型半導体領域１０３の幅（ゲート幅方向の幅：Ｗｆｉｎ）は例えば１０ｎｍであり、フィン型半導体領域１０３の高さ（Ｈｆｉｎ）は例えば６０ｎｍであり、フィン型半導体領域１０３同士の間隔（Ｓ）は１０ｎｍであり、ゲート電極１０４の幅（ゲート長方向の幅：Ｗｇ）は２０ｎｍである。尚、各フィン型半導体領域１０３の上面及び側面とゲート電極１０４との間には図示しないゲート絶縁膜が形成されている。
【００４８】
次に、図３（ｂ）及び図５（ｄ）〜（ｆ）に示すように、所望の不純物注入領域に開口部を有するレジストパターン１０５を基板上に形成する。例えば、レジストパターン１０５を、各フィン型半導体領域１０３及びゲート電極１０４を含むｐ型ＦＥＴ形成領域に開口部を有し且つｎ型ＦＥＴ形成領域を覆うように形成する。ここで、レジストパターン１０５の高さを例えば２００ｎｍ程度に設定する。
【００４９】
次に、図３（ｃ）及び図６（ａ）〜（ｃ）に示すように、レジストパターン１０５及びゲート電極１０４をマスクとして、プラズマドーピング法を用いて基板全面に対してボロンを含むプラズマを照射する。これにより、ゲート電極１０４の外側のフィン型半導体領域１０３の上部及び側部にエクステンション領域１０６が形成される。ここで、プラズマドーピング条件は、例えば、原料ガスがＨｅで希釈したＢ2 Ｈ6 であり、原料ガス中でのＢ2 Ｈ6 濃度が０．５質量％であり、チャンバー内圧力が０．３５Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧Ｖｐｐが２５０Ｖであり、基板温度が２０℃であり、プラズマドーピング時間は６０秒である。また、プラズマの発生方式として、例えばＩＣＰプラズマ方式を用いた。
【００５０】
図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程においては、フィン型半導体領域１０３の上面及び側面に対してボロンが付着し又は注入される。ここで、注入されるボロンは、プラズマ中のボロンイオンがバイアス電圧により加速されたものである。これに対して、付着するボロンは、プラズマ中で活性になったボロン原子や、当該活性になったボロン原子を含んだ分子であって、バイアス電圧により加速されたボロンイオンと比較すると、極めて低いエネルギーしか持っていない。例えば、本実施形態において２５０Ｖのバイアス電圧Ｖｐｐによって加速された一価のボロンイオンは１２５ｅＶ（エレクトロンボルト）の加速エネルギーを有する。これに対して、プラズマ中で活性になったボロン原子は、活性ではあるものの電荷を持っていないため、バイアス電圧からエネルギーを受け取ることができないので、ボロンイオンと比べて１桁以上も低いエネルギーしか有していない。従って、プラズマ中で活性になったボロン原子や、当該活性になったボロン原子を含んだ分子は、主として基板表面や半導体領域表面に付着するものと考えられる。
【００５１】
ところで、バイアス電圧によってイオンが加速される方向は、基板主面に対して垂直な方向である。従って、プラズマ中の熱運動によるランダムな運動エネルギーを考慮に入れても、熱運動による運動エネルギーはバイアス電圧による加速エネルギーと比べて小さいので、バイアス電圧によって加速されたイオンの基板主面（つまりフィン型半導体領域の上面）への入射角（基板主面の法線方向に対する角度：入射角０度が基板主面に対して垂直）は−５度程度から＋５度程度までの範囲内で分布するに過ぎず、バイアス電圧によって加速されたイオンは基板主面に対して略垂直に入射する。従って、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程においてバイアス電圧によって加速されたボロンイオンは、フィン型半導体領域１０３の上面に対しては垂直に近い方向から入射する一方、フィン型半導体領域１０３の側面に対しては水平に近い方向から入射する。そして、垂直に近い方向から入射したイオンは、その多くが半導体内部に入るのに対して、水平に近い方向から入射したイオンは、その多くが半導体表面で弾かれてしまい半導体内部に入るイオンの数は少なくなる。具体的には、フィン型半導体領域１０３の上面に入射角５度で入射してくるイオンは、フィン型半導体領域１０３の側面に対しては入射角８５度で入射してくることになるが、このような大きい入射角で半導体表面に入射してくるイオンが、本実施形態のようにバイアス電圧Ｖｐｐが２５０Ｖ程度というような低いエネルギーしか有していない場合、フィン型半導体領域１０３の側面から内部に注入されるイオンの数は当該側面に入射してくるイオンの数の１０％未満という極端に少ない数になってしまう。
【００５２】
以上のように、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程では、フィン型半導体領域１０３の上面及び側面に対してボロンが付着し又は注入されるが、上面と側面とではボロンの半導体内部への入り方が大きく異なると考えられる。すなわち、フィン型半導体領域１０３の上面から半導体内部に注入されるボロンは比較的多く存在するのに対して、フィン型半導体領域１０３の側面から半導体内部に注入されるボロンの数は、上面から注入されるボロンの数の１０％未満という極端に少ない数であり、フィン型半導体領域１０３の側面には付着しているだけのボロンが多く存在する。
【００５３】
次に、図３（ｄ）及び図６（ｄ）〜（ｆ）に示すように、基板全面を保護膜１０７によって被覆する。ここで、レジストパターン１０５の硬化を防ぐために、保護膜１０７を１００℃以下の低温で堆積することが望ましい。具体的には、例えばスパッタ法、電子サイクロトロン共鳴型プラズマＣＶＤ（chemical vapor deposition ）法、又は物理蒸着法等によって、酸化シリコン膜又は酸化窒化シリコン膜等からなる保護膜１０７を堆積する。
【００５４】
以下、物理蒸着法のうち真空蒸着法によって保護膜１０７を形成する場合について詳しく例示する。まず、圧力を１０-2〜１０-4Ｐａ程度にした真空容器の中に蒸発源及び被処理基板を設置する。その後、蒸発源に熱を加えることによって薄膜形成用物質を気化し、当該物質を被処理基板に付着させることによって保護膜１０７を成膜する。この時、薄膜形成用物質の平均自由行程は数１０ｃｍ〜数１０ｍ程度であるため、蒸発源から気化した薄膜形成用物質はほとんど互いに衝突することなく被処理基板まで到達する。ここで、真空蒸着法には、蒸発粒子のエネルギーが０．１〜１ｅＶ程度と小さいために被処理基板へのダメージが小さいと共に膜中に不純物質（意図しない汚染物質）が含まれにくいという特徴がある一方、膜がポーラス状になりやすい傾向がある。そこで、真空蒸着中にイオン銃を用いて数１００ｅＶ程度のエネルギーを持つガスイオン及び当該ガスイオンと電気的に中和させるための同量の電子を被処理基板に照射することによって、緻密で且つ表面が平滑な保護膜１０７を堆積する。すなわち、本実施形態では、例えばこのイオンビームアシスト蒸着法と呼ばれる方法を用いて緻密な保護膜１０７を形成してもよい。
【００５５】
尚、本実施形態において、保護膜１０７の厚さは例えば０．５ｎｍ程度〜１０ｎｍ程度の範囲内でフィン型半導体領域１０３同士の間隔（Ｓ）に応じて任意に設定することができるが、例えば間隔（Ｓ）が１０ｎｍである場合には、保護膜１０７の厚さを例えば３ｎｍに設定することにより、フィン型半導体領域１０３同士のスペースが保護膜１０７によって埋まってしまうことを防止することができる。また、保護膜１０７は、フィン型半導体領域１０３の側面だけではなく、フィン型半導体領域１０３の上面、並びにレジストパターン１０５の側面及び上面にも形成される。
【００５６】
次に、図４（ａ）及び図７（ａ）〜（ｃ）に示すように、レジストパターン１０５の上面上の保護膜１０７を除去するために、例えばプラズマエッチングを行う。これにより、レジストパターン１０５の上面上の保護膜１０７に加えて、フィン型半導体領域１０３の上面上の保護膜１０７及びＢＯＸ酸化膜１０２の上面上の保護膜１０７も除去される。ここで、レジストパターン１０５の上面上の保護膜１０７は、少なくとも一部分が除去されればよい。また、エッチングに用いるプラズマとしては、例えばアルゴンをヘリウムによって希釈したガスのプラズマ、又はヘリウムのプラズマを用いることが好ましい。その理由は次の通りである。
【００５７】
図４（ａ）及び図７（ａ）〜（ｃ）に示す工程の目的は、レジストパターン１０５の上面上の保護膜１０７を除去することにあるが、本工程では、前述のように、レジストパターン１０５の上面上の保護膜１０７と同時にフィン型半導体領域１０３の上面上の保護膜１０７も除去されてしまう。ここで、フィン型ＦＥＴにおいてはフィン型半導体領域１０３の側部がオン電流の主経路となるので、フィン型半導体領域１０３の上面上の保護膜１０７が除去されること自体は大きな問題ではない。しかし、フィン型半導体領域１０３の上面上の保護膜１０７が完全に除去された後、さらにエッチングが進行してフィン型半導体領域１０３自体が大きく削られてしまうと、半導体装置に悪影響が生じる。そこで、本実施形態においては、半導体装置に悪影響が生じないようにエッチングレートを比較的小さく設定するため、希釈ガスとして、化学的に安定な希ガス原子のなかでも最も小さい原子であるヘリウム（Ｈｅ）を用いる。また、エッチングガスとして、Ａｒ、Ｎｅ又はＨｅを用いる。ここで、Ａｒ及びＮｅも希ガスであって化学的に安定なので、半導体装置への悪影響をさらに抑制することができる。但し、エッチングガスとしてＡｒを用いた場合、ＮｅやＨｅを用いた場合と比べて、エッチングレートが大きくなるので、保護膜１０７の厚さが例えば０．５ｎｍから１０ｎｍまでの範囲内で比較的厚い場合には、エッチングガスとしてＡｒを用いることは、エッチング処理時間を短くできる点で望ましい。また、エッチングガスとしてＮｅを用いた場合、Ａｒを用いた場合と比べて、エッチングレートをより小さくできるので、保護膜１０７の厚さが例えば０．５ｎｍから１０ｎｍまでの範囲内で比較的薄い場合であってＡｒによるエッチング処理では処理時間が短くなりすぎて安定的な処理を行えない場合には、エッチングガスとしてＮｅを用いることは、エッチング処理時間をある程度長くして安定的な処理を行える点で望ましい。さらに、保護膜１０７が極めて薄い場合には、エッチングガスとしてＨｅを用いることは、エッチング処理時間をある程度長くして安定的な処理を行える点で望ましい。
【００５８】
本実施形態では、レジストパターン１０５の上面上の保護膜１０７を除去するためのプラズマエッチングを例えばＨｅより希釈したＡｒを用いて実施した。プラズマエッチング条件は、例えば、チャンバー圧力が１Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が１２５０Ｗであり、バイアス電力Ｖｐｐが３００〜３５０Ｗである。ここで、プラズマ中におけるＡｒ濃度を１０質量％（Ｈｅ濃度を９０質量％）とした場合のシリコンのエッチングレートは約０．３ｎｍ／秒であり、Ａｒを混ぜずにＨｅガスプラズマとした場合のシリコンのエッチングレートは約０．０３ｎｍ／秒である。このように、Ａｒ濃度を調整することによってエッチングレートを調整することができる。
【００５９】
具体的には、プラズマ中でのＡｒ濃度を１０質量％、Ｈｅ濃度を９０質量％とし、チャンバー圧力を１Ｐａ、ソースパワーを１２５０Ｗ、バイアス電力を３２５Ｗとし、プロセス時間を１０秒とすることによって、レジストパターン１０５の上面上に形成された厚さ３ｎｍの酸化窒化シリコン膜（保護膜１０７）を除去することができた。このとき、同時に、フィン型半導体領域１０３の上面上の酸化窒化シリコン膜（保護膜１０７）も除去されるが、フィン型半導体領域１０３自体が１ｎｍを超えて大きく削られることはない。また、前述のＡｒとＨｅとの混合ガスによるプラズマエッチングは、主としてＡｒイオンによるイオンエッチングであるため、バイアス電圧によって基板主面の垂直方向に加速されたイオンが対象物に衝突して当該対象物が削られる。従って、フィン型半導体領域１０３及びレジストパターン１０５のそれぞれの上面上の保護膜１０７のみが削られる一方、フィン型半導体領域１０３及びレジストパターン１０５のそれぞれの側面上には保護膜１０７が残る。すなわち、プラズマエッチング後には、図４（ａ）及び図７（ａ）〜（ｃ）に示すように、フィン型半導体領域１０３の側面は保護膜１０７によって保護されている一方、レジストパターン１０５の上面は露出する。尚、図４（ａ）及び図７（ａ）〜（ｃ）に示すように、ゲート電極１０４の側面上にも保護膜１０７が残る。
【００６０】
次に、基板全面を薬液、例えばＳＰＭ液及びＡＰＭ液等の洗浄液に接触させることにより、図４（ｂ）及び図７（ｄ）〜（ｆ）に示すように、レジストパターン１０５を除去する。尚、ゲート電極１０４の材料として、例えばタングステン（Ｗ）やタンタル（Ｔａ）等の金属材料を使用する場合には、酸化剤（Ｈ2 Ｏ2 ）を含む洗浄液を用いると、これらの金属が酸化溶解してしまうため、金属を溶かさないように酸化剤（Ｈ2 Ｏ2 ）を含まない洗浄液を用いることが望ましい。また、レジストパターン１０５は、その上面から洗浄液に溶けて剥離除去されると同時に、レジストパターン１０５の側面に残る保護膜１０７もレジストパターン１０５と共に除去される。また、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程でフィン型半導体領域１０３の側面に付着したボロンは、当該側面と共に保護膜１０７によって覆われているため、前述の洗浄時にも除去されることなく、フィン型半導体領域１０３の側面と保護膜１０７との間に保持される。一方、フィン型半導体領域１０３の上面上の保護膜１０７は、図４（ａ）及び図７（ａ）〜（ｃ）に示すプラズマエッチング工程で除去されているが、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程でフィン型半導体領域１０３の上面に入射したボロンの半分程度以上は半導体内部に注入されている（図１２参照）。すなわち、前述の洗浄時にフィン型半導体領域１０３の上面から除去されるボロンの数は入射ボロン数の半分程度以下となるので、図１２のグラフ（ｂ）とグラフ（ｃ）との比較から分かるように、従来のＢＦ2 イオン注入法を用いた場合よりも、フィン型半導体領域１０３上部のエクステンション領域１０６の不純物濃度を高く保持することができる。
【００６１】
次に、図４（ｃ）及び図８（ａ）〜（ｄ）に示すように、ゲート電極１０４の側面上に保護膜１０７を介して絶縁性サイドウォールスペーサ１０８を形成する。これにより、エクステンション領域１０６が絶縁性サイドウォールスペーサ１０８によって保護される。ここで、図８（ｄ）に示すように、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３の側部に形成されたエクステンション領域１０６と、絶縁性サイドウォールスペーサ１０８との間には保護膜１０７が介在している。一方、図８（ａ）に示すように、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３の上部に形成されたエクステンション領域１０６と、絶縁性サイドウォールスペーサ１０８との間には保護膜１０７は介在していない。言い換えると、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３（エクステンション領域１０６）の上面の少なくとも一部分は絶縁性サイドウォールスペーサ１０８と接している。
【００６２】
次に、ゲート電極１０４及び絶縁性サイドウォールスペーサ１０８をマスクとして、フィン型半導体領域１０３に対して、不純物、例えばボロンを比較的深く注入することにより、図４（ｄ）及び図８（ｅ）〜（ｆ）に示すように、ソース・ドレイン領域１０９を形成する。このとき、ソース・ドレイン領域１０９となるフィン型半導体領域１０３の側面上に保護膜１０７が形成されていてもよい。また、ソース・ドレイン領域１０９となるフィン型半導体領域１０３の側面上に保護膜１０７を介して絶縁性サイドウォールスペーサ１０８が形成されていてもよい。
【００６３】
その後、活性化アニールを実施して、エクステンション領域１０６及びソース・ドレイン領域１０９のボロンを電気的に活性化させる。このとき、フィン型半導体領域１０３の側部に形成されたエクステンション領域１０６の表面には、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程で付着させたボロンが前述の洗浄時に除去されることなく十分に保持されている。従って、活性化アニールによって多数のボロンを電気的に活性化することが可能となるので、フィン型半導体領域１０３側部のエクステンション領域１０６を低抵抗化することができる。
【００６４】
以上に説明した工程によって、本実施形態のフィン型ＦＥＴの主要部が完成する。
【００６５】
第１の実施形態によると、プラズマドーピング法による不純物注入のマスクとして用いたレジストパターン１０５を洗浄によって除去する前に、不純物が注入され又は付着したフィン型半導体領域１０３の側面を保護膜１０７によって覆う。このため、フィン型半導体領域１０３の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去される事態を回避することができる。従って、プラズマドーピング法を用いた不純物注入により極浅で低抵抗のエクステンション領域１０６をフィン型半導体領域１０３側部に形成することができるので、フィン型ＦＥＴにおいて所望の特性を得ることができる。
【００６６】
また、第１の実施形態によると、保護膜１０７を形成する工程と、レジストパターン１０５を洗浄によって除去する工程との間に、レジストパターン１０５の上面上の保護膜１０７の少なくとも一部分を除去する工程をさらに備えている。このため、レジストパターン１０５が保護膜１０７によって覆われることに起因して洗浄工程でレジストパターン１０５を除去することが困難になるという事態を回避することができる。
【００６７】
また、第１の実施形態によると、保護膜１０７を１００℃以下の低温度で形成するため、保護膜１０７の形成時にレジストパターン１０５が硬化する事態を回避することができるので、洗浄工程においてレジストパターン１０５を除去することが容易になる。
【００６８】
尚、第１の実施形態において、保護膜１０７は、エクステンション領域１０６を形成するための不純物と同じ元素を含んでいてもよい。例えば注入不純物がボロン（Ｂ）である場合、保護膜１０７としてＢＳＧ（boro-silicate glass ）膜を形成してもよい。このようにすると、不純物活性化アニール工程において、エクステンション領域１０６と保護膜１０７との間の不純物濃度の差に起因してエクステンション領域１０６から保護膜１０７に拡散する不純物の量を低減することができる。従って、不純物活性化アニール時にエクステンション領域１０６に留まる不純物の量、つまり活性化アニールによって電気的に活性化されて抵抗の低減に寄与する不純物の量を多く保つことができる。
【００６９】
また、第１の実施形態において、保護膜１０７の厚さは、０．５ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。その理由は、保護膜１０７の厚さが０．５ｎｍ未満である場合には保護膜１０７が薄すぎて洗浄時に不純物の喪失を抑制することが困難になり、保護膜１０７の厚さが１０ｎｍを超える場合には保護膜１０７が厚すぎて除去が困難になるからである。
【００７０】
また、第１の実施形態において、エクステンション領域１０６の形成工程（プラズマドーピング工程）の後、大気開放することなく保護膜１０７を形成してもよい。例えば、エクステンション領域１０６の形成工程と保護膜１０７の形成工程とを同一チャンバー内で連続して実施してもよい。このようにすると、エクステンション領域１０６の形成工程でフィン型半導体領域１０３表面に付着させ又は注入した不純物が、エクステンション領域１０６の形成工程と保護膜１０７の形成工程との間で酸化してしまうことを防止できる。
【００７１】
また、第１の実施形態において、薬液洗浄によりレジストパターン１０５を除去する前にアッシングを行ってもよい。また、薬液洗浄によりレジストパターン１０５を除去した後に水洗を行ってもよい。
【００７２】
また、第１の実施形態において、ｐ型不純物として例えばボロンを用いてｐ型のエクステンション領域１０６及びソース・ドレイン領域１０９、つまりｐ型ＦＥＴを形成した。しかし、これに代えて、ｎ型不純物として例えばリン等を用いてｎ型のエクステンション領域１０６及びソース・ドレイン領域１０９、つまりｎ型ＦＥＴを形成してもよい。
【００７３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置（具体的にはフィン型ＦＥＴ）及びその製造方法について図面を参照しながら説明する。
【００７４】
本実施形態は、フィン型半導体領域の上面及び側面に対してプラズマドーピングによって不純物を注入し又は付着させた後、フィン型半導体領域同士の間隔の半分以下の厚さを持つポーラス状の保護膜によりフィン型半導体領域の側面及び上面を覆うことによって、フィン型半導体領域に付着した不純物を保護し、それにより、フィン型ＦＥＴのオン電流の向上を図るものである。
【００７５】
すなわち、本実施形態が第１の実施形態と異なる主な点は、保護膜としてポーラス状の膜を用いること、及びフィン型半導体領域上面等から保護膜を除去しないことである。
【００７６】
図９（ａ）〜（ｄ）は本実施形態の半導体装置の製造方法の各工程を示す斜視図である。また、図１０（ａ）〜（ｃ）はそれぞれ、図９（ａ）におけるＡ１−Ａ１線（ゲート長方向）、Ａ２−Ａ２線（ゲート幅方向）、Ａ３−Ａ３線（ソース・ドレイン形成領域）の断面図であり、図１０（ｄ）〜（ｆ）はそれぞれ、図９（ｂ）におけるＢ１−Ｂ１線（ゲート長方向）、Ｂ２−Ｂ２線（ゲート幅方向）、Ｂ３−Ｂ３線（ソース・ドレイン形成領域）の断面図である。また、図１１（ａ）〜（ｄ）はそれぞれ、図９（ｃ）におけるＣ１−Ｃ１線（ゲート長方向）、Ｃ２−Ｃ２線（ゲート幅方向）、Ｃ３−Ｃ３線（ソース・ドレイン形成領域）、Ｃ４−Ｃ４線（エクステンション形成領域）の断面図であり、図１１（ｅ）〜（ｈ）はそれぞれ、図９（ｄ）におけるＤ１−Ｄ１線（ゲート長方向）、Ｄ２−Ｄ２線（ゲート幅方向）、Ｄ３−Ｄ３線（ソース・ドレイン形成領域）、Ｄ４−Ｄ４線（エクステンション形成領域）の断面図である。
【００７７】
尚、図１０（ａ）、（ｄ）及び図１１（ａ）、（ｅ）においては、図９（ａ）〜（ｄ）の斜視図に示した範囲よりも広い範囲の断面構成を示しており、図１１（ｄ）、（ｈ）においては、図９（ｃ）、（ｄ）の斜視図に示した範囲の一部分の断面構成を示している。
【００７８】
本実施形態の半導体装置の製造方法においては、まず、第１の実施形態の図３（ａ）、図５（ａ）〜（ｃ）に示す工程（フィン型半導体領域１０３及びゲート電極１０４の形成工程）、図３（ｂ）、図５（ｄ）〜（ｆ）に示す工程（レジストパターン１０５の形成工程）、及び、図３（ｃ）、図６（ａ）〜（ｃ）に示す（エクステンション領域１０６の形成工程）を順次実施する。
【００７９】
具体的には、まず、図３（ａ）及び図５（ａ）〜（ｃ）に示すように、シリコン基板１０１上にＢＯＸ酸化膜１０２及びシリコン層が順次積層されてなるＳＯＩ基板を準備した後、当該シリコン層をパターニングしてシリコン基板１０１上にＢＯＸ酸化膜１０２を介して複数のフィン型半導体領域１０３を形成する。次に、各フィン型半導体領域１０３の所定部分（チャネル領域）をゲート幅方向に跨ぐようにゲート電極１０４を形成する。ここで、フィン型半導体領域１０３の幅（ゲート幅方向の幅：Ｗｆｉｎ）は例えば１０ｎｍであり、フィン型半導体領域１０３の高さ（Ｈｆｉｎ）は例えば６０ｎｍであり、フィン型半導体領域１０３同士の間隔（Ｓ）は１０ｎｍであり、ゲート電極１０４の幅（ゲート長方向の幅：Ｗｇ）は２０ｎｍである。
【００８０】
次に、図３（ｂ）及び図５（ｄ）〜（ｆ）に示すように、所望の不純物注入領域に開口部を有するレジストパターン１０５を基板上に形成する。ここで、レジストパターン１０５の高さを例えば２００ｎｍ程度に設定する。
【００８１】
次に、図３（ｃ）及び図６（ａ）〜（ｃ）に示すように、レジストパターン１０５及びゲート電極１０４をマスクとして、プラズマドーピング法を用いて基板全面に対してボロンを含むプラズマを照射し、フィン型半導体領域１０３の上面及び側面に対してボロンを付着させ又は注入する。これにより、ゲート電極１０４の外側のフィン型半導体領域１０３の上部及び側部にエクステンション領域１０６が形成される。ここで、本実施形態においても、第１の実施形態と同様に、フィン型半導体領域１０３の上面と側面とではボロンの半導体内部への入り方が大きく異なる。すなわち、フィン型半導体領域１０３の上面からは半導体内部に注入されるボロンが比較的多く存在するのに対して、フィン型半導体領域１０３の側面から半導体内部に注入されるボロンの数は、上面から注入されるボロンの数の１０％未満という極端に少ない数であり、フィン型半導体領域１０３の側面には付着しているだけのボロンが多く存在する。
【００８２】
次に、本実施形態においては、図９（ａ）及び図１０（ａ）〜（ｃ）に示すように、基板全面をポーラス状の保護膜１１０によって被覆する。ここで、レジストパターン１０５の硬化を防ぐために、保護膜１１０を１００℃以下の低温で堆積することが望ましい。具体的には、例えばスパッタ法、電子サイクロトロン共鳴型プラズマＣＶＤ法、又は物理蒸着法等によって、酸化シリコン膜又は酸化窒化シリコン膜等からなる保護膜１１０を堆積する。
【００８３】
以下、物理蒸着法のうち真空蒸着法によって保護膜１１０を形成する場合について詳しく例示する。まず、圧力を１０-2〜１０-4Ｐａ程度にした真空容器の中に蒸発源及び被処理基板を設置する。その後、蒸発源に熱を加えることによって薄膜形成用物質を気化し、当該物質を被処理基板に付着させることによって保護膜１１０を成膜する。この時、薄膜形成用物質の平均自由行程は数１０ｃｍ〜数１０ｍ程度であるため、蒸発源から気化した薄膜形成用物質はほとんど互いに衝突することなく被処理基板まで到達する。ここで、真空蒸着法には、蒸発粒子のエネルギーが０．１〜１ｅＶ程度と小さいために被処理基板へのダメージが小さいと共に膜中に不純物質（意図しない汚染物質）が含まれにくいという特徴がある一方、膜がポーラス状になりやすい傾向がある。そこで、本実施形態においては、例えばこの真空蒸着法を用いてポーラス状の保護膜１１０を形成してもよい。
【００８４】
尚、本実施形態において、保護膜１１０の厚さは例えば０．５ｎｍ程度〜１０ｎｍ程度の範囲内でフィン型半導体領域１０３同士の間隔（Ｓ）に応じて任意に設定することができるが、例えば間隔（Ｓ）が１０ｎｍである場合には、保護膜１１０の厚さを例えば３ｎｍに設定することにより、フィン型半導体領域１０３同士のスペースが保護膜１１０によって埋まってしまうことを防止することができる。また、保護膜１１０は、フィン型半導体領域１０３の側面だけではなく、フィン型半導体領域１０３の上面、並びにレジストパターン１０５の側面及び上面にも形成される。
【００８５】
次に、基板全面を薬液、例えばＳＰＭ液及びＡＰＭ液等の洗浄液に接触させることにより、図９（ｂ）及び図１０（ｄ）〜（ｆ）に示すように、レジストパターン１０５を除去する。尚、ゲート電極１０４の材料として、例えばタングステン（Ｗ）やタンタル（Ｔａ）等の金属材料を使用する場合には、酸化剤（Ｈ2 Ｏ2 ）を含む洗浄液を用いると、これらの金属が酸化溶解してしまうため、金属を溶かさないように酸化剤（Ｈ2 Ｏ2 ）を含まない洗浄液を用いることが望ましい。また、レジストパターン１０５は、ポーラス状の保護膜１１０中を浸透してきた洗浄液に接触して当該洗浄液に溶けて剥離除去されると同時に、レジストパターン１０５の上面及び側面を覆う保護膜１１０もレジストパターン１０５と共に除去される。また、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程でフィン型半導体領域１０３の上面及び側面に付着したボロンは、当該上面及び当該側面と共に保護膜１１０によって覆われているため、前述の洗浄時にも除去されることなく、フィン型半導体領域１０３の上面及び側面のそれぞれと保護膜１１０との間に保持される。
【００８６】
次に、図９（ｃ）及び図１１（ａ）〜（ｄ）に示すように、ゲート電極１０４の側面上に保護膜１１０を介して絶縁性サイドウォールスペーサ１０８を形成する。これにより、エクステンション領域１０６が絶縁性サイドウォールスペーサ１０８によって保護される。尚、絶縁性サイドウォールスペーサ１０８により覆われていない領域のフィン型半導体領域１０３の上面上に形成されていた保護膜１１０、並びにゲート電極１０４の上面上及びＢＯＸ酸化膜１０２の上面上に形成されていた保護膜１１０は、絶縁性サイドウォールスペーサ１０８の形成時に除去される。言い換えると、絶縁性サイドウォールスペーサ１０８により覆われている領域のフィン型半導体領域１０３の上面上に形成されている保護膜１１０、並びにフィン型半導体領域１０３の側面上及びゲート電極１０４の側面上に形成されている保護膜１１０は残存する。従って、図１１（ｄ）に示すように、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３の上部及び側部に形成されたエクステンション領域１０６と、絶縁性サイドウォールスペーサ１０８との間には保護膜１１０が介在している。また、図１１（ａ）に示すように、ゲート電極１０４に隣接する領域のフィン型半導体領域１０３の上部に形成されたエクステンション領域１０６と、絶縁性サイドウォールスペーサ１０８との間にも保護膜１１０が介在している。
【００８７】
次に、ゲート電極１０４及び絶縁性サイドウォールスペーサ１０８をマスクとして、フィン型半導体領域１０３に対して、不純物、例えばボロンを比較的深く注入することにより、図９（ｄ）及び図１１（ｅ）〜（ｆ）に示すように、ソース・ドレイン領域１０９を形成する。このとき、ソース・ドレイン領域１０９となるフィン型半導体領域１０３の側面上に保護膜１１０が形成されていてもよい。また、ソース・ドレイン領域１０９となるフィン型半導体領域１０３の側面上に保護膜１１０を介して絶縁性サイドウォールスペーサ１０８が形成されていてもよい。
【００８８】
その後、活性化アニールを実施して、エクステンション領域１０６及びソース・ドレイン領域１０９のボロンを電気的に活性化させる。このとき、フィン型半導体領域１０３の上部及び側部に形成されたエクステンション領域１０６の表面には、図３（ｃ）及び図６（ａ）〜（ｃ）に示すプラズマドーピング工程で付着させたボロンが前述の洗浄時に除去されることなく十分に保持されている。従って、活性化アニールによって多数のボロンを電気的に活性化することが可能となるので、フィン型半導体領域１０３の上部及び側部に形成されたエクステンション領域１０６を低抵抗化することができる。
【００８９】
以上に説明した工程によって、本実施形態のフィン型ＦＥＴの主要部が完成する。
【００９０】
第２の実施形態によると、プラズマドーピング法による不純物注入のマスクとして用いたレジストパターン１０５を洗浄によって除去する前に、不純物が注入され又は付着したフィン型半導体領域１０３の側面を保護膜１１０によって覆う。このため、フィン型半導体領域１０３の側面にプラズマドーピングによって付着等した不純物が洗浄時に除去される事態を回避することができる。従って、プラズマドーピング法を用いた不純物注入により極浅で低抵抗のエクステンション領域１０６をフィン型半導体領域１０３側部に形成することができるので、フィン型ＦＥＴにおいて所望の特性を得ることができる。
【００９１】
また、第２の実施形態によると、保護膜１１０としてポーラス状の膜を形成するため、次のような効果を得ることができる。すなわち、保護膜１１０はフィン型半導体領域１０３におけるエクステンション領域１０６の上だけではなく、レジストパターン１０５の上にも形成されてしまうが、保護膜１１０をポーラス状に形成することによって、洗浄工程において保護膜１１０中に薬液（洗浄液）を浸透させて当該洗浄液をレジストパターン１０５に到達させることができる。これにより、洗浄工程でレジストパターン１０５を確実に除去することが可能となる。一方、フィン型半導体領域１０３におけるエクステンション領域１０６にも洗浄液が到達することになり、エクステンション領域１０６表面のうち保護膜１１０のポーラス部（微細孔部分）に接している箇所の不純物は除去されてしまう場合があるものの、エクステンション領域１０６表面のうち保護膜１１０本体に直接接している箇所の不純物は除去されない。ここで、仮に、保護膜１１０全体の体積におけるポーラス部の体積の割合が半分程度であるとすると、エクステンション領域１０６表面のうち洗浄液に触れる部分の面積割合（保護膜１１０を形成しない場合は１）を、保護膜１１０を形成することによって０．５程度まで低減することができる。従って、この場合、保護膜１１０を形成することによって、保護膜１１０を形成していなかった場合と比べて、洗浄工程における不純物の喪失量を半分程度に抑制することができる。
【００９２】
また、第２の実施形態によると、保護膜１１０を１００℃以下の低温度で形成するため、保護膜１１０の形成時にレジストパターン１０５が硬化する事態を回避することができるので、洗浄工程においてレジストパターン１０５を除去することが容易になる。
【００９３】
尚、第２の実施形態において、保護膜１１０は、エクステンション領域１０６を形成するための不純物と同じ元素を含んでいてもよい。例えば注入不純物がボロン（Ｂ）である場合、保護膜１１０としてＢＳＧ膜を形成してもよい。このようにすると、不純物活性化アニール工程において、エクステンション領域１０６と保護膜１１０との間の不純物濃度の差に起因してエクステンション領域１０６から保護膜１１０に拡散する不純物の量を低減することができる。従って、不純物活性化アニール時にエクステンション領域１０６に留まる不純物の量、つまり活性化アニールによって電気的に活性化されて抵抗の低減に寄与する不純物の量を多く保つことができる。
【００９４】
また、第２の実施形態において、保護膜１１０の厚さは、０．５ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。その理由は、保護膜１１０の厚さが０．５ｎｍ未満である場合には保護膜１１０が薄すぎて洗浄時に不純物の喪失を抑制することが困難になり、保護膜１１０の厚さが１０ｎｍを超える場合には保護膜１１０が厚すぎて除去が困難になるからである。
【００９５】
また、第２の実施形態において、エクステンション領域１０６の形成工程（プラズマドーピング工程）の後、大気開放することなく保護膜１１０を形成してもよい。例えば、エクステンション領域１０６の形成工程と保護膜１１０の形成工程とを同一チャンバー内で連続して実施してもよい。このようにすると、エクステンション領域１０６の形成工程でフィン型半導体領域１０３表面に付着させ又は注入した不純物が、エクステンション領域１０６の形成工程と保護膜１１０の形成工程との間で酸化してしまうことを防止できる。
【００９６】
また、第２の実施形態において、薬液洗浄によりレジストパターン１０５を除去する前にアッシングを行ってもよい。また、薬液洗浄によりレジストパターン１０５を除去した後に水洗を行ってもよい。
【００９７】
また、第２の実施形態において、ｐ型不純物として例えばボロンを用いてｐ型のエクステンション領域１０６及びソース・ドレイン領域１０９、つまりｐ型ＦＥＴを形成した。しかし、これに代えて、ｎ型不純物として例えばリン等を用いてｎ型のエクステンション領域１０６及びソース・ドレイン領域１０９、つまりｎ型ＦＥＴを形成してもよい。
【産業上の利用可能性】
【００９８】
本発明は、半導体装置及びその製造方法に関し、特に、基板上にフィン型半導体領域を有する３次元構造の半導体装置において所望の特性を得る上で有用である。
【符号の説明】
【００９９】
１０１ シリコン基板
１０２ ＢＯＸ酸化膜
１０３ フィン型半導体領域
１０４ ゲート電極
１０５ レジストパターン
１０６ エクステンション領域
１０７、１１０ 保護膜
１０８ 絶縁性サイドウォールスペーサ
１０９ ソース・ドレイン領域
Claims (9)
- 基板上にフィン型半導体領域を形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記基板上にレジストパターンを形成する工程（ｂ）と、
前記レジストパターンをマスクとして、前記フィン型半導体領域に不純物をプラズマドーピング法によって注入する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記フィン型半導体領域の少なくとも側面を保護膜によって覆う工程（ｄ）と、
前記工程（ｄ）よりも後に、薬液を用いた洗浄によって前記レジストパターンを除去する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記フィン型半導体領域に注入された不純物を熱処理によって活性化させる工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記レジストパターンの上面上にも前記保護膜が形成され、
前記工程（ｄ）と前記工程（ｅ）との間に、前記レジストパターンの上面上の前記保護膜の少なくとも一部分を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記保護膜としてポーラス状の膜を形成することを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記保護膜を１００℃以下の温度で形成することを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記保護膜は、前記不純物と同じ元素を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記保護膜の厚さは、０．５ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記工程（ｃ）の後、大気開放することなく前記工程（ｄ）を実施することを特徴とする半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）とを同一チャンバー内で連続して実施することを特徴とする半導体装置の製造方法。 - 請求項１〜８のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）との間に、前記フィン型半導体領域を跨ぐようにゲート電極を形成する工程をさらに備え、
前記工程（ｄ）では、前記ゲート電極の少なくとも側面上に前記保護膜が形成され、
前記工程（ｅ）よりも後に、前記ゲート電極の前記側面上に前記保護膜を介して絶縁性サイドウォールスペーサを形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
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