KR20160123966A - 핀 구조물을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

p-타입 반도체 Fin FET 소자가 기판 위에 배치된 핀 구조물을 포함한다. 핀 구조물이 채널 층을 포함한다. Fin FET 소자가 또한, 게이트 전극 층 및 게이트 유전체 층을 포함하는 게이트 구조물을 포함하여, 핀 구조물의 일부를 커버한다. 측벽 절연 층이 게이트 전극 층의 양 주요 측부들 위에 배치된다. Fin FET 소자가 소스 및 드레인을 포함하고, 그러한 소스 및 드레인 각각은, 게이트 구조물에 의해서 커버되지 않은 핀 구조물을 제거하는 것에 의해서 형성된, 리세스 내에 배치된 응력부 층을 포함한다. 응력부 층이, 하기 순서대로 형성된, 제1 응력부 층 및 제2 응력부 층을 포함한다. 소스에서, 제1 응력부 층과 채널 층 사이의 계면이 소스 또는 게이트 전극에 보다 근접한 측벽 절연 층 중 하나의 아래에 위치된다.

Description

핀 구조물을 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING FIN STRUCTURES AND MANUFACTURING METHOD THEREOF}
본 개시 내용은 반도체 집적 회로, 보다 특히 핀 구조물을 가지는 반도체 소자 및 그 제조 프로세스에 관한 것이다.
반도체 산업이 보다 큰 소자 밀도, 보다 뛰어난 성능, 및 저비용을 추구하기 위해서 나노미터 기술 프로세스 노드(node)로 진행함에 따라, 핀 전계 효과 트랜지스터(Fin FET)와 같은 3-차원적인 디자인의 개발에 있어서 제조 및 디자인 문제 모두에서 해결 과제가 초래되었다. 전형적으로, Fin FET 소자는 큰 종횡비의 반도체 핀을 포함하고, 그 내부에는 반도체 트랜지스터 소자의 채널 및 소스/드레인 영역이 형성된다. 보다 빠르고, 보다 신뢰 가능하며 보다 양호하게-제어되는 반도체 트랜지스터 소자를 생산하기 위해서, 게이트가 핀 구조물의 측부들(sides) 위에 그리고 측부들을 따라서 형성되어(예를 들어, 랩핑), 채널 및 소스/드레인 영역의 증가된 표면적의 장점을 이용한다. 일부 소자에서, 예를 들어, 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC) 및/또는 실리콘 인화물(SiP)을 이용하는 Fin FET의 소스/드레인(S/D) 부분 내의 변형된(strained) 재료를 이용하여 캐리어 이동도(carrier mobility)를 향상시킬 수 있을 것이다.
첨부 도면과 함께 고려할 때, 이하의 구체적인 설명으로부터 본 개시 내용이 가장 잘 이해될 수 있을 것이다. 산업계에서의 표준 실무에 따라서, 여러 가지 특징부(feature)가 실척(scale)으로 도시되지 않았고 설명의 목적을 위해서만 이용되었다는 것을 주목하여야 할 것이다. 사실상, 명료한 설명을 위해서, 여러 가지 특징부의 치수가 임의적으로 확대 또는 축소되어 있을 수 있을 것이다.
도 1은 핀 구조물(Fin FET)을 가지는 반도체 FET 소자를 제조하기 위한 예시적인 프로세스 흐름도이다.
도 2 내지 도 10c는 본 개시 내용의 일 실시예에 따른 Fin FET 소자의 제조를 위한 예시적인 프로세스를 도시한다.
도 11 및 도 12은 본 개시 내용의 다른 실시예에 따른 Fin FET 소자의 제조를 위한 예시적인 프로세스를 도시한다.
이하의 개시 내용이, 발명의 상이한 특징들을 실시하기 위한, 많은 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 수 있을 것이다. 본 개시 내용을 단순화하기 위해서, 구성요소 및 배열에 관한 구체적인 실시예 또는 예가 이하에서 설명된다. 물론, 그러한 구체적인 예는 단지 예시적인 것이고 제한적인 것은 아니다. 예를 들어, 요소의 치수가 개시된 범위나 값으로 제한되지 않고, 프로세스 조건 및/또는 희망하는 소자의 성질에 따라서 달라질 수 있을 것이다. 또한, 이하의 설명에서 제2특징부 상에 또는 그 위에 제1 특징부를 형성하는 것이, 제1 및 제2 특징부들이 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 제1 및 제2 특징부들이 직접적으로 접촉하지 않을 수 있도록 부가적인 특징부가 제1 및 제2 특징부들 사이에 형성될 수 있는 실시예를 포함할 수 있을 것이다. 여러 가지 특징부가 간결함 및 명료함을 위해서 상이한 축척으로 임의적으로 도시되어 있을 수 있을 것이다.
또한, 도면들에 도시된 바와 같이, 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위한 설명의 용이성을 위해서, "아래쪽", "아래", "하부, "위", "상부" 등과 같은 공간적으로 상대적인 용어가 본원에서 사용되어 있을 수 있을 것이다. 그러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 더하여, 사용 또는 동작 중에 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치가 달리(90도 회전된 또는 다른 배향으로) 배향될 수 있을 것이고 그리고 본원에서 사용된 공간적으로 상대적인 설명이 그에 따라 유사하게 해석될 수 있을 것이다. 또한, "~로 제조된"이라는 용어가 "~를 포함하는" 또는 "~로 이루어진"을 의미할 수 있을 것이다.
도 1은 핀 구조물(Fin FET)을 가지는 반도체 FET 소자를 제조하기 위한 예시적인 흐름도이다. 그러한 흐름도는 Fin FET 소자를 위한 전체 제조 프로세스의 관련 부분만을 도시한다. 방법의 부가적인 실시예를 위해서, 도 1에 의해서 도시된 프로세스 이전에, 그 도중에, 그리고 그 이후에 부가적인 작업이 제공될 수 있을 것이고, 이하에서 설명되는 작업의 일부가 대체되거나 배제될 수 있다는 것을 이해할 수 있을 것이다. 작업/프로세스의 순서가 상호 교환 가능할 수 있을 것이다. 핀 구조물 내의 변형 재료(또는 응력부(stressor))를 가지는 함몰된(recessed) S/D 구조물을 제조하기 위한 일반적인 동작이 미국 특허 제8,440,517호에 개시되어 있으며, 그러한 특허의 전체 내용이 본원에서 참조로서 포함된다.
도 1의 S101에서, 핀 구조물이 도 2에 도시된 바와 같이 기판 위에 제조된다. 도 2는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서의 Fin FET 소자의 예시적인 사시도이다.
핀 구조물(20)이 기판(10) 위에 형성되고 격리 절연 층(50)으로부터 돌출한다. 핀 구조물을 제조하기 위해서, 예를 들어, 열적 산화 프로세스 및/또는 화학기상증착(CVD) 프로세스에 의해서, 마스크 층이 기판(10) 위에 형성된다. 기판(10)은, 예를 들어, 약 1.12 × 1015 cm-3 내지 약 1.68 × 1.015 cm-3 범위의 불순물 농도를 가지는 p-타입 실리콘 기판이다. 다른 실시예에서, 기판(10)은, 약 0.905 × 1015 cm-3 내지 약 2.34 × 1015 cm-3 범위의 불순물 농도를 가지는 n-타입 실리콘 기판이다. 일부 실시예에서, 마스크 층은, 예를 들어, 패드(pad) 산화물(예를 들어, 실리콘 산화물) 층 및 실리콘 질화물 마스크 층을 포함한다.
대안적으로, 기판(10)이 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V 화합물 반도체; 또는 그 조합을 포함할 수 있을 것이다. 일 실시예에서, 기판(10)이 SOI(실리콘-온 인슐레이터(silicon-on insulator)) 기판의 실리콘 층이다. SOI 기판이 이용될 때, 핀 구조물이 SOI 기판의 실리콘 층으로부터 돌출할 수 있거나 SOI 기판의 절연체 층으로부터 돌출할 수 있을 것이다. 절연체 층으로부터 돌출하는 후자의 경우에, SOI 기판의 실리콘 층을 이용하여 핀 구조물을 형성한다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 이용될 수 있을 것이다. 기판(10)이, 불순물로 적절하게 도핑된 여러 가지 영역들을 포함할 수 있을 것이다(예를 들어, p-타입 또는 n-타입 전도성).
패드 산화물 층이 열적 산화 또는 CVD 프로세스의 이용에 의해서 형성될 수 있을 것이다. 실리콘 질화물 마스크 층이 스퍼터링 방법과 같은 물리기상증착(PVD), CVD, 플라즈마-증강형 화학기상증착(PECVD), 대기압 화학기상증착(APCVD), 저압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 원자층 증착(ALD), 및/또는 다른 프로세스에 의해서 형성될 수 있을 것이다.
일부 실시예에서, 패드 산화물 층의 두께가 약 2 nm 내지 약 15 nm 범위이고, 실리콘 질화물 마스크 층의 두께가 약 2 nm 내지 약 50 nm의 범위이다. 마스크 패턴이 마스크 층 위에 추가적으로 형성된다. 마스크 패턴이, 예를 들어, 리소그래피 작업에 의해서 형성된 레지스트 패턴이다.
식각 마스크로서 마스크 패턴을 이용하는 것에 의해서, 패드 산화물 층 및 실리콘 질화물 마스크 층의 하드 마스크 패턴이 형성된다. 일부 실시예에서, 하드 마스크 패턴의 폭이 약 5 nm 내지 약 40 nm의 범위이다. 특정 실시예에서, 하드 마스크 패턴의 폭이 약 7 nm 내지 약 12 nm의 범위이다.
식각 마스크로서 하드 마스크 패턴을 이용함으로써, 건식 식각 방법 및/또는 습식 식각 방법을 이용하는 트렌치 식각에 의해서, 기판(10)이 핀 구조물(20)로 패터닝된다. 핀 구조물(20)의 높이가 약 20 nm 내지 약 300 nm 범위이다. 특정 실시예에서, 그 높이가 약 30 nm 내지 약 60 nm 범위이다. 핀 구조물의 높이가 일정하지 않을 때, 기판으로부터의 높이가, 핀 구조물의 평균 높이에 상응하는 평면으로부터 측정될 수 있을 것이다. 핀 구조물(20)의 폭이 약 7 nm 내지 15 nm 범위이다.
이러한 실시예에서, 벌크(bulk) 실리콘 웨이퍼가 시작 재료로서 이용되고 기판(10)을 구성한다. 그러나, 일부 실시예에서, 다른 유형의 기판이 기판(10)으로서 이용될 수 있을 것이다. 예를 들어, 실리콘-온-인슐레이터(SOI) 웨이퍼가 시작 재료로서 이용될 수 있을 것이고, SOI 웨이퍼의 절연체 층이 기판(10)을 구성하고 SOI 웨이퍼의 실리콘 층이 핀 구조물(20)을 위해서 이용된다.
도 2에 도시된 바와 같이, X 방향으로 연장하는 3개의 핀 구조물(20)이 Y 방향으로 서로 인접하여 배치된다. 그러나, 핀 구조물의 수가 3개로 제한되는 것은 아니다. 그 수가 1, 2, 4, 또는 5 이상일 수 있을 것이다. 또한, 하나 이상의 더미(dummy) 핀 구조물이 핀 구조물(20)의 양 측부에 인접하여 배치되어 패턴화 프로세스에서의 패턴 충실도(fidelity)를 개선할 수 있을 것이다. 핀 구조물(20)의 폭이, 일부 실시예에서, 약 5 nm 내지 약 40 nm의 범위이고, 특정 실시예에서, 약 7 nm 내지 약 15 nm의 범위일 수 있을 것이다. 핀 구조물(20)의 높이가, 일부 실시예에서, 약 100 nm 내지 약 300 nm의 범위이고, 다른 실시예에서, 약 50 nm 내지 약 100 nm의 범위일 수 있을 것이다. 핀 구조물(20)의 간격이, 일부 실시예에서, 약 5 nm 내지 약 80 nm의 범위이고, 다른 실시예에서, 약 7 nm 내지 약 15 nm의 범위일 수 있을 것이다. 그러나, 당업자는, 설명 전체를 통해서 인용된 치수 및 값이 단지 예이고, 집적 회로의 상이한 축척들에 적합하도록 변화될 수 있을 것이다.
이러한 실시예에서, Fin FET 소자가 p-타입 Fin FET이다.
핀 구조물을 형성한 후에, 격리 절연 층(50)이 핀 구조물(20) 위에 형성된다.
격리 절연 층(50)이, 예를 들어, LPCVD(저압 화학기상증착), 플라즈마-CVD 또는 유동성(flowable) CVD에 의해서 형성된 실리콘 이산화물로 제조된다. 유동성CVD에서, 실리콘 산화물 대신에 유동성 유전체 재료가 침착된다(deposited). 유동성 유전체 재료는, 그 이름이 제시하는 바와 같이, 침착 중에 "유동"하여 큰 종횡비를 가지는 갭 또는 공간을 충진할 수 있다. 일반적으로, 침착된 필름이 유동할 수 있게 하기 위해서, 여러 가지 화학물질이 실리콘-함유 전구체로 첨가된다. 일부 실시예에서, 질소 수소화물 결합(bond)이 부가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예에는, 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼히드로실라잔(TCPS), 퍼히드로-폴리실라잔(PSZ), 테트라 에틸오르토실리케이트(TEOS), 또는 트리실릴아민(TSA)과 같은 실릴-아민이 포함된다. 이러한 유동성 실리콘 산화물 재료가 복수-작업 프로세스에서 형성된다. 유동성 필름이 침착된 후에, 그 필름을 경화시키고 이어서 어닐링시켜, 바람직하지 않은 원소(들)를 제거하고 그에 따라 실리콘 산화물을 형성한다. 바람직하지 못한 원소(들)가 제거되었을 때, 유동성 필름이 조밀화되고(densify) 수축된다. 일부 실시예에서, 복수의 어닐링 프로세스가 실시된다. 유동성 필름이, 예를 들어 약 1000 ℃ 내지 약 1200 ℃ 범위의 온도에서, 그리고, 예를 들어 총 30 시간 이상의 긴 기간 동안, 한차례 초과로 경화되고 어닐링된다. 격리 절연 층(50)이 SOG, SiO, SiON, SiOCN를 이용하는 것에 의해서 형성될 수 있거나, 불화물-도핑된 실리케이트 유리(FSG)가 일부 실시예에서 격리 절연 층(50)으로서 이용될 수 있을 것이다.
핀 구조물(20) 위에 격리 절연 층(50)을 형성한 후에, 평탄화 작업을 실시하여 격리 절연 층(50) 및 마스크 층(패드 산화물 층 및 실리콘 질화물 마스크 층)의 일부를 제거한다. 평탄화 작업이 화학적 기계적 폴리싱(CMP) 및/또는 에치-백(etch-back) 프로세스를 포함할 수 있을 것이다. 이어서, 도 2에 도시된 바와 같이, 채널 층(20A)이 될 핀 구조물(20)의 상부 부분이 노출되도록, 격리 절연 층(50)을 추가적으로 제거한다.
특정 실시예에서, 격리 절연 층(50)을 부분적으로 제거하는 것이, 예를 들어, 기판을 불산(HF) 내에 침지(dipping)시키는 것에 의한, 습식 식각 프로세스를 이용하여 실시될 수 있을 것이다. 다른 실시예에서, 격리 절연 층(50)을 부분적으로 제거하는 것이 건식 식각 프로세스를 이용하여 실시될 수 있을 것이다. 예를 들어, 식각 가스로서 CHF3 또는 BF3 를 이용하는 건식 식각 프로세스가 이용될 수 있을 것이다.
격리 절연 층(50)을 형성한 후에, 열적 프로세스, 예를 들어 어닐링 프로세스를 실시하여 격리 절연 층(50)의 품질을 개선할 수 있을 것이다. 특정 실시예에서, 열적 프로세스가, 불활성 가스 대기, 예를 들어 N2, Ar 또는 He 대기 내에서 약 1.5 초 내지 약 10초 동안 약 900 ℃ 내지 약 1050 ℃ 범위의 온도에서의 급속 열적 어닐링(rapid thermal annealing)(RTA)을 이용하여 실시된다.
도 1의 S103에서, 게이트 구조물(40)이 도 3에 도시된 바와 같이 핀 구조물(20)의 일부 위에 형성된다. 도 3은, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서의 Fin FET 소자의 예시적인 사시도이다. 도 4는 도 3의 선 a-a를 따른 예시적인 횡단면도이다.
게이트 유전체(30) 층 및 폴리 실리콘 층이 격리 절연 층(50) 및 노출된 핀 구조물(20) 위에 형성되고, 이어서 패터닝 동작을 실시하여 폴리 실리콘으로 제조된 게이트 전극 층(45) 및 게이트 유전체 층(30)을 포함하는 게이트 구조물을 획득한다. 폴리 실리콘 층의 패터닝은, 일부 실시예에서, 실리콘 질화물 층(62) 및 산화물 층(64)을 포함하는 하드 마스크(60)를 이용하는 것에 의해서 실시된다. 다른 실시예에서, 층(62)이 실리콘 산화물일 수 있을 것이고 층(64)이 실리콘 질화물일 수 있을 것이다. 게이트 유전체 층(30)이 CVD, PVD, ALD, e-비임(beam) 증발, 또는 다른 적절한 프로세스에 의해서 형성된 실리콘 산화물일 수 있을 것이다. 일부 실시예에서, 게이트 유전체 층(30)이 실리콘 질화물, 실리콘 산질화물, 또는 고-k 유전체를 포함할 수 있을 것이다. 고-k 유전체가 금속 산화물을 포함한다. 고-k 유전체 재료를 위해서 이용되는 금속 산화물의 예에는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 그 조합의 산화물이 포함된다. 일부 실시예에서, 게이트 유전체 층의 두께가 약 1 nm 내지 약 5 nm 범위이다.
일부 실시예에서, 게이트 전극 층(45)이 단일 층 또는 복수층 구조물을 포함할 수 있을 것이다. 게이트 전극 층(45)이, 균일한 또는 불균일한 도핑을 가지는, 도핑된 폴리-실리콘일 수 있을 것이다. 일부 대안적인 실시예에서, 게이트 전극 층(45)이 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi과 같은 금속, 기판 재료와 양립 가능한(compatible) 일 함수를 가지는 다른 전도성 재료, 또는 그 조합을 포함할 수 있을 것이다. 게이트 전극 층(45)이 ALD, CVD, PVD, 도금, 또는 그 조합과 같은 적절한 프로세스를 이용하여 형성될 수 있을 것이다. 본 실시예에서, 게이트 전극 층(45)의 폭이 약 30 nm 내지 약 60 nm의 범위이다. 일부 실시예에서, 게이트 전극 층의 두께가 약 30 nm 내지 약 50 nm 범위이다.
도 1의 S105에서, 게이트 구조물(40)에 의해서 커버되지 않은 핀 구조물(20)이 아래로 식각되어, 도 5에 도시된 바와 같이, 함몰된 부분(80)을 형성한다. 도 5는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서의 Fin FET 소자의 예시적인 사시도이다. 도 6a는 도 5의 선 b-b를 따른 예시적인 횡단면도이고, 도 6b는 핀 구조물 중 하나를 가로지르는 도 5의 선 c-c를 따른 예시적인 횡단면도이고, 도 6c는 핀 구조물들 사이에서 도 5의 선 d-d를 따른 예시적인 횡단면도이다.
게이트 구조물(40)이 도 4에 도시된 바와 같이 형성된 후에, 측벽 절연 층(70)이 또한 게이트 전극 층(45)의 양 주요 측부(main side)에 형성된다. 측벽 절연 층(70)이 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 적합한 재료를 포함할 수 있을 것이다. 측벽 절연 층(70)이 단일 층 또는 복수층 구조물을 포함할 수 있을 것이다. 측벽 절연 재료로 이루어진 브랭킷(blanket) 층이 CVD, PVD, ALD, 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다. 이어서, 이방성 식각을 측벽 절연 재료 상에서 실시하여, 게이트 구조물의 2개의 주요 측부 상에서 측벽 절연 층(이격부)(70)의 쌍을 형성한다. 일부 실시예에서, 측벽 절연 층(70)의 두께(T1)가 약 5 nm 내지 약 15 nm의 범위이다.
게이트 구조물(40)에 의해서 커버되지 않은 핀 구조물(20)의 일부가 아래로 식각되어, 도 5에 도시된 바와 같이, 함몰된 부분(80)을 형성한다. 소스/드레인 영역 내의 핀 구조물들 사이의 격리 절연 층이 완전히 제거되도록, 핀 구조물을 기판(10)의 준위(level)까지 식각한다. 기판(10)의 준위까지 아래로 식각하는 것에 의해서, 핀 구조물들(20)이 소스/드레인 영역 내에서 "병합된(merged)" 핀 구조물이 된다. 특정 실시예에서, 하드 마스크로서 측벽 절연 층(70)의 쌍을 이용하여, 편향된 식각 프로세스를 실시하여, 보호되지 않은 또는 노출된 핀 구조물(20)의 상단 표면을 함몰 가공하고, 그에 따라 함몰된 부분(80)을 형성한다.
리세스(80)를 형성하기 위해서 식각하는 것이, 등방성 식각이 이어지는, 이방성 식각을 포함한다. 이방성 식각에 의해서, 핀 구조물(20)이 주로 수직 방향(Z 방향)으로 식각된다. 이방성 식각 이후에, 등방성 시각을 실시하여 게이트 구조물(40) 아래의 핀 구조물을 식각한다.
도 7a 내지 도 7c는 핀 구조물의 등방성 식각 이후의 Fin FET 소자의 예시적인 횡단면도를 도시한다.
식각 조건(예를 들어, 식각 시간)을 조정하는 것에 의해서, 게이트 구조물(40) 아래의 식각량이 제어될 수 있고, 그에 따라 게이트 전극 층과 소스/드레인 에피택셜 층 사이의 근접도(Px)가 제어될 수 있다. 게이트 전극 층과 소스/드레인 에피택셜 층 사이의 근접도(Px)가 게이트 전극 층의 측벽으로부터 리세스(80) 내의 핀 구조물의 표면까지 연장하는 선으로부터의 거리로서 규정된다.
도 7a에서, 근접도(Px)가 양이고(positive), 0 초과 및 5 nm 미만이다. 일부 실시예에서, Px가 약 1 nm 내지 약 3 nm 범위이다.
도 7b에서, 근접도(Px)가 실질적으로 0 nm이다.
도 7c에서, 근접도(Px)가 음이고, 약 -2 nm 초과 및 0 nm 미만이다. 일부 실시예에서, Px가 약 -1 nm 이상 및 0 nm 미만(-1 nm ≤ Px < 0 nm)이다.
본 개시 내용의 일 실시예에서, 희망하는 식각 프로파일을 달성하도록, 리세스 식각 프로세스에서의 식각 조건이 조정된다. 예를 들어, 프로세스 가스가 CH4, CHF3, 02, HBr, He, Cl2, NF3, 및/또는 N2 를 포함하는 변환 커플링 플라즈마(transform coupled plasma)(TCP)가 변화 전력 및/또는 편향 조건(changing power and/or bias condition)과 함께 이용된다. TCP 식각이, 등방성 식각이 이어지는, 이방성 식각을 포함한다. 등방성 식각에서, 편향 전압이 이방성 식각에서의 편향 전압 보다 작게 설정된다. 등방성 식각에 의해서, 핀 구조물이 게이트 구조물(40) 아래에서 수평으로 식각된다.
도 1의 S107에서, 전위(dislocation) 구조물이 기판(10) 내에 형성된다.
도 8에 도시된 바와 같이, 예비-비정질 주입(pre-amorphous implantation)(PAI) 동작이 실시된다. PAI 동작은 기판(10)으로 주입하여, 기판(10)의 격자 구조를 손상시키고 비정질화된(amorphized) 영역(90)을 형성한다. 본 실시예에서, 비정질화된 영역(90)이 Fin FET 소자(200)의 소스 및 드레인 영역 내에 형성되고 게이트 구조물(40) 아래로 약간 침투한다. 비정질화된 영역(90)의 깊이가 디자인 재원(specification)에 따라서 결정되고, 그 범위가 약 10 nm 내지 약 150 nm일 수 있을 것이다. 본 실시예에서, 비정질화된 영역(90)의 깊이가 약 100 nm 미만이다. 비정질화된 영역(90)의 깊이가 측벽 절연 층(70)의 두께에 의해서 제어될 수 있는데, 이는 측벽 절연 층(70)이 게이트 구조물(40)의 중심으로부터 멀리 주입 에너지를 집중시키는 역할을 하기 때문이고; 그에 의해서 보다 깊은 비정질화 깊이를 가능하게 하기 때문이다. 또한, 비정질화된 영역(90)의 깊이가 주입 에너지, 주입 종(species), 및/또는 주입 투여량(dosage)에 의해서 제어될 수 있다. 본 실시예에서, 주입 종(이온)이 실리콘(Si) 및/또는 게르마늄(Ge)이다. 대안적으로, 주입 종이 Ar, Xe, BF2, As, In, 다른 적합한 주입 종, 또는 그 조합일 수 있을 것이다. 본 실시예에서, Si 또는 Ge이 약 20 KeV 내지 약 60 KeV의 주입 에너지로 주입되고, 투여량은, 주입 온도에 따라서, 1 x 1014 원자/cm2 내지 약 2 x 1015 원자/cm2 의 범위이다. 낮은 주입 온도가 주입 비정질화 효율을 향상시킬 것이다.
패터닝된 포토레지스트 층을 이용하여, 비정질화된 영역(90)이 형성되는 장소를 규정할 수 있을 것이고 Fin FET 소자의 다른 영역을 주입 손상으로부터 보호할 수 있을 것이다. 예를 들어, 패터닝된 포토레지스트 층이 소스/드레인 영역을 노출시킬 것이고, 그에 따라 소스/드레인 영역이 PAI 동작에 노출되는 한편, 게이트 구조물(40)(및 Fin FET 소자의 다른 부분)은 PAI 동작으로부터 보호된다. 대안적으로, SiN 또는 SiON 층과 같은 패터닝된 하드 마스크 층을 이용하여, 비정질화된 영역(90)을 형성한다. 패터닝된 포토레지스트 층 또는 패터닝된 하드 마스크 층이 현재의 제조 프로세스(예를 들어, LDD 또는 소스/드레인 형성)의 일부일 수 있을 것이고, 그에 의해서 비용이 최소화될 수 있는데, 이는 PAI 동작을 위한 부가적인 포토레지스트 층 또는 하드 마스크가 필요하지 않기 때문이다.
도 9에 도시된 바와 같이, 응력 필름(95)이 결과적인 구조물 위에 침착된다. 응력 필름(95)이, 화학기상증착(CVD), 물리기상증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 도금, 다른 적합한 방법, 및/또는 그 조합에 의해서 형성될 수 있을 것이다. 응력 필름(95)이 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 다른 적합한 재료, 및/또는 그 조합과 같은 유전체 재료를 포함할 수 있을 것이다. 응력 필름(95)을 이용하여, 비정질화된 영역(90)을 재결정화시키는(recrystallize) 후속 어닐링 동작에서 응력을 제공한다.
도 9를 여전히 참조하면, 어닐링 동작이 결과적인 구조물에 대해서 실시된다. 어닐링 동작은, 비정질화된 영역(90)이 재결정화되도록 유도하여, 재결정화된 영역(100)을 형성한다. 어닐링 동작이 급속 열적 어닐링(RTA) 프로세스 또는 밀리초 열적 어닐링(millisecond thermal annealing)(MSA) 프로세스(예를 들어, 밀리초 레이저 열적 어닐링 동작)일 수 있을 것이다.
어닐링 동작이, 범위 종단부(end of range)(EOR) 결함을 최소화하거나 심지어 제거하는 장범위(long range) 예열을 포함할 수 있을 것이다. 장범위 예열이 약 200 ℃ 내지 약 700 ℃의 온도에서 실시될 수 있을 것이다. 장범위 예열이 약 50 초 내지 약 300 초 동안 실시될 수 있을 것이다. 어닐링 동작이 약 500 ℃ 내지 약 1,400 ℃의 온도에서 실시될 수 있을 것이다. 또한, 이용되는 어닐링 동작의 유형 및 온도에 따라서, 어닐링 동작이 약 1 밀리초 내지 약 5초 동안 실시될 수 있을 것이다. 본 실시예에서, 장범위 예열이 약 550 ℃의 온도에서 약 180초 동안 실시된다. 또한, 본 실시예에서, 어닐링 동작이, 약 1000 ℃ 초과의 온도를 이용하고 1.5 초 초과 동안 실시되는 RTA 프로세스이다. 일부 실시예에서, 어닐링 동작이, 약 1,400 ℃의 Si 융점까지의 온도를 이용하고 몇 밀리초 이하, 예를 들어 약 0.8 밀리초 내지 약 100 밀리초 동안 실시되는 MSA 프로세스이다.
어닐링 동작 중에, 비정질화된 영역(90)이 재결정됨에 따라, 전위(105)가 재결정된 영역(100) 내에서 형성된다. 전위(105)가 Si 기판(10)의 <111> 방향으로 형성된다. <111> 방향은 약 45 내지 약 65도의 각도를 가지며, 그러한 각도는 기판(10)의 표면에 평행한 축에 대해서 측정된 것이다. 본 실시예에서, 전위(105)가 약 55도의 각도를 가지는 <111> 방향을 가지며, 그러한 각도는 기판(10)의 표면에 평행한 축에 대해서 측정된 것이다.
전위(105)가 핀치오프(pinchoff) 지점(106)에서 형성되기 시작한다. 핀치오프 지점(106)이 약 10 내지 약 150 nm의 깊이에서 재결정화된 영역(100) 내에 형성되고, 그러한 깊이는 리세스(80)의 하단부 표면으로부터 측정된다. 핀치오프 지점(106)이, 게이트 구조물(40) 아래에 그리고 핀 구조물(20)(채널 층(20A)) 아래에 배치되지 않도록, 형성될 수 있을 것이다.
어닐링 동작 후에, 응력 필름(95)이 예를 들어 습식 식각에 의해서 제거된다. 인산 및 불산이 습식 식각에서 이용될 수 있을 것이다. 일부 실시예에서, 건식 식각이 이용될 수 있을 것이다.
도 1의 S109에서, 소스 및 드레인이 적절한 재료의 에피택셜 성장에 의해서 형성된다. 채널 층(20A)과 상이한 재료를 소스 및 드레인으로서 이용하는 것에 의해서, 채널 층이 적절하게 변형되고(strained), 그에 의해서 채널 층 내의 캐리어 이동도가 증가된다.
도 10a 내지 도 10c는, 도 7a 내지 도 7c의 구조물에 각각 상응하는, 소스 및 드레인을 위한 에피택셜 층이 형성된 후의 예시적인 횡단면도를 도시한다.
제1 에피택셜 층(110)이 리세스(80)의 하단부 위에, 즉 노출된 기판(10) 위에 형성된다. 제1 에피택셜 층(110)이 채널 층(20A)으로 압축 응력을 인가하기 위한 채널 응력부로서 기능한다. 제1 에피택셜 층(110)이, 본 실시예에서, 탄소(C) 및 붕소(B)를 함유하는 SiGe을 포함한다. X-레이 회절(XRD) 방법에 의해서 결정된 제1 에피택셜 층 내의 탄소 농도가 약 0.3 % 내지 2 %의 범위이다. 일부 실시예에서, 탄소 농도가 약 0.3 % 내지 약 2 % 범위이고, 다른 실시예에서 약 0.8 % 내지 약 1.5 % 범위일 수 있을 것이다. 특정 실시예에서, 탄소 농도가 실질적으로 영일 수 있을 것이다.
제1 SiGe 층 내의 붕소의 양이 일부 실시예에서 약 1 x 1019 cm-3 내지 약 2 x 1020 cm-3 범위이고, 다른 실시예에서 약 2 x 1019 cm-3 내지 약 1 x 1020 cm-3 범위일 수 있을 것이다. SiGe 내의 Ge의 양이 일부 실시예에서 약 5 % 내지 30 % 범위이고, 다른 실시예에서 약 15 % 내지 20 % 범위일 수 있을 것이다. 제1 에피택셜 층(110)의 두께가 이러한 실시예에서 약 5 nm 내지 약 20 nm의 범위이고, 다른 실시예에서 약 5 nm 내지 약 12 nm의 범위이다.
도 10a 내지 도 10c에 도시된 바와 같이, 핀 구조물(20)(채널 층(20A) 및 웰(well) 층(20B))과 직접적으로 접촉하는 제1 에피택셜 층(110)이 탄소를 함유하기 때문에, 탄소가 Si 및 B 침입체(interstitial)를 구속(trap)할 수 있고 SiGe 제1 에피택셜 층(110) 내의 붕소가 채널 층(20A) 내로 확산하는 것을 억제할 수 있으며, 그에 의해서 짧은 채널 효과(short channel effect)를 억제할 수 있다. 제1 에피택셜 층의 비저항이 약 0.8 내지 1.2 mΩ·cm 범위이다.
일반적으로, 채널 응력부의 영향을 향상시키기 위해서 근접도(Px)가 감소됨에 따라, 짧은 채널 효과가 악화되기 시작한다. 그러나, SiGe 제1 에피택셜 층이 붕소의 확산을 억제하기 위해서 탄소를 포함할 때, 도 10a 내지 도 10c에 도시된 바와 같이, 근접도(Px)를 감소시킬 수 있다.
도 10a에서, 근접도(Px)가 양이고, 0 초과 및 5 nm 미만이다. 일부 실시예에서, Px가 약 1 nm 내지 약 3 nm 범위이다. 도 10a에서, 채널 층(20)과 소스/드레인 에피택셜 층 사이의 계면이 측벽 절연 층 바로 아래에 위치된다.
도 10b에서, 근접도(Px)가 실질적으로 0 nm이다. 도 10b에서, 채널 층(20)과 소스/드레인 에피택셜 층 사이의 계면이 측벽 절연 층과 게이트 전극 층 사이의 계면 바로 아래에 위치된다.
도 10c에서, 근접도(Px)가 음이고, 약 -2 nm 초과 및 0 nm 미만이다. 일부 실시예에서, Px가 약 -1 nm 이상 및 0 nm 미만(-1 nm ≤ Px < 0 nm)이다. 도 10c에서, 채널 층(20)과 소스/드레인 에피택셜 층 사이의 계면이 게이트 전극 층 바로 아래에 위치된다.
게이트 전극 층과 소스/드레인 에피택셜 층 사이의 근접도가 다른 방식으로 규정될 수 있다. 예를 들어, 조건 "Px > 0"은 채널 층(20A)의 폭(Wc)이 (게이트 전극 층의 폭(Wg)) < Wc < Wg + 2 x 측벽 절연 층의 두께(T)를 만족시키는 조건에 상응한다. 조건 "Px = 0"은 조건 "Wc = Wg"에 상응한다. 조건 "Px < 0"은 조건 "Wc < Wg"에 상응한다.
제1 에피택셜 층(110)을 형성한 후에, 제2 에피택셜 층(120)이 제1 에피택셜 층(110) 위에 형성된다. 제2 에피택셜 층(120)이 채널 층(20A)으로 압축 응력을 인가하기 위한 주요 채널 응력부로서 기능한다. 제2 에피택셜 층(120)이, 본 실시예에서, 붕소(B)를 함유하는 SiGe을 포함한다. 만약 탄소가 제2 에피택셜 층 내에 포함된다면, 제2 에피택셜 층(120) 내의 탄소 농도가 제1 에피택셜(110)의 탄소 농도 미만이고 0.2 % 미만이다. 이러한 실시예에서, 제2 에피택셜 층이 탄소를 실질적으로 포함하지 않는다. 제2 에피택셜 층(120) 내의 붕소의 양이 제1 에피택셜 층(110)의 붕소의 양 보다 많고 약 2 x 1020 cm-3 내지 약 5 x 1020 cm- 3 의 범위이다. 제2 에피택셜 층(120)의 두께가 이러한 실시예에서 약 20 nm 내지 40 nm의 범위이고, 다른 실시예에서 약 25 nm 내지 약 35 nm의 범위이다. SiGe 제2 에피택셜 층 내의 Ge의 양이 제1 SiGe 에피택셜 층 내의 Ge 양 보다 많고, 일부 실시예에서 약 20 % 내지 80 % 범위이고, 다른 실시예에서 약 30 % 내지 70 % 범위일 수 있을 것이다. 제2 에피택셜 층의 비저항이 약 0.3 내지 1.0 mΩ·m 범위이다.
제1 에피택셜 층(110) 및 제2 에피택셜 층(120)의 형성 중에, 기판(10) 내에 형성된 전위(105)가 제1 에피택셜 층(110) 및 제2 에피택셜 층(120) 내로 성장한다. 제1 에피택셜 층(110) 및 제2 에피택셜 층(120) 내에 형성된 전위(105)는 채널 층(20A)에 대한 응력부의 부가적인 공급원이다.
제2 에피택셜 층(120)의 상부 표면이 게이트 구조물 아래의 핀 구조물의 상부 표면의 높이와 동일할 수 있거나, 게이트 구조물 아래의 핀 구조물 보다 약간 더 높게(약 1 nm 내지 약 5 nm) 위치될 수 있을 것이다.
제1 및 제2 에피택셜 층의 복수-층(이중(bi)-층) 응력부 구조물을 이용하는 것에 의해서, 짧은 채널 효과를 억제할 수 있고, 채널 층으로 인가되는 응력을 증가시킬 수 있고, 그리고 소스/드레인 접촉 저항을 감소시킬 수 있다.
전술한 실시예에서, 에피택셜 층의 수가 단지 2이다. 일부 실시예에서, 부가적인 에피택셜 층이 제2 에피택셜 층 위에 형성될 수 있을 것이다. 부가적인 에피택셜 층이, 붕소를 함유하는 SiGe 를 포함할 수 있을 것이다. 부가적인 에피택셜 층 내의 붕소의 양이 제2 에피택셜 층(120)의 붕소의 양 보다 많다. 부가적인 에피택셜 층 내의 Ge의 양이 제2 SiGe 에피택셜 층 내의 Ge 양과 같거나 그 보다 많다. 부가적인 에피택셜 층의 두께가 일부 실시예에서 약 1 nm 내지 25 nm의 범위이고, 다른 실시예에서 약 2 nm 내지 약 10 nm의 범위이다.
제2 에피택셜 층(120)을 형성한 후에, 제3 층(130)이 제2 에피택셜 층(120) 위에 형성될 수 있을 것이다. 제3 층(130)이 SiGe 에피택셜 층을 포함할 수 있을 것이다. 제3 층(130)은 소스/드레인 내의 실리사이드 형성을 위한 희생 층이다. SiGe 제3 층(130) 내의 붕소의 양이 제2 에피택셜 층(120)의 붕소의 양 보다 적으며, 일부 실시예에서, 영과 같거나 약 1 x 1018 cm-3 미만이다. 만약 부가적인 에피택셜 층이 제2 에피택셜 층 위에 형성된다면, SiGe 제3 층(130) 내의 붕소의 양이 부가적인 에피택셜 층의 붕소의 양 보다 적다.
적어도 하나의 실시예에서, 에피택셜 층이 LPCVD 프로세스 또는 원자층 증착 방법에 의해서 에피택셜적으로 성장된다. LPCVD 프로세스가 약 400 내지 800 ℃의 온도에서 그리고 약 1 내지 200 Torr의 압력 하에서, SiH4, Si2H6, 또는 Si3H8 와 같은 실리콘 공급원 가스, GeH4 또는 Ge2H6와 같은 게르마늄 공급원 가스, CH4 또는 SiH3CH와 같은 탄소 공급원 가스, 및 BF2와 같은 붕소 공급원 가스를 이용하여 실시된다.
전술한 실시예에서, 리세스 식각에서, 핀 구조물이 건식 식각에 의해서 식각된다. 건식 식각 대신에, 습식 식각이 실시될 수 있을 것이다.
습식 식각이 TMAH(테트라메틸암모늄 수산화물)을 이용하는 것에 의해서 실시될 수 있을 것이다. TMAH에 의한 실리콘의 습식 식각에서, Si (100) 면에서의 식각률이 Si (111) 면에서의 식각률 보다 더 빠르다. 따라서, 기판(10)이 (100) 실리콘 결정 기판이고 핀 구조물이 TMAH에 의해서 식각될 때, 도 11에 도시된 바와 같이, 리세스(80)의 횡단면도가 비스듬한 단부 프로파일(82)을 갖는다. 식각 조건을 조정하는 것에 의해서, 단부 부분(82)의 위치가 조정될 수 있고, 그에 의해서 근접도(Px)가 조정될 수 있다.
도 12에서 도시된 바와 같이, 제1 내지 제3 에피택셜 층 및 제4 층이 TMAH 습식 식각에 의해서 형성된 리세스(80) 내에 형성된다. 일부 실시예에서, 건식 식각 및 습식 식각이 조합될 수 있을 것이다.
전술한 실시예에서, 복수의 핀 구조물이 리세스 식각에서 "병합"된다. 그러나, 앞서서 설명된 바와 같은 구조물 및 제조 동작이, "병합된" 소스/드레인 구조물이 없이, 단일 핀 구조물을 가지는 Fin FET 소자 또는 복수의 핀을 가지는 Fin FET 소자로 적용될 수 있을 것이다. "병합된" 소스/드레인 구조물이 없이 복수의 핀을 구비하는 Fin FET 소자에서, 리세스 식각이 기판의 준위까지 실시될 수 있거나, 기판에 도달하기 전에 종료될 수 있을 것이다.
Fin FET 소자에 대해서 추가적인 CMOS 프로세스를 실시하여 콘택/비아, 인터커넥트 금속 층, 유전체 층, 부동태화 층, 등과 같은 여러 가지 피쳐를 형성할 수 있다는 것을 이해할 수 있을 것이다. 수정된 절연 및 변형 구조물은 Fin FET의 채널 층(20A) 내로 주어진 양의 변형을 제공하고, 그에 의해서 소자 성능을 향상시킨다.
본원에서 설명된 여러 가지 실시예 또는 예가 기존의 기술보다 우수한 몇 가지 장점을 제공한다. 예를 들어, 제1 에피택셜 층 내에 탄소를 포함하면서, 게이트 전극 층과 소스/드레인 에피택셜 층(제1 에피택셜 층) 사이의 근접도를 감소시키는 것에 의해서, 채널 층 내로 붕소가 확산하는 것에 의해서 유발되는 짧은 채널 효과를 억제할 수 있고, 채널 층으로 인가되는 응력을 증가시킬 수 있으며, 그리고 소스/드레인 접촉 저항을 감소시킬 수 있다.
모든 장점이 본원에서 반드시 설명되지 않았고, 특별한 장점이 모든 실시예 또는 예에서 요구되지 않는다는 것, 그리고 다른 실시예 또는 예가 상이한 장점을 제공할 수 있다는 것을 이해할 수 있을 것이다.
본 개시 내용의 하나의 양태에 따라서, 반도체 소자가 p-타입 Fin FET을 포함한다. Fin FET이 기판 위에 배치된 핀 구조물을 포함한다. 핀 구조물이 채널 층을 포함하고 제1 방향으로 연장한다. Fin FET이 또한, 게이트 전극 층 및 게이트 유전체 층을 포함하고, 핀 구조물의 일부를 커버하며, 제1 방향에 수직한 제2 방향으로 연장하는 게이트 구조물을 포함한다. 게이트 구조물이, 게이트 전극 층의 양 주요 측부들 위에 배치된 측벽 절연 층을 더 포함한다. Fin FET은 소스 및 드레인을 더 포함하고, 그러한 소스 및 드레인 각각은 게이트 구조물에 의해서 커버되지 않은 핀 구조물 내의 리세스 내에 배치된 응력부 층을 포함한다. 응력부 층이 제1 응력부 층 및 그러한 제1 응력부 층 위에 놓이는 제2 응력부 층을 포함한다. 소스에서, 제1 응력부 층과 채널 층 사이의 계면이 소스 또는 게이트 전극에 보다 근접한 측벽 절연 층 중 하나의 아래에 위치된다.
본 개시 내용의 다른 양태에 따라서, 반도체 소자가 p-타입 Fin FET을 포함한다. Fin FET이 기판 위에 배치된 핀 구조물을 포함한다. 핀 구조물이 채널 층을 포함하고 제1 방향으로 연장한다. Fin FET이 또한, 게이트 전극 층 및 게이트 유전체 층을 포함하고, 핀 구조물의 일부를 커버하며, 제1 방향에 수직한 제2 방향으로 연장하는 게이트 구조물을 포함한다. 게이트 구조물이, 게이트 전극 층의 양 주요 측부들 위에 배치된 측벽 절연 층을 더 포함한다. Fin FET은 소스 및 드레인을 더 포함하고, 그러한 소스 및 드레인 각각은 게이트 구조물에 의해서 커버되지 않은 핀 구조물 내의 리세스 내에 배치된 응력부 층을 포함한다. 응력부 층이 제1 응력부 층 및 그러한 제1 응력부 층 위에 놓이는 제2 응력부 층을 포함한다. 소스에서, 제1 응력부 층과 채널 층 사이의 계면이 소스 또는 게이트 전극에 보다 근접한 측벽 절연 층 중 하나의 아래에 위치된다. 제1 방향을 따른 채널 층의 폭이 제1 방향을 따른 게이트 전극의 폭과 측벽 절연 층의 폭의 합계 보다 좁다.
본 개시 내용의 다른 양태에 따라서, p-타입 Fin FET을 포함하는 반도체 소자를 제조하기 위한 방법이 기판 위에 핀 구조물을 형성하는 단계를 포함한다. 핀 구조물이 격리 절연 층으로부터 노출되는 채널 층을 포함하고, 제1 방향으로 연장한다. 게이트 전극 층 및 게이트 유전체 층을 포함하는 게이트 구조물이 핀 구조물의 부분 위에 형성된다. 게이트 구조물이 제1 방향에 수직인 제2 방향으로 연장한다. 게이트 구조물이, 게이트 전극 층의 양 주요 측부들 위에 배치된 측벽 절연 층을 더 포함한다. 게이트 구조물에 의해서 커버되지 않은 핀 구조물의 부분을 제거하는 것에 의해서 리세스가 형성된다. 응력부 층을 각각 포함하는, 소스 및 드레인이 리세스 내에 형성된다. 응력부 층이 제1 응력부 층 및 그러한 제1 응력부 층 위에 형성되는 제2 응력부 층을 포함한다. 소스에서, 제1 응력부 층과 채널 층 사이의 계면이 소스 또는 게이트 전극에 보다 근접한 측벽 절연 층 중 하나의 아래에 위치되도록, 리세스가 형성된다.
당업자가 본 개시 내용의 양태를 보다 잘 이해할 수 있도록, 전술한 내용이 몇몇 실시예 또는 예의 특징을 개략적으로 설명하였다. 당업자들이 본원에서 소개된 실시예 또는 예와 동일한 목적을 달성하고 및/또는 동일한 장점을 성취하기 위해서 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다는 것을, 당업자는 이해하여야 할 것이다. 또한, 당업자는, 그러한 균등한 구성이 본원 개시 내용의 사상 및 범위를 벗어나지 않는다는 것을, 그리고 본원 개시 내용의 사상 및 범위를 벗어나지 않고도 당업자가 여러 가지 변화, 치환, 대안을 안출할 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 반도체 소자로서,
    p-타입 Fin FET을 포함하고, 상기 p-타입 Fin FET은,
    기판 위에 배치된 핀 구조물로서, 상기 핀 구조물은 채널 층을 포함하고 제1 방향으로 연장하는 것인, 핀 구조물;
    게이트 전극 층 및 게이트 유전체 층을 포함하고, 상기 핀 구조물의 일부를 커버하며, 상기 제1 방향에 수직한 제2 방향으로 연장하는 게이트 구조물로서, 상기 게이트 구조물은 상기 게이트 전극 층의 양 주요 측부들 위에 배치되는 측벽 절연 층을 더 포함하는 것인, 게이트 구조물; 및
    상기 게이트 구조물에 의해서 커버되지 않은 상기 핀 구조물 내의 리세스 내에 배치된 응력부 층을 각각 포함하는 소스 및 드레인
    을 포함하고,
    상기 응력부 층은 제1 응력부 층 및 상기 제1 응력부 층 위에 놓이는 제2 응력부 층을 포함하고,
    상기 소스에서, 상기 제1 응력부 층과 상기 채널 층 사이의 계면은, 상기 소스 또는 상기 게이트 전극에 보다 근접한 상기 측벽 절연 층 중 하나의 아래에 위치되는 것인, 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 응력부 층은, 탄소 및 붕소를 함유하는 SiGe를 포함하고,
    상기 제2 응력부 층은, 탄소 및 붕소를 함유하는 SiGe를 포함하고,
    상기 제1 응력부 층 내의 탄소의 농도는, 상기 제2 응력부 층 내의 탄소의 농도 보다 높은 것인, 반도체 소자.
  3. 제2항에 있어서,
    상기 제2 응력부 층 내의 붕소의 양은 상기 제1 응력부 층 내의 붕소의 양 보다 많은 것인, 반도체 소자.
  4. 제1항에 있어서,
    상기 핀 구조물은 상기 게이트 구조물 아래에서 복수의 핀을 포함하고,
    하나의 소스 및 하나의 드레인은 복수의 핀을 위해서 공통적으로 제공되는 것인 반도체 소자.
  5. 제1항에 있어서,
    상기 기판으로부터 상기 응력부 층으로 연장하는 전위(dislocation)를 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 계면은, 상기 응력부 층이 상기 채널 층에 가장 근접하는 지점으로서 규정되는 것인, 반도체 소자.
  7. 제1항에 있어서,
    상기 소스에서,
    상기 계면은 상기 게이트 전극 층 바로 아래에 위치되고,
    상기 계면과, 상기 게이트 전극 층 및 상기 소스에 더 근접한 상기 측벽 절연 층 중 하나의 계면으로부터 연장하는 평면 사이의 거리는 1 nm 이하인 것인, 반도체 소자.
  8. 반도체 소자로서,
    p-타입 Fin FET을 포함하고, 상기 p-타입 Fin FET은,
    기판 위에 배치된 핀 구조물로서, 상기 핀 구조물은 채널 층을 포함하고 제1 방향으로 연장하는 것인, 핀 구조물;
    게이트 전극 층 및 게이트 유전체 층을 포함하고, 상기 핀 구조물의 일부를 커버하며, 상기 제1 방향에 수직한 제2 방향으로 연장하는 게이트 구조물로서, 상기 게이트 구조물은 상기 게이트 전극 층의 양 주요 측부들 위에 배치되는 측벽 절연 층을 더 포함하는 것인, 게이트 구조물; 및
    상기 게이트 구조물에 의해서 커버되지 않은 상기 핀 구조물 내의 리세스 내에 배치된 응력부 층을 각각 포함하는 소스 및 드레인
    을 포함하고,
    상기 응력부 층은, 제1 응력부 층 및 상기 제1 응력부 층 위에 놓이는 제2 응력부 층을 포함하고,
    상기 제1 방향을 따른 채널 층의 폭은, 상기 제1 방향을 따른 상기 게이트 전극의 폭과 상기 측벽 절연 층의 폭의 합계 보다 좁은 것인, 반도체 소자.
  9. 제8항에 있어서,
    상기 채널 층의 폭은, 상기 채널 층 아래에 배치된 웰 층에 근접한 지점에서 최소 폭인 것인, 반도체 소자.
  10. p-타입 Fin FET을 포함하는 반도체 소자를 제조하는 방법으로서,
    기판 위에 핀 구조물을 형성하는 단계로서, 상기 핀 구조물은 격리 절연 층으로부터 노출된 채널 층을 포함하고, 제1 방향으로 연장하는 것인, 핀 구조물을 형성하는 단계;
    상기 핀 구조물의 일부 위에 게이트 전극 층 및 게이트 유전체 층을 포함하는 게이트 구조물을 형성하는 단계로서, 상기 게이트 구조물은 상기 제1 방향에 수직한 제2 방향으로 연장하고, 상기 게이트 구조물은 상기 게이트 전극 층의 양 주요 측부들 위에 배치되는 측벽 절연 층을 더 포함하는 것인, 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 의해서 커버되지 않은 핀 구조물의 부분을 제거하는 것에 의해서 리세스를 형성하는 단계; 및
    상기 리세스 내에, 응력부 층을 각각 포함하는 소스 및 드레인을 형성하는 단계
    를 포함하고,
    상기 응력부 층은, 제1 응력부 층 및 상기 제1 응력부 층 위에 형성된 제2 응력부 층을 포함하고,
    상기 소스에서, 제1 응력부 층과 상기 채널 층 사이의 계면이 상기 소스 또는 상기 게이트 전극에 보다 근접한 상기 측벽 절연 층 중 하나의 아래에 위치되도록, 상기 리세스가 형성되는 것인, p-타입 Fin FET을 포함하는 반도체 소자를 제조하는 방법.
KR1020150166794A 2015-04-17 2015-11-26 핀 구조물을 포함하는 반도체 소자 및 그 제조 방법 KR101785165B1 (ko)

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