CN108695253A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底以及位于衬底上分立的鳍部；在鳍部露出的衬底上形成隔离结构，隔离结构覆盖鳍部的部分侧壁；形成横跨鳍部且覆盖鳍部部分顶部表面和侧壁表面的栅极结构；刻蚀栅极结构两侧部分厚度的鳍部，在鳍部内形成凹槽；对凹槽底部进行防穿通离子注入工艺，在凹槽底部的鳍部内形成防穿通掺杂离子区；在凹槽中形成掺杂外延层。一方面，相比在形成隔离结构之前进行防穿通离子注入工艺的方案，本发明防穿通离子注入工艺的注入剂量较小，从而减小对鳍部的注入损伤；另一方面，通过对凹槽底部进行防穿通离子注入工艺，有利于抑制短沟道效应；结合以上两个方面，使所形成半导体器件的电学性能得到提高。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体器件的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部；形成所述隔离结构后，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面；刻蚀所述栅极结构两侧部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽；对所述凹槽底部进行防穿通离子注入工艺，在所述凹槽底部的鳍部内形成防穿通掺杂离子区；形成所述防穿通掺杂离子区后，在所述凹槽中形成掺杂外延层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部；横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面；凹槽，位于所述栅极结构两侧鳍部内；防穿通掺杂离子区，位于所述凹槽底部的鳍部内，所述防穿通掺杂离子区通过对所述凹槽底部进行防穿通离子注入工艺以形成；原位掺杂外延层，位于所述凹槽内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，在所述栅极结构两侧的鳍部内形成凹槽后，对所述凹槽底部进行防穿通离子注入工艺，以在所述凹槽底部的鳍部内形成防穿通掺杂离子区；一方面，在半导体制造过程中，通常是在形成隔离结构之前进行所述防穿通离子注入工艺，相比在形成隔离结构之前进行所述防穿通离子注入工艺的方案，本发明所形成防穿通掺杂离子区中的掺杂离子流失较少，相应的，所述防穿通离子注入工艺的注入剂量较小，从而可以减小对所述鳍部的注入损伤；另一方面，通过对所述凹槽底部进行防穿通离子注入工艺的方案，有利于抑制短沟道效应；所以，结合以上两个方面，本发明所述技术方案使得所形成半导体器件的电学性能得到提高。
可选方案中，提供基底的步骤中，平行于所述衬底表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸；所述鳍部的顶部尺寸较小，相应的，栅极结构对沟道的控制能力较强，通过对所述凹槽底部进行防穿通离子注入工艺的方案，可以避免在所述鳍部顶部形成所述防穿通掺杂离子区，从而可以避免因所述鳍部顶部掺杂离子过多而引起的载流子迁移率下降的问题，即有利于提高所形成半导体器件的载流子迁移率。
可选方案中，所述防穿通掺杂离子区通过对所述凹槽底部进行防穿通离子注入工艺以形成，相应的，在形成所述防穿通掺杂离子区的步骤中，可以采用刻蚀形成所述凹槽时所采用的掩膜作为所述防穿通离子注入工艺的掩膜，因此本发明所述技术方案可以避免额外光罩的引入，从而可以简化工艺、并避免工艺成本的增加。
本发明提供一种半导体结构，所述半导体结构包括：位于所述栅极结构两侧鳍部内的凹槽；位于所述凹槽底部的鳍部内的防穿通掺杂离子区，所述防穿通掺杂离子区通过对所述凹槽底部进行防穿通离子注入工艺以形成；一方面，在半导体制造过程中，通常是在形成隔离结构之前进行所述防穿通离子注入工艺，相比在形成隔离结构之前进行所述防穿通离子注入工艺的方案，本发明所述防穿通掺杂离子区中的掺杂离子流失较少，相应的，所述防穿通离子注入工艺所采用的注入剂量较小，从而可以减小对所述鳍部的注入损伤；另一方面，所述防穿通掺杂离子区位于所述凹槽底部的鳍部内，有利于抑制短沟道效应；所以，结合以上两个方面，本发明半导体器件的电学性能可以得到提高。
可选方案中，平行于所述衬底表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸；所述鳍部的顶部尺寸较小，相应的，栅极结构对沟道的控制能力较强；所述鳍部顶部不具有所述防穿通掺杂离子区，从而可以避免因所述鳍部顶部掺杂过多而引起的载流子迁移率下降的问题，即有利于提高半导体器件的载流子迁移率。
附图说明
图1至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。现结合一种半导体结构的形成方法分析其电学性能有待提高的原因。
所述形成方法包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁；形成所述隔离膜后，对所述鳍部进行阱注入(Well Implant)工艺；在所述阱注入工艺后，对所述鳍部进行防穿通离子注入(Anti-punch Through Implant)工艺，在所述鳍部内形成防穿通掺杂离子区；回刻部分厚度的所述隔离膜，剩余所述隔离膜作为隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部；形成所述隔离结构后，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面。
通过对所述鳍部进行防穿通离子注入工艺，以有效抑制短沟道效应。相比平面晶体管，在鳍式场效应晶体管中，鳍部和隔离结构的边界所占比重更高，因此在鳍式场效应晶体管的形成过程中，所形成防穿通掺杂离子区内的掺杂离子流失问题更严重；且在后续的退火处理过程中，进一步加剧掺杂离子的流失；所以，对所述鳍部进行防穿通离子注入工艺时，所述防穿通离子注入工艺的注入剂量较大，以弥补掺杂离子的流失。
由于所述防穿通离子注入工艺的注入剂量较大，因此容易对所述鳍部造成注入损伤，且当注入离子为重离子时，所述鳍部受到的注入损伤相应更严重，从而降低所形成半导体器件的载流子迁移率以及掺杂离子的活性；此外，在平行于所述衬底表面且沿垂直于鳍部延伸方向上，通常鳍部的顶部尺寸小于底部尺寸，所述鳍部的顶部尺寸较小，相应的，栅极结构对沟道的控制能力较强，对所述鳍部进行防穿通离子注入工艺后，容易出现因所述鳍部顶部掺杂过多而引起的载流子迁移率下降的问题；所以，所形成半导体器件的电学性能较差。
为了解决所述技术问题，本发明提供的半导体结构的形成方法的技术方案中，在所述栅极结构两侧的鳍部内形成凹槽后，对所述凹槽底部进行防穿通离子注入工艺，以在所述凹槽底部的鳍部内形成防穿通掺杂离子区；一方面，在半导体制造过程中，通常是在形成隔离结构之前进行所述防穿通离子注入工艺，相比在形成隔离结构之前进行所述防穿通离子注入工艺的方案，本发明所形成防穿通掺杂离子区中的掺杂离子流失较少，相应的，所述防穿通离子注入工艺的注入剂量较小，从而可以减小对所述鳍部的注入损伤；另一方面，通过对所述凹槽底部进行防穿通离子注入工艺的方案，有利于抑制短沟道效应；所以，结合以上两个方面，本发明所述技术方案使得所形成半导体器件的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，图1是立体图(仅示意出两个鳍部)，提供基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。
所述衬底100为后续形成鳍式场效应晶体管提供工艺平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，以所形成的鳍式场效应晶体管为CMOS器件为例，所述衬底100用于形成P型鳍式场效应晶体管。在另一实施例中，所述衬底用于形成N型鳍式场效应晶体管。在其他一些实施例中，所述衬底用于形成N型鳍式场效应晶体管和P型鳍式场效应晶体管，相应的，所述衬底包括用于形成P型鳍式场效应晶体管的第一区域、以及用于形成N型鳍式场效应晶体管的第二区域。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部硬掩膜层200；以所述鳍部硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部110。
本实施例中，平行于所述衬底100表面且沿垂直于鳍部110延伸方向上，所述鳍部110的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面相垂直。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部硬掩膜层200。所述鳍部硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
结合参考图2至图4，图2是沿垂直于鳍部延伸方向割线(如图1中aa1割线所示)的剖面结构示意图，在所述鳍部110露出的衬底100上形成隔离结构101(如图4所示)，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部110顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
结合参考图2和图3，需要说明的是，提供所述基底后，在所述鳍部110露出的衬底100上形成隔离结构101之前，所述形成方法还包括：在所述鳍部110露出的衬底100上形成隔离膜105(如图2所示)，所述隔离膜105覆盖所述鳍部110的侧壁；形成所述隔离膜105后，对所述鳍部110进行阱注入工艺102(如图3所示)。
具体地，形成所述隔离膜105的步骤包括：在所述鳍部110露出的衬底100上形成初始隔离膜(图未示)，所述初始隔离膜的顶部高于所述鳍部硬掩膜层200顶部；采用平坦化工艺，去除高于所述鳍部硬掩膜层200顶部的初始隔离膜；去除部分厚度的剩余初始隔离膜，形成所述隔离膜105，且所述隔离膜105覆盖所述鳍部硬掩膜层200的部分侧壁。
需要说明的是，形成所述隔离膜105后，所述形成方法还包括：去除所述鳍部硬掩膜层200，以露出所述鳍部110，从而为对所述鳍部110进行阱注入工艺102提供工艺基础。
本实施例中，采用湿法刻蚀工艺，去除所述鳍部硬掩膜层200；所述鳍部硬掩膜层200的材料为氮化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀液体为磷酸溶液。
本实施例中，所形成半导体结构为P型鳍式场效应晶体管，相应的，所述阱注入工艺102的掺杂离子为N型离子。在其他实施例中，所形成半导体结构为N型鳍式场效应晶体管时，所述阱注入工艺的掺杂离子为P型离子。
因此，在所述阱注入工艺102后，回刻部分厚度的所述隔离膜105(如图3所示)，剩余所述隔离膜105作为所述隔离结构101。
参考图5，图5是立体图(仅示意出两个鳍部)，形成所述隔离结构101后，形成横跨所述鳍部110的栅极结构120，所述栅极结构120覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，所述栅极结构120为伪栅结构(Dummy Gate)，所述栅极结构120为后续形成鳍式场效应晶体管的金属栅极结构占据空间位置。在另一实施例中，所述栅极结构还可以为单层结构，所述栅极结构包括伪栅层。
本实施例中，所述栅极结构120为叠层结构。所述栅极结构120包括伪氧化层121以及位于所述伪氧化层121上的伪栅层122。其中，所述伪栅层122的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层121的材料为氧化硅或氮氧化硅。在一个具体实施例中，所述伪栅层122的材料为多晶硅，所述伪氧化层121的材料为氧化硅。
具体地，形成所述栅极结构120的步骤包括：在所述隔离结构101上形成伪氧化层121，所述伪氧化层121横跨所述鳍部110，且覆盖所述鳍部110的顶部表面和侧壁表面；在所述伪氧化层121上形成伪栅膜；在所述伪栅膜表面形成栅极掩膜层210，所述栅极掩膜层210定义出待形成的栅极结构120的图形；以所述栅极掩膜层210为掩膜，图形化所述伪栅膜，形成伪栅层122，所述伪栅层122和所述伪氧化层121用于构成所述栅极结构120。
需要说明的是，形成所述栅极结构120后，保留位于所述栅极结构120顶部上的所述栅极掩膜层210。所述栅极掩膜层210的材料为氮化硅，所述栅极掩膜层210在后续工艺过程中用于对所述栅极结构120顶部起到保护作用。
在其他一些实施例中，所述栅极结构还能够为后续所形成鳍式场效应晶体管的金属栅极结构，相应的，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
结合参考图6至图8，图6是在栅极结构一侧沿垂直于鳍部延伸方向割线(如图5中AA1割线所示)的剖面结构示意图，图7是在隔离结构位置处沿鳍部延伸方向割线(如图5中BB1割线所示)的剖面结构示意图，图8是在鳍部位置处沿鳍部延伸方向割线(如图5中CC1割线所示)的剖面结构示意图，需要说明的是，形成所述栅极结构120后，所述形成方法还包括：去除所述伪栅层122露出的伪氧化层121。
本实施例中，去除所述伪栅层122露出的伪氧化层121的工艺为湿法刻蚀工艺，从而去除位于所述鳍部110顶部和侧壁以及所述隔离结构101上的伪氧化层121。也就是说，仅被所述伪栅层122覆盖的伪氧化层121被保留，剩余所述伪氧化层121仍作为所述栅极结构120的一部分。
结合参考图9至图11，图9是基于图6的结构示意图，图10是基于图7的结构示意图，图11是基于图8的结构示意图，还需要说明的是，去除所述伪栅层122露出的伪氧化层121后，所述形成方法还包括：在所述栅极结构120侧壁上形成偏移侧墙(offset spacer)300；以所述偏移侧墙300为掩膜，在所述栅极结构120两侧的鳍部110内形成轻掺杂源漏区。
所述轻掺杂源漏区用于作为所形成鳍式场效应晶体管的LDD(Low Doped Drain)结构，有利于抑制热载子效应和短沟道效应。具体地，以所述偏移侧墙300为掩膜，对所述栅极结构120两侧的鳍部110进行轻掺杂处理，形成轻掺杂源漏区。
形成所述偏移侧墙300的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述偏移侧墙300的材料可以为氧化硅、氮化硅或氮氧化硅。所述偏移侧墙300可以为单层结构或叠层结构。
本实施例中，采用原子层沉积工艺形成所述偏移侧墙300，所述偏移侧墙300的材料为氮化硅。所述偏移侧墙300的厚度为2nm至3nm。相应的，形成所述偏移侧墙300的步骤中，所述偏移侧墙300保形覆盖所述鳍部110、隔离层结构101和栅极结构120。
在其他实施例中，所述偏移侧墙还可以仅覆盖于所述栅极结构的侧壁表面。
继续参考图9至图11，形成横跨所述鳍部110的栅极结构120后，所述形成方法还包括：在所述鳍部110的顶部和侧壁上形成掩膜层310。
具体到本实施例中，在所述偏移侧墙300表面形成所述掩膜层310。在其他实施例中，当所述偏移侧墙仅覆盖于所述栅极结构的侧壁表面时，相应的，所述掩膜层覆盖于所述鳍部顶部、隔离结构表面、栅极结构顶部以及偏移侧墙表面。
所述掩膜层310的作用包括：后续步骤还包括刻蚀所述栅极结构120两侧部分厚度的鳍部120时，所述掩膜层310用于作为所述刻蚀工艺的刻蚀掩膜，使得刻蚀所形成的凹槽与前述形成的轻掺杂源漏区之间具有一定距离，避免所述轻掺杂源漏区被完全刻蚀去除；并且，位于所述鳍部110侧壁上的所述掩膜层310能够起到保护所述鳍部110侧壁的作用，避免后续形成掺杂外延层时在所述鳍部110侧壁上进行外延生长工艺。
所述掩膜层310的材料可以为氮化硅(SiN)、氮碳化硅(SiCN)、氮硼化硅(SiBN)、氮碳氧化硅(SiOCN)、或氮氧化硅(SiON)。本实施例中，所述掩膜层310的材料为氮化硅。
结合参考图12至图14，刻蚀所述栅极结构120两侧部分厚度的鳍部110，在所述栅极结构120两侧的鳍部110内形成凹槽111(如图14所示)。
所述凹槽111为后续形成掺杂外延层提供空间位置。
具体地，刻蚀去除位于所述栅极结构120两侧鳍部110顶部上的掩膜层310和偏移侧墙300，暴露出所述栅极结构120两侧的鳍部110顶部表面，且还刻蚀部分厚度的所述鳍部110，在所述栅极结构120两侧的鳍部110内形成凹槽111。
本实施例中，采用干法刻蚀工艺，刻蚀所述栅极结构120两侧部分厚度的鳍部110，以形成所述凹槽111。具体地，所述干法刻蚀工艺为各向异性刻蚀工艺。
需要说明的是，刻蚀去除位于所述栅极结构120两侧鳍部110顶部上的掩膜层310和偏移侧墙300的工艺过程中，还刻蚀位于所述栅极结构120顶部上以及部分隔离结构101上的掩膜层310和偏移侧墙300。
还需要说明的是，本实施例中，为了增加后续在所述凹槽111内所形成的掺杂外延层的体积，在刻蚀所述鳍部110的同时，还刻蚀位于所述鳍部110侧壁上的掩膜层310和偏移侧墙300，使得形成所述凹槽111后，位于所述鳍部110侧壁上的掩膜层310和偏移侧墙300与所述鳍部110顶部齐平。
此外，根据实际工艺需求，在刻蚀去除位于所述栅极结构120两侧鳍部110顶部上的掩膜层310和偏移侧墙300之前，还可以在不期望被刻蚀的区域所对应的掩膜层310上形成光刻胶层(图未示)，并在形成所述凹槽110后去除所述光刻胶层。
结合参考图15至图17，对所述凹槽111底部进行防穿通离子注入工艺112，在所述凹槽111底部的鳍部110内形成防穿通掺杂离子区115。
所述防穿通掺杂离子区115用于防止后续在所述栅极结构120两侧鳍部110内形成的源区和漏区之间发生穿通现象。
所述防穿通掺杂离子区115的离子类型与所形成的鳍式场效应晶体管的类型相反，也就是说，所述防穿通掺杂离子区115的离子类型与后续所形成掺杂外延层的掺杂离子类型相反。
本实施例中，所形成的半导体结构为P型鳍式场效应晶体管，相应的，所述防穿通掺杂离子区115的离子类型为N型离子，所述N型离子包括磷离子、砷离子或锑离子。
本实施例中，为了防止对所述凹槽111沿所述鳍部110延伸方向上的侧壁进行所述防穿通离子注入工艺112，以避免在所述鳍部110顶部区域内形成防穿通掺杂离子区115，对所述凹槽111底部进行防穿通离子注入工艺112的步骤中，离子注入方向在所述衬底100上的投影与所述鳍部110的延伸方向相垂直。
本实施例中，为了使所述防穿通掺杂离子区115能够形成于所述凹槽111底部的鳍部110内，降低对所述凹槽111侧壁的掺杂效果，所述防穿通离子注入工艺112的注入角度为5度至45度。其中，所述注入角度指的是离子注入方向与所述衬底100表面法线之间的夹角。
为了使所述防穿通掺杂离子区115能够较好地起到防穿通作用，根据实际工艺需求，将所述防穿通离子注入工艺112的参数设定在合理范围内。本实施例中，所述防穿通离子注入工艺112的参数包括：所述N型离子为磷离子，注入能量为5Kev至11Kev，注入剂量为1E12原子每平方厘米至1E14原子每平方厘米。
在其他实施例中，当所形成的半导体结构为N型鳍式场效应晶体管，所述防穿通掺杂离子区的离子类型为P型离子，所述P型离子包括硼离子、镓离子或铟离子。具体地，所述防穿通离子注入工艺的参数包括：所述P型离子为硼离子，注入能量为1Kev至5Kev，注入剂量为1E12原子每平方厘米至1E14原子每平方厘米。
需要说明的是，平行于所述衬底100表面且沿垂直于鳍部110延伸方向上，所述鳍部110的顶部尺寸小于底部尺寸；所述鳍部110的顶部尺寸较小，相应的，栅极结构120对沟道的控制能力较强，通过对所述凹槽111底部进行防穿通离子注入工艺112的方案，可以避免在所述鳍部110顶部形成所述防穿通掺杂离子区115，从而可以避免因所述鳍部110顶部掺杂离子过多而引起的载流子迁移率下降的问题，即有利于提高所形成半导体器件的载流子迁移率。
还需要说明的是，所述防穿通掺杂离子区115通过对所述凹槽111底部进行防穿通离子注入工艺112以形成，相应的，在形成所述防穿通掺杂离子区115的步骤中，可以采用刻蚀形成所述凹槽111时所采用的掩膜作为所述防穿通离子注入工艺112的掩膜，因此可以避免额外光罩的引入，从而可以简化工艺、并避免工艺成本的增加。
结合参考图18至图20，形成所述防穿通掺杂离子区115后，在所述凹槽111(如图17所示)中形成掺杂外延层130。
所述掺杂外延层130用于作为所形成鳍式场效应晶体管的源区或漏区。
具体地，形成所述掺杂外延层130的步骤包括：采用选择性外延(Selective Epi)工艺，在所述凹槽111中形成半导体材料层；形成所述半导体材料层后，对所述半导体材料层进行离子注入工艺。
本实施例中，所形成的半导体结构为P型鳍式场效应晶体管，相应的，所述半导体材料层的材料为Si或SiGe，所述半导体材料层用于向P型鳍式场效应晶体管的沟道区提供压应力作用，从而提高P型鳍式场效应晶体管的载流子迁移率；对所述半导体材料层进行离子注入工艺的步骤中，注入离子为P型离子，所述P型离子包括硼离子、镓离子或铟离子。也就是说，所述掺杂外延层130的材料为掺杂有P型离子的Si或SiGe。在一个具体的实施例中，所述掺杂外延层130的材料为掺杂有P型离子的SiGe。
在其他实施例中，当所形成的半导体结构为N型鳍式场效应晶体管时，相应的，所述半导体材料层的材料为Si或SiC，所述半导体材料层用于向N型鳍式场效应晶体管的沟道区提供拉应力作用，从而提高N型鳍式场效应晶体管的载流子迁移率；对所述半导体材料层进行离子注入工艺的步骤中，注入离子为N型离子，所述N型离子包括磷离子、砷离子或锑离子。也就是说，所述掺杂外延层的材料为掺杂有N型离子的Si或SiC。
本实施例中，所述掺杂外延层130的顶部高于所述凹槽111的顶部。且由于选择性外延工艺的特性，高于所述凹槽111的掺杂外延层130侧壁表面具有向远离所述鳍部110方向突出的顶角。在其他实施例中，所述掺杂外延层顶部还可以与所述凹槽顶部齐平。
在其他一些实施例中，形成所述掺杂外延层的步骤还可以包括：在所述凹槽中形成半导体材料层，并在形成所述半导体材料层的工艺过程中，进行原位自掺杂工艺。其中，所述原位自掺杂工艺的掺杂离子类型根据所形成鳍式场效应晶体管的类型而定。
需要说明的是，在所述凹槽111中形成所述掺杂外延层130后，所述形成方法还包括：对所述基底进行退火处理。所述退火处理用于激活所述掺杂外延层130内的掺杂离子，还用于修复所述掺杂外延层130内的晶格损伤。
本实施例中，所述退火处理的工艺为尖峰退火工艺。具体地，所述尖峰退火工艺的参数包括：退火温度为800摄氏度至1000摄氏度，压强为一个标准大气压。在其他实施例中，所述退火处理的工艺还可以为激光退火工艺或快速热退火工艺。
还需要说明的是，对所述基底进行退火处理后，后续步骤还包括：形成保形覆盖所述偏移侧墙300、掩膜层310、掺杂外延层130和栅极结构120的刻蚀停止层(图未示)；在所述刻蚀停止层上形成层间介质层(图未示)，所述层间介质层露出所述栅极结构120顶部。
所述刻蚀停止层表面用于定义后续刻蚀工艺的刻蚀停止位置。本实施例中，所述刻蚀停止层的材料为氮化硅。
所述层间介质层用于实现半导体结构之间的电隔离，也用于定义后续所形成金属栅极结构的尺寸和位置。本实施例中，所述层间介质层的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
此外，在其他一些实施例中，所述衬底用于形成N型鳍式场效应晶体管和P型鳍式场效应晶体管，即所述衬底包括用于形成P型鳍式场效应晶体管的第一区域、以及用于形成N型鳍式场效应晶体管的第二区域。
相应的，所述凹槽包括：位于所述第一区域栅极结构两侧鳍部内的P区凹槽、以及位于所述第二区域栅极结构两侧鳍部内的N区凹槽；所述防穿通掺杂离子区包括：位于所述P区凹槽底部鳍部内的N型防穿通掺杂离子区、以及位于所述N区凹槽底部鳍部内的P型防穿通掺杂离子区；所述掺杂外延层包括：位于所述P区凹槽中的P型掺杂外延层、以及位于所述N区凹槽中的N型掺杂外延层。
具体地，形成所述N型防穿通掺杂离子区、P型防穿通掺杂离子区、P型掺杂外延层和N型掺杂外延层的步骤包括：在所述第一区域的鳍部顶部和侧壁上形成P区掩膜层；刻蚀位于所述第一区域栅极结构两侧鳍部顶部上的P区掩膜层，暴露出第一区域栅极结构两侧的鳍部顶部表面，且还刻蚀部分厚度的第一区域鳍部，在刻蚀后的第一区域鳍部内形成P区凹槽；对所述P区凹槽底部进行N型防穿通离子注入工艺，在所述P区凹槽底部的鳍部内形成N型防穿通掺杂离子区；形成所述N型防穿通掺杂离子区后，在所述P区凹槽内形成P区半导体材料层；形成所述P区半导体材料层后，在所述第二区域的鳍部顶部和侧壁上形成N区掩膜层；刻蚀位于所述第二区域栅极结构两侧鳍部顶部上的N区掩膜层，暴露出第二区域栅极结构两侧的鳍部顶部表面，且还刻蚀部分厚度的第二区域鳍部，在刻蚀后的第二区域鳍部内形成N区凹槽；对所述N区凹槽底部进行P型防穿通离子注入工艺，在所述N区凹槽底部的鳍部内形成P型防穿通掺杂离子区；形成所述P型防穿通掺杂离子区后，在所述N区凹槽中形成N区半导体材料层；形成所述N区半导体材料层后，对所述P区半导体材料层进行P型离子注入工艺，形成P型掺杂外延层，对所述N区半导体材料层进行N型离子注入工艺，形成N型掺杂外延层。
本发明在栅极结构120(如图17所示)两侧的鳍部110(如图17所示)内形成凹槽111(如图17所示)后，对所述凹槽111底部进行防穿通离子注入工艺112(如图17所示)，以在所述凹槽111底部的鳍部110内形成防穿通掺杂离子区115(如图17所示)；一方面，在半导体制造过程中，通常是在形成隔离结构101(如图15所示)之前进行所述防穿通离子注入工艺，相比在形成隔离结构之前进行所述防穿通离子注入工艺的方案，本发明所形成防穿通掺杂离子区115中的掺杂离子流失较少，相应的，所述防穿通离子注入工艺112的注入剂量较小，从而可以减小对所述鳍部110的注入损伤；另一方面，通过对所述凹槽111底部进行防穿通离子注入工艺112的方案，有利于抑制短沟道效应；所以，结合以上两个方面，本发明所述技术方案使得所形成半导体器件的电学性能得到提高。
继续参考图18至图20，示出了本发明半导体结构一实施例的结构示意图，图18是在栅极结构一侧沿垂直于鳍部延伸方向割线(如图5中AA1割线所示)的剖面结构示意图，图19是在隔离结构位置处沿鳍部延伸方向割线(如图5中BB1割线所示)的剖面结构示意图，图20是在鳍部位置处沿鳍部延伸方向割线(如图5中CC1割线所示)的剖面结构示意图。相应的，本发明还提供一种半导体结构，包括：
基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110；隔离结构101，位于所述鳍部110露出的衬底100上，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部110顶部；横跨所述鳍部110的栅极结构120，所述栅极结构120覆盖所述鳍部110的部分顶部表面和侧壁表面；凹槽111(如图17所示)，位于所述栅极结构120两侧鳍部110内；防穿通掺杂离子区115，位于所述凹槽111底部的鳍部110内，所述防穿通掺杂离子区115通过对所述凹槽111底部进行防穿通离子注入工艺以形成；原位掺杂外延层130，位于所述凹槽111内。
所述半导体结构为鳍式场效应晶体管，所述衬底100为所述鳍式场效应晶体管的形成提供工艺平台，所述鳍部110用于提供所述鳍式场效应晶体管的沟道。
本实施例中，以所述鳍式场效应晶体管为CMOS器件为例，所述半导体结构为P型鳍式场效应晶体管。在另一实施例中，所述半导体结构为N型鳍式场效应晶体管。在其他一些实施例中，所述半导体结构包括N型鳍式场效应晶体管和P型鳍式场效应晶体管。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，平行于所述衬底100表面且沿垂直于鳍部110延伸方向上，所述鳍部110的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面相垂直。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述栅极结构120为伪栅结构(dummy gate)，所述栅极结构120为金属栅极结构的形成占据空间位置。
所述栅极结构120为叠层结构。所述栅极结构120包括伪氧化层121以及位于所述伪氧化层121上的伪栅层122。其中，所述伪栅层122的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层121的材料为氧化硅或氮氧化硅。在一个具体实施例中，所述伪栅层122的材料为多晶硅，所述伪氧化层121的材料为氧化硅。
在另一实施例中，所述栅极结构还可以为单层结构，所述栅极结构包括伪栅层。
在其他一些实施例中，所述栅极结构还能够为金属栅极结构，相应的，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
所述防穿通掺杂离子区115用于防止所述鳍式场效应晶体管的源区和漏区之间发生穿通现象。所述防穿通掺杂离子区115的离子类型与所述鳍式场效应晶体管的类型相反，也就是说，所述防穿通掺杂离子区115的离子类型与所述掺杂外延层130的掺杂离子类型相反。
本实施例中，所述半导体结构为P型鳍式场效应晶体管，相应的，所述防穿通掺杂离子区115的离子类型为N型离子，所述N型离子包括磷离子、砷离子或锑离子。其中，所述防穿通掺杂离子区115的掺杂离子浓度根据实际工艺需求而定。
在其他实施例中，当所述半导体结构为N型鳍式场效应晶体管时，所述防穿通掺杂离子区的离子类型为P型离子，所述P型离子包括硼离子、镓离子或铟离子。其中，所述防穿通掺杂离子区的掺杂离子浓度根据实际工艺需求而定。
需要说明的是，平行于所述衬底100表面且沿垂直于鳍部110延伸方向上，所述鳍部110的顶部尺寸小于底部尺寸；所述鳍部110的顶部尺寸较小，相应的，所述栅极结构120对沟道的控制能力较强；本实施例中，所述防穿通掺杂离子区115位于所述凹槽111底部的鳍部110内，且所述防穿通掺杂离子区115通过对所述凹槽111底部进行防穿通离子注入工艺以形成，因此所述鳍部110顶部不具有所述防穿通掺杂离子区115，从而可以避免因所述鳍部110顶部掺杂过多而引起的载流子迁移率下降的问题，即有利于提高半导体器件的载流子迁移率。
所述掺杂外延层130用于作为所形成鳍式场效应晶体管的源区或漏区。
所述掺杂外延层130为具有掺杂离子的半导体材料层。本实施例中，所述半导体结构为P型鳍式场效应晶体管，相应的，所述半导体材料层的材料为Si或SiGe，所述半导体材料层用于向P型鳍式场效应晶体管的沟道区提供压应力作用，从而提高P型鳍式场效应晶体管的载流子迁移率。
本实施例中，所述掺杂外延层130的材料为掺杂有P型离子的Si或SiGe，所述P型离子包括硼离子、镓离子或铟离子。在一个具体的实施例中，所述掺杂外延层130的材料为掺杂有P型离子的SiGe。
在其他实施例中，所述半导体结构为N型鳍式场效应晶体管，相应的，所述半导体材料层的材料为Si或SiC，所述半导体材料层用于向N型鳍式场效应晶体管的沟道区提供拉应力作用，从而提高N型鳍式场效应晶体管的载流子迁移率；所述掺杂外延层130的材料为掺杂有N型离子的Si或SiC，所述N型离子包括磷离子、砷离子或锑离子。
需要说明的是，所述半导体结构还包括：偏移侧墙300，位于所述隔离结构101表面、栅极结构120表面、鳍部110的部分顶部表面和侧壁表面；轻掺杂源漏区(图未示)，位于所述栅极结构120两侧的鳍部110内；掩膜层310，位于所述鳍部110侧壁上的偏移侧墙300表面、鳍部110顶部上的偏移侧墙300表面、以及栅极结构120侧壁上的偏移侧墙300表面。
所述偏移侧墙300作为形成位于所述栅极结构120两侧鳍部110内的轻掺杂源漏区时的掩膜。本实施例中，所述偏移侧墙300的材料为氮化硅。所述偏移侧墙300的厚度为2nm至3nm。
所述轻掺杂源漏区用于作为所形成鳍式场效应晶体管的LDD(LowDoped Drain)结构，有利于抑制热载子效应和短沟道效应。
所述掩膜层310作为形成所述凹槽111的刻蚀掩膜。所述掩膜层310的材料可以为氮化硅(SiN)、氮碳化硅(SiCN)、氮硼化硅(SiBN)、氮碳氧化硅(SiOCN)、或氮氧化硅(SiON)。本实施例中，所述掩膜层310的材料为氮化硅。
还需要说明的是，所述半导体结构还包括：刻蚀停止层(图未示)，保形覆盖所述偏移侧墙300、掩膜层310、掺杂外延层130和栅极结构120；层间介质层(图未示)，位于所述刻蚀停止层上，所述层间介质层露出所述栅极结构120顶部。
在半导体制造工艺中，还包括对所述层间介质层进行刻蚀，所述刻蚀停止层表面用于定义刻蚀工艺的刻蚀停止位置。本实施例中，所述刻蚀停止层的材料为氮化硅。
所述层间介质层用于实现半导体结构之间的电隔离，也用于定义金属栅极结构的尺寸和位置。本实施例中，所述层间介质层的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
本发明所述半导体结构包括：位于所述栅极结构120两侧鳍部110内的凹槽111；位于所述凹槽111底部的鳍部110内的防穿通掺杂离子区115，所述防穿通掺杂离子区115通过对所述凹槽111底部进行防穿通离子注入工艺以形成；一方面，在半导体制造过程中，通常是在形成隔离结构101之前进行所述防穿通离子注入工艺，相比在形成隔离结构101之前进行所述防穿通离子注入工艺的方案，本发明所述防穿通掺杂离子区115中的掺杂离子流失较少，相应的，所述防穿通离子注入工艺所采用的注入剂量较小，从而可以减小对所述鳍部110的注入损伤；另一方面，所述防穿通掺杂离子区115位于所述凹槽111底部的鳍部110内，有利于抑制短沟道效应；所以，结合以上两个方面，本发明半导体器件的电学性能可以得到提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；
在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部；
形成所述隔离结构后，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面；
刻蚀所述栅极结构两侧部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽；
对所述凹槽底部进行防穿通离子注入工艺，在所述凹槽底部的鳍部内形成防穿通掺杂离子区；
形成所述防穿通掺杂离子区后，在所述凹槽中形成掺杂外延层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为N型鳍式场效应晶体管，所述防穿通掺杂离子区的离子类型为P型离子；
或者，所述半导体结构为P型鳍式场效应晶体管，所述防穿通掺杂离子区的离子类型为N型离子。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述防穿通掺杂离子区的离子类型为P型离子，所述P型离子包括硼离子、镓离子或铟离子；
或者，所述防穿通掺杂离子区的离子类型为N型离子，所述N型离子包括磷离子、砷离子或锑离子。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述凹槽底部进行防穿通离子注入工艺的步骤中，离子注入方向在所述衬底上的投影与所述鳍部的延伸方向垂直。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述防穿通掺杂离子区的离子类型为P型离子，所述防穿通离子注入工艺的参数包括：所述P型离子为硼离子，注入能量为1Kev至5Kev，注入剂量为1E12原子每平方厘米至1E14原子每平方厘米，注入角度为5度至45度；
或者，所述防穿通掺杂离子区的离子类型为N型离子，所述防穿通离子注入工艺的参数包括：所述N型离子为磷离子，注入能量为5Kev至11Kev，注入剂量为1E12原子每平方厘米至1E14原子每平方厘米，注入角度为5度至45度。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，平行于所述衬底表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底后，在所述鳍部露出的衬底上形成隔离结构之前，所述形成方法还包括：在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁；形成所述隔离膜后，对所述鳍部进行阱注入工艺；
形成隔离结构的步骤包括：在所述阱注入工艺后，回刻部分厚度的所述隔离膜，剩余所述隔离膜作为隔离结构。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为N型鳍式场效应晶体管，所述掺杂外延层的材料为掺杂有N型离子的Si或SiC；
或者，所述半导体结构为P型鳍式场效应晶体管，所述掺杂外延层的材料为掺杂有P型离子的Si或SiGe。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述凹槽中形成掺杂外延层的步骤包括：在所述凹槽中形成半导体材料层；形成所述半导体材料层后，对所述半导体材料层进行离子注入工艺；
或者，在所述凹槽中形成半导体材料层，并在形成所述半导体材料层的工艺过程中，进行原位自掺杂工艺。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成横跨所述鳍部的栅极结构后，刻蚀所述栅极结构两侧部分厚度的鳍部之前，所述形成方法还包括：在所述鳍部的顶部和侧壁上形成掩膜层；
刻蚀所述栅极结构两侧部分厚度的鳍部的步骤包括：刻蚀位于所述栅极结构两侧鳍部顶部上的所述掩膜层，暴露出所述栅极结构两侧的鳍部顶部表面，且还刻蚀部分厚度的所述鳍部，在所述鳍部内形成凹槽。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述凹槽中形成掺杂外延层后，所述形成方法还包括：对所述基底进行退火处理。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；
隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部；
横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面；
凹槽，位于所述栅极结构两侧鳍部内；
防穿通掺杂离子区，位于所述凹槽底部的鳍部内，所述防穿通掺杂离子区通过对所述凹槽底部进行防穿通离子注入工艺以形成；
原位掺杂外延层，位于所述凹槽内。
13.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为N型鳍式场效应晶体管，所述防穿通掺杂离子区的离子类型为P型离子；
或者，所述半导体结构为P型鳍式场效应晶体管，所述防穿通掺杂离子区的离子类型为N型离子。
14.如权利要求13所述的半导体结构，其特征在于，所述防穿通掺杂离子区的离子类型为P型离子，所述P型离子包括硼离子、镓离子或铟离子；
或者，所述防穿通掺杂离子区的离子类型为N型离子，所述N型离子包括磷离子、砷离子或锑离子。
15.如权利要求12所述的半导体结构，其特征在于，平行于所述衬底表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸。
16.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为N型鳍式场效应晶体管，所述掺杂外延层的材料为掺杂有N型离子的Si或SiC；
或者，所述半导体结构为P型鳍式场效应晶体管，所述掺杂外延层的材料为掺杂有P型离子的Si或SiGe。
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