CN103295904A - 具有LDD延伸的FinFET设计 - Google Patents
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Abstract
形成轻掺杂漏极(LDD)延伸的系统和方法。实施例包括在半导体鳍片上形成栅电极以及在栅电极上方形成介电层。然后蚀刻栅电极以暴露出半导体鳍片的一部分。鳍片的暴露部分包括LDD延伸。本发明提供具有LDD延伸的FinFET设计。
Description
技术领域
本发明涉及具有LDD延伸的FinFET设计。
背景技术
随着集成电路的日益按比例缩小和对集成电路的速度的日益苛求，晶体管需要具有更高的驱动电流及更小的尺寸，因而开发了鳍式场效应晶体管(FinFET)。FinFET晶体管具有增加的沟道宽度。因为晶体管的驱动电流与沟道宽度成正比，所以增加了FinFET的驱动电流。
为了使FinFET的沟道宽度最大化，FinFET可以包括多个末端连接到同一源极和同一漏极的鳍片。多鳍片FinFET的形成可以包括形成多个相互平行的鳍片，在多个鳍片上形成栅极堆叠件，以及互连多个鳍片的末端以形成源极区和漏极区。形成栅极堆叠件可以包括在鳍片上沉积材料层并且图案化沉积层以形成栅极堆叠件。
可以在衬底上形成若干彼此紧靠的多鳍片FinFET，衬底可以包括位于FinFET之间的伪栅极堆叠件从而有利于某些加工步骤。但是，当使位于伪栅极堆叠件和周围的鳍片之间的材料图案化时，伪栅极堆叠件出现困难。
因此，本领域需要的是一种半导体器件，其可以结合FinFET，从而利用其增加驱动电流而不增加芯片面积的使用的益处，并且同时克服现有技术的缺点。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成半导体结构的方法，所述方法包括：在衬底上形成半导体鳍片；在所述半导体鳍片上方形成具有第一宽度的栅电极；在所述栅电极上方形成具有所述第一宽度的第一介电层；以及减薄所述栅电极至第二宽度，所述第二宽度小于所述第一宽度。
在上述方法中，其中，减薄所述栅电极还包括减薄所述栅电极的一侧。
在上述方法中，其中，减薄所述栅电极包括蚀刻工艺，所述蚀刻工艺包括：以介于约30标准立方厘米每分钟(sccm)和约150sccm之间的流速供应气体混合物，所述气体混合物选自基本上由CF4、CHF3、Ar、He、Cl2、HBr、O2、及其组合组成的组；维持介于约30℃和约80℃之间的温度；维持介于约3毫托和约10毫托之间的压力；以及提供介于约150瓦和约600瓦之间的功率。
在上述方法中，其中，在减薄所述栅电极之后，所述半导体鳍片的一部分延伸到所述栅电极外。
在上述方法中，其中，形成所述半导体鳍片包括外延生长所述半导体鳍片。
在上述方法中，其中，所述第二宽度是所述第一宽度的约60％至80％。
在上述方法中，还包括：在所述半导体鳍片的上方形成第二介电层，其中，所述第二介电层位于所述半导体鳍片和所述栅电极之间；以及在减薄所述栅电极之后，去除所述第二介电层的一部分，其中，所述部分在减薄所述栅电极期间暴露出来。
在上述方法中，还包括：在所述半导体鳍片的上方形成第二介电层，其中，所述第二介电层位于所述半导体鳍片和所述栅电极之间；以及在减薄所述栅电极之后，去除所述第二介电层的一部分，其中，所述部分在减薄所述栅电极期间暴露出来，其中，去除所述第二介电层的所述部分包括蚀刻工艺，所述蚀刻工艺包括：以介于约30sccm和约200sccm之间的流速供应气体混合物，所述气体混合物选自基本上由BCl3、Cl2、Ar、He、及其组合组成的组；维持介于约30℃和约80℃之间的温度；维持介于约3毫托和约20毫托之间的压力；以及提供介于约300瓦和约800瓦之间的功率。
根据本发明的另一方面，还提供了一种形成半导体结构的方法，所述方法包括：在衬底上形成隔离区；在所述隔离区上形成具有第一宽度的第一栅电极；在所述第一栅电极上方形成具有所述第一宽度的第一介电层，其中，所述第一介电层位于所述第一栅电极的顶面上；以及蚀刻所述第一栅电极至第二宽度，所述第二宽度小于所述第一宽度。
在上述方法中，其中，蚀刻所述第一栅电极还包括蚀刻所述第一栅电极的一侧。
在上述方法中，其中，蚀刻所述第一栅电极还包括采用介于约30sccm和约150sccm之间的流速的气体混合物、介于约30℃和约80℃之间的温度、介于约3毫托和约10毫托之间的压力、以及约150瓦和600瓦之间的功率进行蚀刻。
在上述方法中，其中，蚀刻所述第一栅电极还包括采用介于约30sccm和约150sccm之间的流速的气体混合物、介于约30℃和约80℃之间的温度、介于约3毫托和约10毫托之间的压力、以及约150瓦和600瓦之间的功率进行蚀刻，其中，所述气体混合物选自基本上由CF4、CHF3、Ar、He、Cl2、HBr、O2、及其组合组成的组。
在上述方法中，还包括：在所述衬底上形成第一半导体鳍片；在所述衬底上形成第二半导体鳍片，其中，所述第一半导体鳍片和所述第二半导体鳍片彼此平行，并且所述第一栅电极在所述第一半导体鳍片和所述第二半导体鳍片之间横向延伸，并且所述第一栅电极垂直所述第一半导体鳍片和所述第二半导体鳍片；在所述第一半导体鳍片的上方形成第二栅电极，其中，所述第二栅电极平行所述第一栅电极；以及同时蚀刻所述第一栅电极和所述第二栅电极，其中，在蚀刻所述第二栅电极之前，所述第二栅电极具有第三宽度，而在蚀刻所述第二栅电极之后，所述第二栅电极具有第四宽度，所述第四宽度小于所述第三宽度。
在上述方法中，还包括：在所述衬底和所述隔离区上形成第二介电层，其中，所述第二介电层位于所述隔离区和所述第一栅电极之间；以及在蚀刻所述第一栅电极之后，蚀刻所述第二介电层。
在上述方法中，还包括：在所述衬底和所述隔离区上形成第二介电层，其中，所述第二介电层位于所述隔离区和所述第一栅电极之间；以及在蚀刻所述第一栅电极之后，蚀刻所述第二介电层，其中，蚀刻所述第二介电层包括：以介于约30sccm和约200sccm之间的流速供应气体混合物，所述气体混合物选自基本上由BCl3、Cl2、Ar、He、及其组合组成的组；维持介于约30℃和约80℃之间的温度；维持介于约3毫托和约20毫托之间的压力；以及提供介于约300瓦和约800瓦之间的功率。
根据本发明的又一方面，还提供了一种半导体器件，包括：第一半导体鳍片，位于衬底上；第一栅电极，其中，所述第一栅电极位于所述第一半导体鳍片的顶面上，并且延伸在所述第一半导体鳍片的侧壁上，并且所述半导体鳍片的所述顶面延伸超出所述第一栅电极的一侧，并且距离所述第一栅电极的该侧约3nm至约15nm；以及第一介电层，位于所述第一栅电极上。
在上述半导体器件中，其中，所述第一栅电极的一侧对准所述第一介电层的一侧。
在上述半导体器件中，其中，所述第一栅电极的中心对准所述第一介电层的中心。
在上述半导体器件中，其中，所述第一栅电极具有第一宽度并且所述第一介电层具有第二宽度，所述第二宽度大于所述第一宽度。
在上述半导体器件中，还包括：第二半导体鳍片，位于所述衬底的上方，其中，所述第二半导体鳍片平行所述第一半导体鳍片；隔离区，横向地位于所述第一半导体鳍片和所述第二半导体鳍片之间；第二栅电极，位于所述隔离区上，其中，所述第二栅电极具有第一宽度；以及第二介电层，位于具有第二宽度的所述第二栅电极上，所述第二宽度大于所述第一宽度。
附图说明
为了更好地理解本实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1至图7示出根据实施例形成FinFET的中间阶段的透视图和剖视图；
图8示出根据实施例的FinFET的透视图；以及
图9示出根据另一实施例的FinFET的剖视图。
具体实施方式
本发明提供一种形成鳍式场效应晶体管(FinFET)(包括多个半导体鳍片)的方法。示出制造实施例的中间阶段。讨论了实施例的变化。将详细引用附图中示出的实施例。在可能的情况下，附图和说明书中相同的参考标号用于表明相同或者相似的部分。在附图中，为了清晰和简明，可以放大形状和厚度。该说明书将特别是针对形成根据本发明的方法和装置的一部分的元件或是更直接地与根据本发明的方法和装置协作的元件。可以理解，没有明确示出或者描述的元件可以具有本领域技术人员公知的各种形式。
整个本说明书中引用“一个实施例”或“某个实施例”意味着本公开的至少一个实施例包括关于所述实施例而描述的特定部件、结构、或者特征。因此在本说明书的各个位置出现的短语“在一个实施中”或“在实施例中”不一定指同一实施例。而且，在一个或多个实施例中可以以任何合适的方式组合特定部件、结构或特征。应当理解，以下附图没有按比例绘制；而这些附图只是为了说明。
图1至图7示出根据实施例形成FinFET器件的中间阶段。参考图1，半导体衬底110、鳍片120、隔离结构130、栅极介电层140、栅电极层150、和硬掩模160的透视图。为了清晰，仅示出一个鳍片120。实际上，可以同时形成若干鳍片，下文将进一步讨论。半导体衬底110可以包含体硅、掺杂或未掺杂的、或者绝缘体上硅(SOI)衬底的有源层。可以使用的其他衬底包括多层衬底、梯度衬底、或者混合取向衬底。
鳍片120可以由与半导体衬底110相同的半导体材料、或者与其不同的半导体材料形成。在实施例中，鳍片120由基本上纯的硅形成。在可选的实施例中，鳍片120可以包含硅锗(SiGe)、硅碳(SiC)等。在实施例中，可以从隔离结构130中的开口内的半导体衬底110的顶面外延生长鳍片120。鳍片120的形成方法可以包括原子层沉积(ALD)；诸如减压CVD(RPCVD)、金属有机化学汽相沉积(MOCVD)的化学汽相沉积(CVD)；或者其他合适的方法。鳍片120可以通过注入方法掺杂，抑或通过随着材料生长的原位掺杂。在另一实施例中，通过使位于半导体衬底110顶上的半导体层(未示出)图案化、或者通过使半导体衬底110图案化来形成鳍片120。可以通过在半导体层(未示出)的上方沉积常用的诸如光刻胶或者氧化硅的掩模材料来完成鳍片图案化工艺。然后使掩模材料图案化并且根据图案蚀刻半导体层。按这样的方式，可以形成位于衬底上面的具有半导体鳍片的半导体结构。
隔离结构130位于半导体衬底110的上方并且至少部分地位于鳍片120的两面上。隔离结构130在一些申请中也被称为浅沟槽隔离(STI)，在一些申请中其也被称为间隙填充氧化物。可以采用CVD、溅射、或者任何其他可接受的用于沉积隔离材料的方法沉积隔离结构130。隔离结构130可以包括例如诸如二氧化硅、氮化硅、其他绝缘材料的绝缘材料、或者多层或者其组合。
栅极介电层140位于隔离结构130和鳍片120的顶上。可以通过热氧化、CVD、溅射、或者任何其他可接受的用于形成栅极电介质的方法形成栅极介电层140。在一些实施例中，栅极介电层140包含具有高介电常数(k值)，例如大于约3.9的介电材料。该材料可以包括氮化硅、氮氧化物、诸如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx等的金属氧化物、及其组合和其多层。在实施例中，栅极介电层140可以具有厚度约1nm至约20nm的来自诸如氮化钛、氮化钽、或者氮化钼的金属氮化物材料的保护层。
在形成栅极介电层140之后，可以形成栅电极层150。栅极介电层150包括导电材料并且可以选自包括多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、和金属的组。金属氮化物的实例包括氮化钨、氮化钼、氮化钛、氮化钽、或其组合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、或其组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。
可以通过CVD、溅射沉积、或者其他可接受的用于沉积导电材料的技术来沉积栅电极层150。栅电极层150的厚度可以在约300纳米至约1000纳米的范围内。栅电极层150的顶面通常是非平坦的顶面，并且可以在栅电极层150图案化或者栅极蚀刻之前使栅电极层150平坦化。在此时可以引入离子或者可以不引入离子到栅极介电层150中。可以例如通过离子注入技术引入离子。
在形成栅电极层150之后，可以形成硬掩模层160。硬掩模160是阻止下面的诸如栅电极层150的结构在蚀刻工艺期间被去除的保护层。在实施例中，硬掩模160可以包括单个氮化硅层。在另一实施例中，硬掩模160包括诸如氧化硅层的氧化物层，和上覆的诸如氮化硅(Si3N4)层的氮化物层。可以通过任何诸如在包含氧化物、H2O、NO、或其组合的周围环境中的湿法或者干法热氧化的氧化工艺、或者通过CVD技术形成氧化物层。本领域技术人员将了解到其他掩模材料和/或结构可以用于形成硬掩模160。例如，可以采用其他材料、单个层、三个或者多于三个层等。
参考图2，示出栅极结构210的形成。可以通过采用例如本领域公知的光刻技术使硬掩模160、栅电极层150、栅极介电层140、和延伸到隔离结构130的上方的鳍片120的部分图案化来形成栅极结构210。可以采用等离子体蚀刻方法来蚀刻硬掩模160、栅电极层150、栅极介电层140、和延伸到隔离结构130的上方的鳍片120的部分来形成如图2中示出的经图案化的栅极结构210。在实施例中，栅极结构210的宽度W2(见图3B和图4B)可以是介于约7nm和约1400nm之间，栅极结构210的长度可以是介于约7nm和约1400nm之间，以及栅极结构210的高度可以是介于约100nm和约200nm之间。
图3A示出被去除后的栅电极层150侧壁的一部分的透视图。图3B示出图3A的FinFET器件沿A-A线的剖视图。可以采用可接受的湿法或者干法蚀刻技术，诸如通过各向异性横向蚀刻去除栅电极150侧壁的部分。在实施例中，蚀刻气体可以包含流速在约30标准立方厘米/分钟(sccm)和约150sccm之间的CF4、CHF3、Ar、He、Cl2、HBr、O2、及其组合等。可以在介于约3毫托和约10毫托之间的压力下、在约150瓦和600瓦之间的功率下、和在约30℃和约80℃之间的温度下实施蚀刻工艺。在实施例中，鳍片120的暴露出的部分可以在蚀刻工艺期间由掩模(未示出)来保护。从栅电极层150的侧壁去除材料将减少栅电极层150的整个宽度。在一些实施例中，在该部分去除之后的栅电极的宽度W1(见图3B)可以是介于约7nm和约36nm之间。在实施例中，从栅电极150的每一面去除的材料的宽度可以在约3nm至约15nm的范围内。在可选的实施例中，可以仅去除来自栅电极的一个侧壁的材料，使栅电极的另一侧壁基本上对准硬掩模160相应的侧壁。在一些实施例中，从栅电极150去除的材料的宽度可以是栅电极150在去除之前的栅极宽度的20％和约40％之间。换句话说，宽度W1可以是宽度W2(见图3B和图4B)的约60％和约80％之间。
图4A示出被去除后的栅极介电层140的一部分的透视图。图4B示出图4A的FinFET器件沿A-A线的剖视图。由于去除上面的栅电极150的一部分，被去除的栅极介电层140的部分可以近似是暴露出的部分。可以采用可接受的诸如各向异性蚀刻的湿法或者干法蚀刻技术来去除栅极电介质140的一部分。在实施例中，蚀刻气体可以包含流速在介于约30sccm和约150sccm之间的BCl3、Ar、He、Cl2等。可以在介于约3毫托和约20毫托之间的压力下、在约300瓦和800瓦之间的功率下、和在约30℃和约80℃之间的温度下实施蚀刻工艺。在蚀刻工艺期间可以通过掩模(未示出)保护鳍片120和/或栅电极150的暴露出的部分。在实施例中，栅极介电层140的宽度在蚀刻工艺之前可以近似是宽度W2并且在蚀刻工艺之后近似是宽度W1(见图3B和图4B)。
在去除栅电极150和栅极电介质的一部分之后，鳍片120可以在两面上延伸到栅极结构210外。在实施例中，鳍片120可以在每面上延伸超过栅极结构210约3nm至约15nm之间。延伸到栅极结构210外的鳍片120可以作为轻掺杂漏极(LDD)延伸起作用。LDD延伸可以降低晶体管的沟道区附近的电场，其可以降低晶体管的短沟道效应(SCE)。例如，由沟道区附近的增加的电场引起的SCE是电荷注入、衬底电流、和进入栅极氧化物的电子注入。可以通过实施LDD延伸改善SCE。
图5示出形成密封层510。可以通过热氧化、CVD、溅射、或者任何可接受的用于形成密封层的方法在栅极结构210的顶部和侧壁上、在鳍片120的暴露出的部分的顶部和侧壁上、以及在隔离结构的暴露出的部分的顶部上形成密封层510。在实施例中，密封层510可以包含氮化硅等或其组合。
图6示出去除密封层510的顶部。可以使密封层510图案化以去除来自栅极结构210的顶面和栅极结构210的部分侧壁的密封层510。可以采用可接受的蚀刻技术诸如通过各向异性蚀刻去除密封层510。
图7示出形成栅极间隔件710。可以在栅极结构210的相对面上形成栅极间隔件710。一般通过在先前形成的结构上均厚沉积间隔层(未示出)形成栅极间隔件710。间隔层可以包含硅碳氮化物等，或其组合，并且可以通过用于形成这样的层的诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射、和其他可接受的方法的方法来形成。然后使栅极间隔件710图案化，例如通过各向异性蚀刻以从该结构的水平面去除间隔层。在实施例中，形成栅极间隔件710是为了对鳍片120的沟道区实施应力。举例来说，鳍片120可以包含硅，然后可以通过具有诸如不同于硅的晶格常数的硅锗、硅碳氮化物等的材料的选择性外延生长(SEG)工艺形成栅极间隔件710。栅极间隔件710和鳍片120的沟道区中的应激源材料之间的晶格失配将施加应力在鳍片120的沟道区中，其将增加载流子迁移率和器件的整个性能。
图8示出根据实施例的FinFET器件800。FinFET器件800包括半导体衬底110、鳍片120、隔离结构130、栅极介电层140、栅电极150、硬掩模160、密封层510、栅极间隔件710、和源极/漏极区810。代替单个鳍片120，FinFET器件800的该实施例包括三个鳍片120。同样，该实施例包括外延生长的源极/漏极区810。可以通过SEG工艺形成源极/漏极区810并且根据FinFET器件的预期结构可以掺杂有p-型掺杂剂或者n-型掺杂剂。可以通过注入方法或者通过随着材料生长的原位掺杂来掺杂源极/漏极区810。
在形成源极/漏极区810从而对鳍片120的沟道区施加应力的另一实施例中。在该实施例中，然后可以生长源极/漏极区810以形成对位于栅极结构200底下的鳍片120的沟道区施加应力的应激源。在其中鳍片120包含硅的实施例中，然后可以通过具有诸如不同于硅的晶格常数的硅锗、硅碳等的材料的SEG工艺形成源极/漏极区810。源极/漏极区810和鳍片120的沟道区中的应激源材料之间的晶格失配将施加应力到沟道区中，其将增加载流子迁移率和器件的整个性能。可以通过注入方法或者通过随着材料生长的原位掺杂来掺杂源极/漏极区810。
图9示出另一实施例在中间处理阶段的剖视图。该实施例包括位于鳍片120上方的栅极结构210和位于两个鳍片120之间的隔离结构130的上方的伪栅极结构220。为了简明仅示出一个伪栅极结构220和一个栅极结构210。实际上，可以形成若干伪栅极结构220和若干栅极结构210。在该实施例中，两个栅极结构的栅电极150侧壁都被去除了部分。可以采用可接受的湿法或者干法蚀刻技术，诸如先前参考图4A和图4B所描述的各向异性水平蚀刻来去除栅电极150侧壁的一部分。在栅电极150的蚀刻工艺之前，伪栅极结构220的宽度W4可以介于约7nm和约1400nm之间。在实施例中，在它们各自的栅电极150的蚀刻工艺之前，伪栅极结构220的宽度W4和栅极结构210的宽度W2可以是相同的。在可选的实施例中，宽度W2和W4可以是不同的。与栅极结构210类似，从伪栅极结构220的栅电极150的每面去除的材料的宽度可以在约3nm至约15nm的范围内。在可选的实施例中，可以仅去除栅电极一个侧壁的材料，使栅电极的另一侧壁基本上对准硬掩模160的相应的侧壁。在一些实施例中，从伪栅极结构220的栅电极150去除的材料的宽度可以是去除之前的栅极宽度的约20％至约40％。换句话说，宽度W3可以是宽度W4的约60％和约80％之间。伪栅极结构220可以通过上面参考图5至图7所论述的栅极结构210类似工艺进行。
在该实施例中，去除栅电极150的一部分和伪栅极结构220的栅极电介质140可以允许伪栅极结构220和邻近FinFET器件的鳍片120之间的更好的隔离。如果伪栅极结构220的任何部分与邻近FinFET器件的鳍片120电连接，可能会减弱邻近FinFET器件的操作。
实施例是一种形成半导体结构的方法，该方法包括在衬底上形成半导体鳍片；在半导体鳍片上方形成具有第一宽度的栅电极；在栅电极上方形成具有第一宽度的第一介电层；以及减薄栅电极至第二宽度，第二宽度小于第一宽度。
另一实施例是一种形成半导体结构的方法，该方法包括在衬底上形成隔离区；在隔离区上形成具有第一宽度的第一栅电极；在第一栅电极上方形成具有第一宽度的第一介电层，其中第一介电层位于第一栅电极的顶面上；以及蚀刻第一栅电极至第二宽度，第二宽度小于第一宽度。
又一实施例是一种半导体器件，该半导体器件包括位于衬底上的第一半导体鳍片；第一栅电极，其中第一栅电极位于第一半导体鳍片的顶面上，并且延伸在第一半导体鳍片的侧壁上，并且半导体鳍片的顶面延伸超出栅电极的一侧，并且距该栅电极的该侧约3nm至约15nm；以及位于栅电极上的第一介电层。
尽管已经详细地描述了本实施例及其优势，但应该理解，可以在不背离所附权利要求限定的说明书的精神和范围的情况下，进行各种改变、替换和更改。例如，在形成结构时有多个用于沉积和去除材料的方法。根据本发明可以利用任何达到与本文中论述的相应的实施例基本上相同的结果的沉积或者去除方法。
此外，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。
Claims (10)
1.一种形成半导体结构的方法，所述方法包括：
在衬底上形成半导体鳍片；
在所述半导体鳍片上方形成具有第一宽度的栅电极；
在所述栅电极上方形成具有所述第一宽度的第一介电层；以及
减薄所述栅电极至第二宽度，所述第二宽度小于所述第一宽度。
2.根据权利要求1所述的方法，其中，减薄所述栅电极还包括减薄所述栅电极的一侧。
3.根据权利要求1所述的方法，其中，减薄所述栅电极包括蚀刻工艺，所述蚀刻工艺包括：
以介于约30标准立方厘米每分钟(sccm)和约150sccm之间的流速供应气体混合物，所述气体混合物选自基本上由CF4、CHF3、Ar、He、Cl2、HBr、O2、及其组合组成的组；
维持介于约30℃和约80℃之间的温度；
维持介于约3毫托和约10毫托之间的压力；以及
提供介于约150瓦和约600瓦之间的功率。
4.根据权利要求1所述的方法，其中，在减薄所述栅电极之后，所述半导体鳍片的一部分延伸到所述栅电极外。
5.一种形成半导体结构的方法，所述方法包括：
在衬底上形成隔离区；
在所述隔离区上形成具有第一宽度的第一栅电极；
在所述第一栅电极上方形成具有所述第一宽度的第一介电层，其中，所述第一介电层位于所述第一栅电极的顶面上；以及
蚀刻所述第一栅电极至第二宽度，所述第二宽度小于所述第一宽度。
6.根据权利要求5所述的方法，其中，蚀刻所述第一栅电极还包括蚀刻所述第一栅电极的一侧。
7.根据权利要求5所述的方法，其中，蚀刻所述第一栅电极还包括采用介于约30sccm和约150sccm之间的流速的气体混合物、介于约30℃和约80℃之间的温度、介于约3毫托和约10毫托之间的压力、以及约150瓦和600瓦之间的功率进行蚀刻。
8.一种半导体器件，包括：
第一半导体鳍片，位于衬底上；
第一栅电极，其中，所述第一栅电极位于所述第一半导体鳍片的顶面上，并且延伸在所述第一半导体鳍片的侧壁上，并且所述半导体鳍片的所述顶面延伸超出所述第一栅电极的一侧，并且距离所述第一栅电极的该侧约3nm至约15nm；以及
第一介电层，位于所述第一栅电极上。
9.根据权利要求8所述的半导体器件，其中，所述第一栅电极的一侧对准所述第一介电层的一侧。
10.根据权利要求8所述的半导体器件，其中，所述第一栅电极的中心对准所述第一介电层的中心。
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