JPH01268061A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01268061A JPH01268061A JP9552888A JP9552888A JPH01268061A JP H01268061 A JPH01268061 A JP H01268061A JP 9552888 A JP9552888 A JP 9552888A JP 9552888 A JP9552888 A JP 9552888A JP H01268061 A JPH01268061 A JP H01268061A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り１例えばＭＯＳトランジスタ
の如き電界効果型トランジスタを基本素子とするメモリ
装置に関する。
の如き電界効果型トランジスタを基本素子とするメモリ
装置に関する。
従来、情報を記憶する不純物拡散層を絶縁物で囲む方法
については、インターナショナル エレクトロン デバ
イス ミーティング １９８７年第３４４頁から第３４
７頁（Ｔ ＥＤＭ（１９８７）ｐｐ３４４〜３４７）に
おいて論じられている。
については、インターナショナル エレクトロン デバ
イス ミーティング １９８７年第３４４頁から第３４
７頁（Ｔ ＥＤＭ（１９８７）ｐｐ３４４〜３４７）に
おいて論じられている。
上記従来技術は、ＭＯＳトランジスタのリーク電流また
は駆動能力の点について配慮がされておらず、ＭＯＳト
ランジスタのリーク電流増大、駆動能力低下の問題があ
った。
は駆動能力の点について配慮がされておらず、ＭＯＳト
ランジスタのリーク電流増大、駆動能力低下の問題があ
った。
本発明の目的は、少なくともチャネル部を基板表面で形
成し、ゲートをセルファラインで溝を掘り電界効果型ト
ランジスタのソース、ドレインの一方あるいは両方の電
極の基板側に絶縁物を形成することにある。
成し、ゲートをセルファラインで溝を掘り電界効果型ト
ランジスタのソース、ドレインの一方あるいは両方の電
極の基板側に絶縁物を形成することにある。
上記目的は、不純物濃度差による酸化膜の成長の速度差
、あるいは選択酸化等を利用することにより、達成され
る。
、あるいは選択酸化等を利用することにより、達成され
る。
少なくともＭｏＳトランジスタのチャンネル部分を基板
内に形成する。それによって、ＭＯＳトランジスタのリ
ーク電流増大、駆動能力低下することが少ない。
内に形成する。それによって、ＭＯＳトランジスタのリ
ーク電流増大、駆動能力低下することが少ない。
第１図は、第１の実施例によるＭＯＳトランジスタの製
造のプロセスフローを各プロセスの断面構造図を用いて
示したものである。
造のプロセスフローを各プロセスの断面構造図を用いて
示したものである。
第１図（Ａ）において、１はｐ型基板、２，３は素子分
離を行なうためのＬＯＧＯ８方法により形成されたＳ
ｘ Ｏｘ絶縁物、４はＭＯＳトランジスタのゲートとな
る溝型Ｍ（例えばポリシリコン）。
離を行なうためのＬＯＧＯ８方法により形成されたＳ
ｘ Ｏｘ絶縁物、４はＭＯＳトランジスタのゲートとな
る溝型Ｍ（例えばポリシリコン）。
５はｐ型基板１とＭＯＳトランジスタのゲートとなる導
電層４との分離を行なうための絶縁物（例えば５ｉＯｚ
）である。次に第１図（Ｂ）において２，３．４なる絶
縁物をマスクとして基板１をエツチングした後、穴の底
面部分６’ 、７’ に不純物を導入する。例えばイオ
ン注入法で酸素あるいはリン、ボロンを導入する。次に
第１図（Ｃ）において熱酸化法により６，７なる絶縁物
を形成する０例えば酸素をイオン注入した場合、穴の底
面部分６’ 、７’の酸素濃度が穴の側面部分６′。
電層４との分離を行なうための絶縁物（例えば５ｉＯｚ
）である。次に第１図（Ｂ）において２，３．４なる絶
縁物をマスクとして基板１をエツチングした後、穴の底
面部分６’ 、７’ に不純物を導入する。例えばイオ
ン注入法で酸素あるいはリン、ボロンを導入する。次に
第１図（Ｃ）において熱酸化法により６，７なる絶縁物
を形成する０例えば酸素をイオン注入した場合、穴の底
面部分６’ 、７’の酸素濃度が穴の側面部分６′。
７′の酸素濃度よりも大きいため、同一酸化条件であれ
ば、底面部分６’ 、７’の酸化膜厚の方が側面部分６
’ 、７’の酸化膜厚よりも大きくなる。
ば、底面部分６’ 、７’の酸化膜厚の方が側面部分６
’ 、７’の酸化膜厚よりも大きくなる。
また１例えばリンあるいはボロンをイオン注入した場合
、穴の底面部分６’ 、７’の不純物ａ度が穴の側面部
分６′、７“の不純物濃度よりも大きくなるために、酸
化膜は不純物濃度が高いほど速く成長することから、底
面部分６１．ｒ７１の酸化膜厚の方が側面部分６１，７
′の酸化膜厚よりも大きくなる。次に第１図（Ｄ）にお
いて穴の底面部分６’ 、７’の酸化膜を残すように穴
の側面部分６’、７’の酸化膜をエツチングにより除去
した後、基板と反対導電型の不純物を含んだ多結晶シリ
コン８，９を埋める。この結果４をゲート、８．９をそ
れぞれソース領域、ドレイン領域とするＭＯＳトランジ
スタを形成することができる。
、穴の底面部分６’ 、７’の不純物ａ度が穴の側面部
分６′、７“の不純物濃度よりも大きくなるために、酸
化膜は不純物濃度が高いほど速く成長することから、底
面部分６１．ｒ７１の酸化膜厚の方が側面部分６１，７
′の酸化膜厚よりも大きくなる。次に第１図（Ｄ）にお
いて穴の底面部分６’ 、７’の酸化膜を残すように穴
の側面部分６’、７’の酸化膜をエツチングにより除去
した後、基板と反対導電型の不純物を含んだ多結晶シリ
コン８，９を埋める。この結果４をゲート、８．９をそ
れぞれソース領域、ドレイン領域とするＭＯＳトランジ
スタを形成することができる。
第２図は、第２の実施例の製造プロセスフローを各プロ
セスの断面構造図を用いて示したものである。
セスの断面構造図を用いて示したものである。
第２図（Ａ）は、第１図（Ｂ）のように幕板をエツチン
グした後、熱処理に強い膜１０を形成する。たとえばシ
リコン窒化膜１０を形成する。次に第２図（Ｂ）におい
て、基板１の垂直方向に対してエッチ速度の大きいエツ
チング法１例えば反応性イオンエツチング法などを用い
窒化膜１０′。
グした後、熱処理に強い膜１０を形成する。たとえばシ
リコン窒化膜１０を形成する。次に第２図（Ｂ）におい
て、基板１の垂直方向に対してエッチ速度の大きいエツ
チング法１例えば反応性イオンエツチング法などを用い
窒化膜１０′。
１０’ 、１０” 、１０””を残すようニエッチング
する。この後、溝の底面１１．１２に不純物を導入する
。例えば、ボロン、リンあるいは酸素を導入する６次に
第２図（Ｃ）において酸化を行なう。
する。この後、溝の底面１１．１２に不純物を導入する
。例えば、ボロン、リンあるいは酸素を導入する６次に
第２図（Ｃ）において酸化を行なう。
この酸化物１３．１４は絶縁物となる０次に第２図（Ｄ
）において、１０’ 、１０’ 、１０” 。
）において、１０’ 、１０’ 、１０” 。
１０１１１１なる窒化膜を除去し、１５．１６なる不純
物を含むシリコン層を形成する。この結果４をゲート、
１５．１６をそれぞれソース領域、ドレイン領域とする
ＭＯＳトランジスタを形成することができる。
物を含むシリコン層を形成する。この結果４をゲート、
１５．１６をそれぞれソース領域、ドレイン領域とする
ＭＯＳトランジスタを形成することができる。
第３図は、第３の実施例のプロセスフローを各プロセス
の断面構造図を用いて示したものである。
の断面構造図を用いて示したものである。
第３図（Ａ）は第２図（Ｂ）と同様にして窒化膜１０′
〜１０／ＩＩＩを形成した後、不純物を含んだ多結晶シ
リコン１７を形成し熱を加えることで溝の底面１１．１
２に不純物を拡散させたものである０次に第３図（Ｂ）
において溝の底面１１゜１２が露出するように多結晶シ
リコン１７をエツチングする。この後、酸化膜１８．１
９を熱酸化法等により形成する。この結果、第２図（Ｃ
）の構造を得ることができる。
〜１０／ＩＩＩを形成した後、不純物を含んだ多結晶シ
リコン１７を形成し熱を加えることで溝の底面１１．１
２に不純物を拡散させたものである０次に第３図（Ｂ）
において溝の底面１１゜１２が露出するように多結晶シ
リコン１７をエツチングする。この後、酸化膜１８．１
９を熱酸化法等により形成する。この結果、第２図（Ｃ
）の構造を得ることができる。
第４図は、第４の実施例のプロセスフローを各プロセス
の断面構造図を用いて示したものである。
の断面構造図を用いて示したものである。
第４図（Ａ）は第１図（Ｃ）の構造において溝の底面郡
部６’ 、７’ の酸化物を残すように溝の側面部分６
′、７′の酸化物をエツチングしたものである０次に第
４図ＣＢ）において基板を種として不純物を含む単結晶
シリコン２０．２１をエピタキシャル成長させ、ソース
領域、ドレイン領域を形成する０次に第４図（Ｃ）にお
いて２２゜２３なる電極金属導電層（例えばアルミニウ
ム）を形成する。この結果４をゲート、２２．２３をそ
れぞれソース電極、ドレイン電極とするＭＯＳトランジ
スタを形成することができる。
部６’ 、７’ の酸化物を残すように溝の側面部分６
′、７′の酸化物をエツチングしたものである０次に第
４図ＣＢ）において基板を種として不純物を含む単結晶
シリコン２０．２１をエピタキシャル成長させ、ソース
領域、ドレイン領域を形成する０次に第４図（Ｃ）にお
いて２２゜２３なる電極金属導電層（例えばアルミニウ
ム）を形成する。この結果４をゲート、２２．２３をそ
れぞれソース電極、ドレイン電極とするＭＯＳトランジ
スタを形成することができる。
第５図は、第５の実施例のプロセスフローを各プロセス
の断面構造図を用いて示したものである。
の断面構造図を用いて示したものである。
第５図（Ａ）は第１図（Ａ）の絶縁物２，３のようにチ
ャネルに垂直に基板内に形成されない絶繊物を用いた場
合である。第５図（Ｂ）では絶縁物５，２４．２５をマ
スクにして溝を形成する。
ャネルに垂直に基板内に形成されない絶繊物を用いた場
合である。第５図（Ｂ）では絶縁物５，２４．２５をマ
スクにして溝を形成する。
この後、第１図（Ｂ）のようにして溝の底面部分６’
、７’に不純物を導入する１次に第１図（Ｃ）のように
して６，７なる絶縁物を形成する０次に第５図（Ｄ）に
おいて溝の底面部分６’ 、７’の酸化膜を残すように
溝の側面部分６ ｊ 、 ６ ＃ 、 ７ ＃。
、７’に不純物を導入する１次に第１図（Ｃ）のように
して６，７なる絶縁物を形成する０次に第５図（Ｄ）に
おいて溝の底面部分６’ 、７’の酸化膜を残すように
溝の側面部分６ ｊ 、 ６ ＃ 、 ７ ＃。
７１の酸化膜をエツチングした後、第１図（Ｄ）のよう
にして、８，９なる不純物を含むシリコン膜を埋める。
にして、８，９なる不純物を含むシリコン膜を埋める。
２４．２５のようなテーパを持った絶縁物の形成方法と
テーパを持たない場合の絶縁物の形成方法を比較すると
テーパを持つ方が結晶欠陥の発生率が小さいためにリー
ク電流を小さくすることができる。
テーパを持たない場合の絶縁物の形成方法を比較すると
テーパを持つ方が結晶欠陥の発生率が小さいためにリー
ク電流を小さくすることができる。
第６図は、第６の実施例のレイアウト図およびその各種
断面構造図を示している。
断面構造図を示している。
第６図（Ａ）の２６．２７．２８．２９は素子分離領域
、３０．３１はそれぞれＭＯＳトランジスタのソース、
ドレイン、３２．３３はそれぞれ該ソース、ドレインを
引き出す導電層、３４はＭｏＳトランジスタのゲートで
ある。第６図（Ｂ）。
、３０．３１はそれぞれＭＯＳトランジスタのソース、
ドレイン、３２．３３はそれぞれ該ソース、ドレインを
引き出す導電層、３４はＭｏＳトランジスタのゲートで
ある。第６図（Ｂ）。
（Ｃ）、 （Ｄ）はそれぞれ第６図（Ａ）の−断面構造
図である。第６図（Ｂ）の特徴は３５，３６゜３７．３
８なる絶縁物がチャネル部に垂直に形成されていること
である。第６図（Ｃ）の特徴は３９．４０なる絶縁物が
チャネル部に垂直、４１゜４２なる絶縁物はテーパを持
つことである。第６図（Ｄ）の特徴は４４なる絶縁物が
チャネル部に垂直、４３，４５，４６なる絶縁物はテー
パを持つことである。
図である。第６図（Ｂ）の特徴は３５，３６゜３７．３
８なる絶縁物がチャネル部に垂直に形成されていること
である。第６図（Ｃ）の特徴は３９．４０なる絶縁物が
チャネル部に垂直、４１゜４２なる絶縁物はテーパを持
つことである。第６図（Ｄ）の特徴は４４なる絶縁物が
チャネル部に垂直、４３，４５，４６なる絶縁物はテー
パを持つことである。
第７図は第７の実施例の断面構造図である。
４７はＮ型基板、４８はＮ型ウェル、４９はｐ型ウェル
、５０，５１．５ｇは素子分離のための絶縁物、５３，
５４．５５は絶縁物、５９は５６゜５７．５８をそれぞ
れゲート、ソース領域、ドレイン領域とするｐ型ＭＯＳ
トランジスタ、６−０゜６１．６２は絶縁物、６５は６
３，６４．５８をそれぞれ、ゲート、ソース領域、ドレ
イン領域とするＮ型ＭｏＳトランジスタである。該Ｎ型
ＭＯＳトランジスタとｐ型ＭｏＳトランジスタそれぞれ
のドレインを５８とし共有することにより相補型ＭＯＳ
トランジスタを構成する。
、５０，５１．５ｇは素子分離のための絶縁物、５３，
５４．５５は絶縁物、５９は５６゜５７．５８をそれぞ
れゲート、ソース領域、ドレイン領域とするｐ型ＭＯＳ
トランジスタ、６−０゜６１．６２は絶縁物、６５は６
３，６４．５８をそれぞれ、ゲート、ソース領域、ドレ
イン領域とするＮ型ＭｏＳトランジスタである。該Ｎ型
ＭＯＳトランジスタとｐ型ＭｏＳトランジスタそれぞれ
のドレインを５８とし共有することにより相補型ＭＯＳ
トランジスタを構成する。
第８図は第８の実施例の断面構造図である。１はｐ型基
板、２，３は素子分離のための絶縁物。
板、２，３は素子分離のための絶縁物。
６８と６９とはＮ−（低不純物濃度）のソース領域およ
びドレイン領域、６，７．６６は絶縁物、７０は６７．
８．９をそれぞれゲート、高不純物濃度ソース領域、高
不純物浸度ドレイン領域とするＮ型ＭＯＳトランジスタ
である。
びドレイン領域、６，７．６６は絶縁物、７０は６７．
８．９をそれぞれゲート、高不純物濃度ソース領域、高
不純物浸度ドレイン領域とするＮ型ＭＯＳトランジスタ
である。
第９図は第９の実施例のプロセスフローを各プロセスの
断面構造を用いて示したものである。第１図（Ｄ）のよ
うに導電層８，９を形成する。例 １えばｐ型°基板と
反対導電型Ｎ不純物を含む多結晶シリコンを用いる。次
に熱処理を行ない第９図（Ｂ）の７１．７２なるＮ″″
層を基板の中に形成する。
断面構造を用いて示したものである。第１図（Ｄ）のよ
うに導電層８，９を形成する。例 １えばｐ型°基板と
反対導電型Ｎ不純物を含む多結晶シリコンを用いる。次
に熱処理を行ない第９図（Ｂ）の７１．７２なるＮ″″
層を基板の中に形成する。
上述した本発明の説明において用いた、不純物の形名、
ウェルの形名が逆であっても本発明の効果は同である。
ウェルの形名が逆であっても本発明の効果は同である。
また、ソース、あるいはドレインの一方の下部に絶縁物
がある構造にも同様な効果があることは言うまでもない
。
がある構造にも同様な効果があることは言うまでもない
。
また、本発明はＭＯＳトランジスタに限定されるもので
はなく、ゲート部分をショットキー障壁で形成したＭＥ
ＳＦＩＩＥＴにも適用できることは言うまでもない。
はなく、ゲート部分をショットキー障壁で形成したＭＥ
ＳＦＩＩＥＴにも適用できることは言うまでもない。
本発明によれば、ゲート、ソース、ドレインを有する電
界効果型トランジスタのリーク電流増大。
界効果型トランジスタのリーク電流増大。
駆動能力低下を防ぐことができるので該電界効果型トラ
ンジスタの性能低下が少なく、α線によるソフトエラー
に強い構造を得ることができる。
ンジスタの性能低下が少なく、α線によるソフトエラー
に強い構造を得ることができる。
第１図（Ａ）乃至（Ｄ）、第２図（Ａ）乃至（Ｄ）、第
３図（Ａ）および（Ｂ）、第４図（Ａ）乃至（Ｃ）、第
５図（Ａ）乃至（Ｄ）、第９図（Ａ）および（Ｂ）はそ
れぞれ本発明の実施例の製造プロセスフローを示した断
面構造図、第６図（Ａ）乃至（Ｄ）は本発明の他の実施
例のレイアウト図およびその断面構造図、第７図と第８
図とは本発明のさらに別の実施例の断面構造図である。 ６、 ７． １３． １４． １８． １９． ５４．
５５゜６１．６２・・・ＭＯＳトランジスタのソース
あるいはドレイン下部に設けた絶縁物、ｉ、ａ、２４゜
２５．２６，２７，２８，２９．３５，３６゜３７．３
８，３９，４０，４１，４２，４３゜４４．４５，４６
，５０，５１．５２・・・素子分離夢 ｌ 口 第 ２（！Ｉ 第 ５ 目 第 ４ 国 第 Ｓ 凹 第８図
３図（Ａ）および（Ｂ）、第４図（Ａ）乃至（Ｃ）、第
５図（Ａ）乃至（Ｄ）、第９図（Ａ）および（Ｂ）はそ
れぞれ本発明の実施例の製造プロセスフローを示した断
面構造図、第６図（Ａ）乃至（Ｄ）は本発明の他の実施
例のレイアウト図およびその断面構造図、第７図と第８
図とは本発明のさらに別の実施例の断面構造図である。 ６、 ７． １３． １４． １８． １９． ５４．
５５゜６１．６２・・・ＭＯＳトランジスタのソース
あるいはドレイン下部に設けた絶縁物、ｉ、ａ、２４゜
２５．２６，２７，２８，２９．３５，３６゜３７．３
８，３９，４０，４１，４２，４３゜４４．４５，４６
，５０，５１．５２・・・素子分離夢 ｌ 口 第 ２（！Ｉ 第 ５ 目 第 ４ 国 第 Ｓ 凹 第８図
Claims (1)
- １、ゲートとセルファラインでソース、ドレインの一方
あるいは両方に溝を形成し、該溝の底面部に絶縁物を有
し、該絶縁物の上部にソースあるいはドレインを具備し
てなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552888A JPH01268061A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552888A JPH01268061A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268061A true JPH01268061A (ja) | 1989-10-25 |
Family
ID=14140055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9552888A Pending JPH01268061A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268061A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996030946A1 (fr) * | 1995-03-29 | 1996-10-03 | Hitachi, Ltd. | Dispositif semi-conducteur et son procede de fabrication |
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