JPS61214425A - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

Info

Publication number
JPS61214425A
JPS61214425A JP5347785A JP5347785A JPS61214425A JP S61214425 A JPS61214425 A JP S61214425A JP 5347785 A JP5347785 A JP 5347785A JP 5347785 A JP5347785 A JP 5347785A JP S61214425 A JPS61214425 A JP S61214425A
Authority
JP
Japan
Prior art keywords
silicon
film
substrate
layer
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5347785A
Other languages
English (en)
Inventor
Naoki Kasai
直記 笠井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5347785A priority Critical patent/JPS61214425A/ja
Publication of JPS61214425A publication Critical patent/JPS61214425A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ・〔産業上の利用分野〕 本発明は、表面に絶縁膜パターンが形成された単結晶シ
リコン領域に選択的にシリコンエピタキシャル層を成長
させるような半導体基板の製造方法に関する。
〔従来技術とその問題点〕
近年、半導体デバイスの集積化の要求にともない、能動
素子間の分離方法は選択酸化法に代る微細で深い素子分
離領域を形成可能な新しい技術が必要とされている。微
細で深い素子分離領域を形成する方法として、例えば遠
藤らによるアイイーイーイー・トランスアクションズ・
オン・エレクトロン・デバイスイズ（［ＥＥ　ＴＲＡＮ
ＳＡＣＴＩＯＮＳ　ＯＮ　ＥＬＥＣＴｌ？ＯＮ　Ｉ）Ｅ
ＶＩＣＨ５）第ＥＤ−３１巻　１９８４年１２８３〜１
２８８ページにおいては、第２図（ａ）に示すようにシ
リコン基板２１上にあらかじめ素子分離領域となるＳｉ
Ｏ２膜パターン２２を形成し、次いで第２図（ｂ）に示
すようにこの絶縁膜側壁にのみシリコン窒化膜（Ｓｉ３
Ｎ４膜）あるいは多結晶シリコン膜２３を形成し、次い
で第２図（ｃ）に示すように絶縁膜パターン上には堆積
することなく、露出したシリコン基板領域にのみエピタ
キシャルシリコンＩＷ２４を成長させ、堆積厚さを５ｉ
０２膜パターン高さにすると平坦な基板が得られること
が示されている。
このような方法により得られたエピタキシャルシリコン
層２４は単結晶であるものの、エピタキシャル成長する
際シリコン基板２１と絶縁膜である５ｉ０２膜２２の熱
膨張率の差から５ｉ０２膜パターン端とシリコン基板の
間に応力が集中し、積層欠陥２５を生じる。たとえば、
このような基板を用いてエピタキシャル成長層にｐ−ｎ
接合を設けると逆方向接合リーク電流が増す結果となる
問題点を生じた。
また、ｐ−基板を用いて前記方法で得られた基板上にｎ
チャネルＭＯ３）ランジスタを形成する場合、絶縁膜と
シリコン界面でのｎ型反転を防止するためのチャネルス
トッパとなるｐ型層を形成する必要があるが、素子分離
領域となる５ｉｏ２膜パターン２２を厚くするとチャネ
ルストッパを形成するためのホウ素のイオン注入を高加
速エネルギーにする必要があり、５ｉ０２膜厚が制限さ
れるという問題点もあった。
〔発明の目的〕
本発明は、このような従来技術の欠点を除去せしめてエ
ピタキシャルシリコン層に結晶欠陥を生ずることがなく
、しかもチャネルストッパを形成可能な構造の半導体基
板の製造方法を提供することにある。
〔発明の構成〕
本発明の半導体基板の製造方法は、少なくとも表面にシ
リコン単結晶層を備えた基板に絶縁膜を形成し、この絶
縁膜に開口部を設け、開口されたシリコン領域に溝を掘
り、このシリコン溝の側壁にのみ絶縁薄膜を形成し、露
出したシリコン面にのみ選択的にシリコンエピタキシャ
ル成長層を形成することを特徴としている。
〔作用〕
本発明は、上述の構成をとることにより従来技術の問題
点を解決した。すなわち、素子分離領域となる絶縁膜パ
ターンを形成する方法として、絶縁分離するために必要
な膜厚の絶縁膜パターンを形成し、つづいてシリコンを
エツチングして溝を掘りシリコン溝の側壁にのみ絶縁薄
膜を形成することで、所望の深さの素子分離領域が形成
できる。
このような構造をとることで基板と分離領域の応力が緩
和されエピタキシャル成長層の積層欠陥が減少する。ま
た素子間でのリーク電流を防ぐチャネルストッパの形成
も可能となる。
〔実施例〕
以下本発明の実施例について図面を用いて詳細に説明す
る。
第１図は本発明の一実施例を説明するために主な製造工
程における断面構造を順を追って示した模式図である。
面方位（１００）　、比抵抗１０Ω・ｃｍのｐ型車結晶
シリコン基板１に対しイオン注入法によりホウ素を加速
エネルギー１００ＫｅＶでｌＸｌ０１３ｃｍ−２注入し
てｐ型曜２を形成し、続いて熱酸化により約０．６５μ
ｍのＳ　ｉ　０２膜３を形成すると第１図（ａ）の構造
を得る。次に、写真蝕刻技術によりレジストパターン４
を形成し、それをマスクに反応性イオンエツチング法に
より５ｉ０２膜３をエツチングすると第１図（ｂ）の構
造を得る。
続いて、反応性イオンエツチングによりシリコン溝５を
１．５μｍ掘り、レジストを除去すると第１図（ｃ）の
構造を得る。次に、露出したシリコン面を約８００人熱
酸化して５ｉ０２薄膜６を形成すると第１図（ｄ）の構
造が得られ、次に反応性イオンエツチングによりシリコ
ン溝５の底面の５ｉ０２薄膜６をエツチングすると第１
図（ｅ）に示すようにシリコン溝の側壁にのみ５ｉ０２
Ｉｌｉが残る。次に、５ｉＨ２Ｃ１２とＨ２から成るガ
ス系にＨＣ１を約１ｖｏ１％程度加え、温度９５０℃、
圧力５０　ｔｏｒｒの条件でシリコン面にのみ選択的に
シリコンエピタキシャル層８を堆積し、堆積厚さが約２
μｍのとき第１図（ｆ）に示すような平坦な断面構造を
有する基板となる。このエピタキシャル成長の際、基板
１と素子分離領域となる絶縁膜パターンとは同一のｐ型
車結晶シリコンよりなるので、基板と分離領域の応力が
緩和され、エピタキシャルシリコン層８の積層欠陥が減
少する。
次に、９５０℃の酸素雰囲気中で厚さ２００人のゲート
酸化膜９を形成し、イオン注入法によりホウ素を加速エ
ネルギー３０ＫｅＶで注入量１．５Ｘ　１０１２ｃｍ−
２と加速エネルギー１００ＫｅＶで２×１０１２ｃｍ”
２の二重注入しチャネルストッパを形成する。次いで、
減圧ＣＶＤ法により多結晶シリコンを厚さ４５００人堆
積し、写真蝕刻法とドライエツチング法によりゲート電
極ｌＯを形成し、次いでセルファラインでヒ素を加速エ
ネルギー１５０Ｋｅνで５　Ｘ　１０”ｃｍ’注入し高
濃度ｎ型層１１を形成し、多結晶シリコン電極１０にリ
ンを拡散する。次に、減圧ＣＶＤ法によりＳｉＯ２膜１
２膜堰２しコンタクトホールを開け、アルミニウム配線
１３を形成すると第１図（ｇ）に示すようなｎチャネル
ＭＯ３電界効果型トランジスタが得られる。
以上本発明の実施例においてチャネルストッパとなるホ
ウ素のイオン注入を行ったが、ｐ型基板濃度が高く界面
がｎ型反転しなければその必要はない。またホウ素イオ
ン注入量はチャネルストッパとなる量であればその注入
量は制限するものでない。
また、前記実施例においてシリコン溝の深さを１．５μ
ｍとしたがその深さは特に制約するものではない。
また、シリコン溝側面に形成される絶縁膜として８００
人厚さの熱酸化薄膜を用いたが、絶縁膜となるものなら
ば、ＣＶＤ５ｉ０２膜、ＣＶＤ５ｊ３Ｎ４膜等でもかま
わない。また、その膜厚も絶縁膜となればよく制約され
るものではない。
〔発明の効果〕
本発明を用いることにより、エピタキシャル成長層の積
層欠陥密度が減少し、したがってＭｒＳトランジスタの
製造歩留りが向上した。また、ｐ−基板を用いたｎチャ
ネルＭＯ３）ランジスタの素子間リークを防止するチャ
ネルストッパとなるｐ型層も形成可能となった。また素
子分離の深さはシリコン溝を設定することで所望のもの
となるため、たとえば相補型ＭＯ３Ｉ−ランジスタにお
けるウェル分離等に用いるとラッチ・アップ防止に有効
となった。
【図面の簡単な説明】
第１図は本発明の一実施例におけるｎチャネルＭＯ３Ｉ
−ランジスタの製造方法を順を追って示した断面模式図
、 第２図は従来方法による半導体基板の製造工程の主な断
面構造を示す模式図である。 １．２１・・・シリコン基板 ２・・・・・・イオン注入されたｐ型層３・・・・・・
ｓ　ｔ　Ｏ２膜 ４・・・・・・レジストパターン ５・・・・・・溝 ６・・・・・・５ｉ０２薄膜 ７・・・・・・側壁５ｉ０２薄膜 ８．２４・・・エピタキシャルシリコン層９・・・・・
・ゲート酸化膜 １０・・・・・ゲート電極 １１・・・・・高濃度ｎ型層 １２・・・・・ＣｖＤＳｉ０２Ｍ９！ １３・・・・・アルミニウム配線 ２２・・・・・５ｉ０２膜パターン ２３・・・・・Ｓｉ３Ｎ４膜もしくは多結晶シリコン膜 ２５・・・・・積層欠陥 （ａ） （Ｃ） 第１図 （ｅ） （ｆ） 第１図 （ａ） （ｂ） 第２Ｗｉ

Claims (1)

    【特許請求の範囲】
  1. （１）少なくとも表面にシリコン単結晶層を備えた基板
    に絶縁膜を形成し、この絶縁膜に開口部を設け、開口さ
    れたシリコン領域に溝を堀り、このシリコン溝の側壁に
    のみ絶縁薄膜を形成し、露出したシリコン面にのみ選択
    的にシリコンエピタキシャル成長層を形成することを特
    徴とする半導体基板の製造方法。
JP5347785A 1985-03-19 1985-03-19 半導体基板の製造方法 Pending JPS61214425A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5347785A JPS61214425A (ja) 1985-03-19 1985-03-19 半導体基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5347785A JPS61214425A (ja) 1985-03-19 1985-03-19 半導体基板の製造方法

Publications (1)

Publication Number Publication Date
JPS61214425A true JPS61214425A (ja) 1986-09-24

Family

ID=12943930

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5347785A Pending JPS61214425A (ja) 1985-03-19 1985-03-19 半導体基板の製造方法

Country Status (1)

Country Link
JP (1) JPS61214425A (ja)

Similar Documents

Publication Publication Date Title
JPS62219943A (ja) 絶縁分離のｃｍｏｓ　ｆｅｔ集積装置の製造方法
JPS6016456A (ja) 半導体装置の製造方法
JPH0786296A (ja) 高速バイポーラトランジスタの製造方法
EP0118102B1 (en) Method for manufacturing a semiconductor device
JPH01130542A (ja) 素子間分離領域を有する半導体装置の製造方法
JPH01268061A (ja) 半導体装置
JPS59108325A (ja) 半導体装置の製造方法
JPS58200554A (ja) 半導体装置の製造方法
JPS61214425A (ja) 半導体基板の製造方法
JPH023306B2 (ja)
JPH0387059A (ja) 半導体集積回路及びその製造方法
JPS60126846A (ja) 半導体装置およびその製造方法
JP3369692B2 (ja) 半導体素子の製造方法
JPH03175639A (ja) 半導体装置
JPH06188259A (ja) 半導体装置の製造方法
JPH0334378A (ja) Ｍｏｓ型電界効果トランジスタ
JPH0411767A (ja) 半導体装置及びその製造方法
JPS59222939A (ja) 半導体装置
JPS58175843A (ja) 半導体集積回路の製造方法
JPS61212062A (ja) 半導体装置
JPH05335329A (ja) 半導体装置及びその製造方法
JPS641933B2 (ja)
JPS63205953A (ja) 半導体装置の製造方法
JPS60140755A (ja) 半導体装置の製造方法
JPH05283624A (ja) ＢｉＭＯＳ半導体装置