JPS61212062A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61212062A JPS61212062A JP60052211A JP5221185A JPS61212062A JP S61212062 A JPS61212062 A JP S61212062A JP 60052211 A JP60052211 A JP 60052211A JP 5221185 A JP5221185 A JP 5221185A JP S61212062 A JPS61212062 A JP S61212062A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、側壁から多結晶シリコンで電極を取り出すバ
イポーラトランジスタに係り、特に、耐α線に強いラテ
ラルトランジスタ構造に関する。
イポーラトランジスタに係り、特に、耐α線に強いラテ
ラルトランジスタ構造に関する。
従来の半導体装置は、特開昭５６−１５５６号に記載さ
れているように、ｐ型基板の上にｎ型エピタキシャル層
を設けて、この中にトランジスタを形成していた。しか
し、この構造では、外部よりαＮが侵入して基板内で電
子・正孔対が発生すると、電位変動が生じ、このトラン
ジスタを用いたメモリセルでは情報が破壊される、とい
っ九欠点がめった。
れているように、ｐ型基板の上にｎ型エピタキシャル層
を設けて、この中にトランジスタを形成していた。しか
し、この構造では、外部よりαＮが侵入して基板内で電
子・正孔対が発生すると、電位変動が生じ、このトラン
ジスタを用いたメモリセルでは情報が破壊される、とい
っ九欠点がめった。
本発明の目的は、上記従来技術の欠点を除去し、側壁か
ら多結晶シリコンで電極を取り出すパイボ−ラトランジ
スタを用いて高集積メモリを製造する際に、耐α線（ン
フトエラー）に強いラテラルトランジスタ構造を提供す
ることにある。
ら多結晶シリコンで電極を取り出すパイボ−ラトランジ
スタを用いて高集積メモリを製造する際に、耐α線（ン
フトエラー）に強いラテラルトランジスタ構造を提供す
ることにある。
上記目的を達成するために、本発明では、第１図に示す
ように、ｎ型埋込層２とｎ型エピタキシャル層６の間に
、ｎ型拡散層５を設け、ｐ型３ｉ基板１内で発生した電
子・正孔体のｎ型エピタキシャル層６内への侵入を防い
だ。ｎ型拡散層５は、ｎ型埋込層２形成後に設け、ｎ型
エピタキシャル層６成長時の外方拡散、および、その後
の熱処理で、濃度分布を制御した。
ように、ｎ型埋込層２とｎ型エピタキシャル層６の間に
、ｎ型拡散層５を設け、ｐ型３ｉ基板１内で発生した電
子・正孔体のｎ型エピタキシャル層６内への侵入を防い
だ。ｎ型拡散層５は、ｎ型埋込層２形成後に設け、ｎ型
エピタキシャル層６成長時の外方拡散、および、その後
の熱処理で、濃度分布を制御した。
以下、本発明の一実施例を、側壁から多結晶シリコンで
電極を取り出すバイポーラトランジスタの製造方法を基
にして、第２図〜第９図を用いて説明する。
電極を取り出すバイポーラトランジスタの製造方法を基
にして、第２図〜第９図を用いて説明する。
始めに、ｐ型Ｓｉ基板１を用意し、通常のホトエツチン
グ技術を用いてｓｂを拡散し、ｎｆｉ埋込層２を設ける
。次に、Ｂをドーピングしてｎ型拡散層５を設け、引き
続き、ｎ型エピタキシャル層６を成長させる。この後、
熱酸化により二酸化シリコン３を設け、ＣＶＤ法を用い
て、窒化シリコン４と二酸化シリコン１５を堆積する（
第２図）。
グ技術を用いてｓｂを拡散し、ｎｆｉ埋込層２を設ける
。次に、Ｂをドーピングしてｎ型拡散層５を設け、引き
続き、ｎ型エピタキシャル層６を成長させる。この後、
熱酸化により二酸化シリコン３を設け、ＣＶＤ法を用い
て、窒化シリコン４と二酸化シリコン１５を堆積する（
第２図）。
次に、ドライエツチング技術を用いて凸型形状を形成し
、この側壁に窒化シリコン１６を残す（第３図）。この
後、熱酸化法を用いて二酸化シリコン１８を設け、側壁
の窒化シリコン１６を除去する。続いて、ＣＶＤ法を用
いて多結晶シリコンを堆積して、素子の平坦化を行ない
、第４図に示すように、平坦に多結晶シリコン１７を埋
め込む。
、この側壁に窒化シリコン１６を残す（第３図）。この
後、熱酸化法を用いて二酸化シリコン１８を設け、側壁
の窒化シリコン１６を除去する。続いて、ＣＶＤ法を用
いて多結晶シリコンを堆積して、素子の平坦化を行ない
、第４図に示すように、平坦に多結晶シリコン１７を埋
め込む。
この後、多結晶シリコン１７にＢをドーピングし、二酸
化シリコン１５を除去する。続いて、選択酸化法を用い
て、電極引出し部分以外の多結晶シリコン１７を酸化し
て、二酸化シリコン３を設ける。
化シリコン１５を除去する。続いて、選択酸化法を用い
て、電極引出し部分以外の多結晶シリコン１７を酸化し
て、二酸化シリコン３を設ける。
この後、Ｎ、アニールを行ない、ｐ塑多結晶シリコン９
からｎ型エピタキシャル層６内にＢを拡散させ、ｎ型拡
散層７を設ける（第５図）。次に、ホトエツチング技術
を用いて、ｎ型拡散層１１を設ける（第６図）。このｎ
型拡散層１１は、２チラルＰＮＰ！）ランジスタのエミ
ッタとなる。尚、このｐを拡散層１１は、ホトマスクの
合わせにより設けるためｎ型拡散層７との距離（ベース
幅）が変化するので、第７図に示すように、ｎ型拡散層
１１の形成時に同時に、ｎ型拡散層１８を設けた方が良
い。続いて、ホトエツチング技術を用いて、二酸化シリ
コン３と窒化シリコン４に穴を開孔し、ｎｆｉ多結晶シ
リコン１０を堆積して、熱処理により、ｎ型拡散層８を
設ける（第８図）。この後、再び、ホトエツチング技術
を用いて穴を開孔し、エミッタ電極１２、ペース電極１
３、コレクタ電極１４を設けて、トランジスタを作成し
た（第９図）。
からｎ型エピタキシャル層６内にＢを拡散させ、ｎ型拡
散層７を設ける（第５図）。次に、ホトエツチング技術
を用いて、ｎ型拡散層１１を設ける（第６図）。このｎ
型拡散層１１は、２チラルＰＮＰ！）ランジスタのエミ
ッタとなる。尚、このｐを拡散層１１は、ホトマスクの
合わせにより設けるためｎ型拡散層７との距離（ベース
幅）が変化するので、第７図に示すように、ｎ型拡散層
１１の形成時に同時に、ｎ型拡散層１８を設けた方が良
い。続いて、ホトエツチング技術を用いて、二酸化シリ
コン３と窒化シリコン４に穴を開孔し、ｎｆｉ多結晶シ
リコン１０を堆積して、熱処理により、ｎ型拡散層８を
設ける（第８図）。この後、再び、ホトエツチング技術
を用いて穴を開孔し、エミッタ電極１２、ペース電極１
３、コレクタ電極１４を設けて、トランジスタを作成し
た（第９図）。
本発明の他の実施例を第１０図、第１１図に示す。第１
０図では、ｎｕ拡散層８をｎ型多結晶シリコン１０を用
いずに、直接形成し友。第９図と比較して、ｎｕ拡散層
８は深いが、工程の簡略化ができた。また、第１１図で
は、ｎ型拡散層８とｎ型拡散層１１の表面、および、電
極引出し部分の多結晶シリコン２０をすべてノリサイド
化して、抵抗を低減した。
０図では、ｎｕ拡散層８をｎ型多結晶シリコン１０を用
いずに、直接形成し友。第９図と比較して、ｎｕ拡散層
８は深いが、工程の簡略化ができた。また、第１１図で
は、ｎ型拡散層８とｎ型拡散層１１の表面、および、電
極引出し部分の多結晶シリコン２０をすべてノリサイド
化して、抵抗を低減した。
尚、以上の実施例では、ラテラルＰＮＰ型トランジスタ
を用いて説明したが、すべてのｎｕ、ｐ製溝電型を逆転
しても、本発明が適用可能でるることは、言うまでもな
い。
を用いて説明したが、すべてのｎｕ、ｐ製溝電型を逆転
しても、本発明が適用可能でるることは、言うまでもな
い。
以上、上記の実施例で説明したように、本発明を側壁か
ら多結晶シリコンで電極を取り出すバイポーラトランジ
スタを用いたメモリＬＳＩに適用した結果、耐α線に強
いラテラルトランジスタ構造を実現できた。
ら多結晶シリコンで電極を取り出すバイポーラトランジ
スタを用いたメモリＬＳＩに適用した結果、耐α線に強
いラテラルトランジスタ構造を実現できた。
第１図〜第１１図は、いずれも本発明の実施例を示す素
子の断面構造図である。 １・・・ｐ盟Ｓｉ基板、２・・・ｎ凰埋込層、３，１５
゜１８・・・二酸化シリコン、４．１６・・・窒化シリ
コン、５．７，１１．１８・・・ｎ型拡散層、６・・・
ｎ型エピタキシャル層、９・・・ｐ型多結晶シリコン、
８・・・ｎ型拡散層、１０・・・ｎｆｉ多結晶シリコン
、１２・・・エミッタ電極、１３・・・ベース電極、１
４・・・コレクタ電極、１７・・・多結晶シリコン、１
９．２０・・・シリ第 １ 図 冨 ３ 図 第５図 ＶＪに図 纂７図 葛 ｇ 図 １１？ 図 。
子の断面構造図である。 １・・・ｐ盟Ｓｉ基板、２・・・ｎ凰埋込層、３，１５
゜１８・・・二酸化シリコン、４．１６・・・窒化シリ
コン、５．７，１１．１８・・・ｎ型拡散層、６・・・
ｎ型エピタキシャル層、９・・・ｐ型多結晶シリコン、
８・・・ｎ型拡散層、１０・・・ｎｆｉ多結晶シリコン
、１２・・・エミッタ電極、１３・・・ベース電極、１
４・・・コレクタ電極、１７・・・多結晶シリコン、１
９．２０・・・シリ第 １ 図 冨 ３ 図 第５図 ＶＪに図 纂７図 葛 ｇ 図 １１？ 図 。
Claims (1)
- 【特許請求の範囲】 １、第１導電型第１領域上に、第２導電型第３領域と第
１導電型第３領域とからなる単結晶凸型形状を有し、該
形状の側壁に酸化膜及び多結晶層を接続した半導体装置
において、該第３領域と該多結晶層の界面に第２導電型
第４領域を有し、該第３領域内部に、第２導電型第５領
域と第１導電型第６領域を有することを特徴とする半導
体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
該第３領域内部に、該第４領域に接する第２導電型第７
領域を設け、該第５領域と該第７領域を同一マスクで形
成することを特徴とする半導体装置。 ３、特許請求の範囲第１項記載の半導体装置において、
該第６領域の表面に多結晶シリコン層が形成されている
ことを特徴とする半導体装置。 ４、特許請求の範囲第１項記載の半導体装置において、
第５領域または第６領域または該多結晶領域の少くとも
一領域表面が金属シリサイド層となつていることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052211A JPS61212062A (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052211A JPS61212062A (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61212062A true JPS61212062A (ja) | 1986-09-20 |
Family
ID=12908425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052211A Pending JPS61212062A (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61212062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023273A (ja) * | 1988-06-17 | 1990-01-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH05243245A (ja) * | 1992-03-03 | 1993-09-21 | Nec Yamagata Ltd | ラテラルｐｎｐトランジスタ |
-
1985
- 1985-03-18 JP JP60052211A patent/JPS61212062A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023273A (ja) * | 1988-06-17 | 1990-01-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH05243245A (ja) * | 1992-03-03 | 1993-09-21 | Nec Yamagata Ltd | ラテラルｐｎｐトランジスタ |
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