JPS60140755A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）９発明の技術分野 本発明は高速・１ＩＩＩ築積半導体装置、特にバイポー
ラ・トランジスタの製造方法に関する。

（ｂ）、技術の背景 集積回路の高速化・高集積化に伴い、それを構成するバ
イポーラ・トランジスタは微細化され、素子面積は２０
０μｍ２、エミツタ幅は１μｍあるいはそれ以下になっ
てきた。寸法縮小によりトランジスタは高速化されるた
め、トランジスタの微細化の方法が種々工夫されている
。

高速トランジスタのエミッタ形成に、多結晶半導体層を
不純物導入源として用い、かつこれをそのままエミッタ
・コンタクトに用いる場合が多い。

この方法によると極めて薄いエミッタ屓に対しても熱処
理等によるエミッタ・ベース短絡が防ｌトできる、また
高濃度の不純物導入が比較的低温で行える、またコンタ
クト抵抗を小さくできる、さらにエミッタ形成時にエミ
ッタ上の絶縁膜を除去することなく電流増幅率の制御が
できる等の利点がある。

つぎに高速トランジスタのベース形成は、ベース・コン
タクトをとるため高濃度に不純物を導入して形成された
外部ベースと、トランジスタ機能に関係する真性ベース
に分けて形成される場合が多い。尚連化のためには、ベ
ース層を浅くかつ真性ベース幅を小さくしなければなら
ないが、そうするとトランジスタのベース直列抵抗が大
きくなり高速化を１ｉｔｕ害する。ベース直列抵抗を小
さくするためエミッタと外部ベースの距離を小さくしな
ければならない。そのため一般に外部ベースは、エミッ
タに自己整合して不純物を導入して形成し、真性ベース
領域を内定する。

烏速トランジスタの外部ベース形成にも、多結晶半導体
層を不純物導入源として用い、かつこれをそのままベー
ス・コンタクトに用いる場合もある。この場合ベース・
コンタクトは、素子面積を大きくすることなく容易に取
り出せるが、エミッタ形成用の多結晶半導体層と外部ベ
ース形成用の多結晶半導体層との分離のため、両肩の間
隔はどうしても大きくなる傾向があり、直列べ、−ス抵
抗の増加を来すことになる。

その他種々の工夫をこらして素子面積を小さくし、トラ
ンジスタの寄生容−と直列抵抗を低減し７て集積回路の
尚連化をばかっている。

高速論理集積回路、特にＥＣＬ（エミッタ・カップルド
・ロジック）を構成するトランジスタの製造に前記のよ
うな商連・１部隼積化のための種々の方法が提案されて
いるが、製造工程の安定化、信頼性の血からも検討し７
なければならない。

（Ｃ）、従来技術と問題点 第１図に従来例による高速・１ｔ４ｊ集梢簗槓回路のバ
イポーラ・トランジスタの１４Ｊｉ而を示す。１は半導
体基板、２はエピタキシャル層、３は分高１１１＠、４
は外部ベース、５は真性ベース、６はエミッタ、７はエ
ミッタ形成およびエミッタ・コンタクト用の多結晶半導
体層、８は埋め込み層、９はコレクタ・コンタクト層、
】０ばコレクタ・コンタクト窓、１１ばベース・コンタ
クト窓、１２は絶縁膜、３４はフィールド酸化領域を示
す。

まづ半導体基板１の上に通常の選択拡散により、半導体
基板と反対導電型を有する埋め込み層８を形成し、その
上に半導体基板と反対の導電型を有するエピタキシャル
層２を堆積し、この屓の中に半導体基板と同じ導電型の
分離層３を形成して素子領域を画定する。つぎに耐酸化
；１央をマスクにしてフィールド酸化領域３４を形成す
る。素子領域内のエピタキシャル層２をコレクタ領域と
し、この中に外部ベース４、真性ベース５、エミッタ６
を形成する。７はエミッタ形成に用いた多結晶半導体層
で、そのままエミッタ・コンタクトに用いる。つぎに半
導体基板と反対の導電型の不純物を導入してコレクタ・
コンタクト層９を形成し、半導体基板上に形成された絶
縁膜１２にコレクタ・コンタクト窓１０とベース・コン
タクト窓１１を開けてトランジスタの基本領域を形成す
る。

このような構造のトランジスタでは、ベース・コンタク
ト窓１１を形成するため、外部ベース領域４０面積をそ
の分だけ大きくしなければならず、従って素子面積、寄
生容量も大きくなり高速化を阻害することになる。

第２図に別の従来例による高速・西集積集積回路のバイ
ポーラ・トランジスタの断面を示す。２１はエピタキシ
ャル層、２２はフィールド酸化領域、２３は絶縁膜、２
４ば外部ベース、２５は真性ベース、２６はエミッタ、
２７はエミッタ形成およびエミッタ・コンタクト用の多
結晶半導体層、２８は外部ベース形成および外部ベース
・コンタクト用の多結晶半導体層、２９は分８Ｉｔ溝を
示す。

２７．２８は不純物を導入しない多結晶半導体層を半導
体基板全面に被着し、分離溝２９により分離してそれぞ
れに反対型の不純物を導入してエミッタ、外部ベース領
域形成用の不純物源とし、内領域を形成後はそれぞれの
コンタクトとして利用する。２３は絶縁膜で分離溝も含
めて半導体基板全曲に被着する。この方法によると、ベ
ース面積の縮小に有利であるが、分離溝の存在によりエ
ミッタと外部ベースとの距離が大きくなりベース直列抵
抗が増加する。

（ｄ）９発明の目的 本発明の目的は従来技術の有する上記の欠点を除去し、
素子面積、ベース直列抵抗、寄生容量が小さい高速バイ
ポーラ・トランジスタを有する商速・商築槓半導体装置
の製造方法を提供することにある。

（ｅ）１発明の＋７，７成 上記の目的は本発明によれば、少なくともベースを形成
しようとする領域を含んで半導体基板上に第１の多結晶
半導体層を堆積する工程と、該第１の多結晶半導体層を
覆って絶縁Ｈ’Ａを被着し、該絶縁膜が該第１の多結晶
半導体層上にオーバハングするようにエミッタ形成部に
該半導体基板を表出する窓を開ける工程と、該窓内に第
２の多結晶半導体層を該絶縁膜の窓に整合させ、かつ該
第１の多結晶半導体層と分離して堆積する工程と、アニ
ールにより該第１の多結晶半導体層より不純物を導入し
て外部ベース領域を形成し、かつ該第２の多結晶半導体
層より不純物を導入してエミッタ領域を形成する工程を
有することを特徴とする半導体装置の製造方法を提供す
ることによって達成される。

本発明は外部ベース形成および外部ベース・コンタクト
用に第１の多結晶半導体層を用い、素子面積を大きくす
ることなく容易に外部ベース・コンタク１−を取り出し
、かつエミッタ形成用の第２の多結晶半導体層と外部ベ
ース形成用の第１の多結晶半導体層との分離を、リアク
ティブ・イオン・エツチングにより形成した絶縁膜のオ
ーバハングを精度よく制御して行うことにより、素子面
積、ベース直列抵抗、寄生容晴を小さくすることを４１
つだものである。

（「）１発明の実施例 第３図は本発明の実施例を工程順に示す半導体基板の断
面図である。

第３図ｆａｔにおいて、半導体基板３１としてｐ型シリ
コン基板を用い、その上に２市エピタキシヤル成長によ
り、層抵抗率３０Ω石、厚さ１μｍのｎ＋型埋め込み層
３２、抵抗率０．５ΩｃｌＩｌ、厚さ１゜５μｍのｎ型
エピタキシャル層３３を堆積する。

集積回路を構成する種々の素子はこのｎ型エピタキシャ
ル層内に形成される。

つぎに第３図（ｂｌにおいて、耐酸化膜として窒化シリ
コン１模をマスクにして、ベースおよびコレクタ・コン
タクト形成部以外の部分に厚さ１μｍのフィールド酸化
領域３４を形成する。つぎにベースおよびコレクタ・コ
ンタクト形成部を含んで、素子形成領域を画定する分ａ
１を層を形成するための幅１．５μｍ、深さ３μｍのウ
ェル３５を４塩化シリコン（ＳｉＣＩ４　）でリアクテ
ィブ・イオン・エツチングして形成する。つぎにウェル
の底にｐ＋型不純物拡散層を形成し、さらに半導体基板
を全面酸化してウェルの底、側面および半導体基板上に
厚ざ２０００人の酸化シリコン膜３７を被着する。

ｐ＋型不純物拡散層３６は、酸化シリコン膜３７がｎ型
半導体に転化して分離層の機能が失われることを防止す
る役目をしている。つぎに不純物を導入しないポリシリ
コン３８をウェル内に堆積して詰め、半導体基板表面を
ポリッシングにより平滑化した後、半導体基板を全曲酸
化して厚さ２０００人の酸化シリコン）模３９を被着す
る。

つぎに第３図ｆｃｌにおいて、ベースおよびコレクタ・
コンタクト形成部において酸化シリコン膜３９を除去し
、半導体基板全面に厚さ２０００人の不純物を導入しな
いポリシリコン層をｉｆｆ積し、レジストによるパタニ
ングを用いて、ｔ’Ｉ９化シリコン１１Ａ３９を除去し
たあとに不純物を導入しないポリシリコンＭ４０．４＋
を堆積する。つぎにレジストをマスクにして、コレクタ
・コンタクト開口部よりりん・イオン（Ｐ＋）を１２０
ｋｅＶで２・１０１５ｃｍ−２注入して、ｎ”５ｉ４９
をｉ−する。つぎにへ−ス形成部上に第１の多結晶半導
体層として層１１（抗率５０Ωろ、厚さ４０００人のｐ
＋型ポリシリコン層４２を、さらに半導体基板全面に気
相成長法により厚さ４０００人の酸化シリコン欣４３を
堆積する。

１）ぎに第３図ｆｄ＋において、エミッタおよびコレク
タ・コンタク１−形成部において、酸化シリコン股４３
およびポリシリコン層４２に窓４４．４５を開ける。こ
の場合４塩化炭素（ＣＣ１，）でリアクティブ・イオン
・エツチングして開口すると、ポリシリコン層４２は横
方向にもエツチングされ、酸化シリコン）挨４３ば開口
部においてオーバハングを生じ、その量は電界強度やイ
オン量等のりアクチイブ・イオン・エツチング条件を調
節することにより制御する。不純物を導入しないポリシ
リコン層４０．４］は開口部の底に残しておき、これに
より後の工程に対して、半導体基板の表面荒れを防止す
る。つぎにレジストをマスクにして、エミッタ開口部よ
りボロン・イオン（Ｂ＋）を４０ｋｅνで８　・１０”
ｃｍ−２注入し、９００℃、２０分のアニールで真性ベ
ース４６を形成する。

つぎに第３図ｔｅｌにおいて、エミッタおよびコレクタ
・コンタクト開口部に、第２の多結晶半導体層として選
択成長により層抵抗率５０Ω治、厚さ３５００人のＢ＋
ｆ４Ｑ、１ミリシリコン層４７．４８を堆積する。

つぎに第３図（ｆｌにおいて、気相成長法により半導体
基板全面に酸化シリコンを堆積し、ｎ生型ポリシリコン
層４７とｐ＋型ポリシリコン層４２の隙間を酸化シリコ
ンで埋め、半導体基板表面の余分の酸化シリコン股ばエ
ツチングにより除去する。

つぎに１０００℃、１０〜２０分のアニールにより、不
純物は拡散されてエミッタ５０、外部ベース５１、コレ
クタ・コンタクｌ−ｆｆ４５２を得る。このアニールに
より、コーミング、ベースの最終の不純物プロファイル
を得る。つぎに外部ベース、エミッタ、コレクタ・二１
ンタクＩ一部のポリシリコン層−ヒの酸化シリコン映を
開口して、アルミニウムを用い°ζそれぞれベース、エ
ミッタ、コレクタ電極５３，５４．．５５を設ける。

真性ベース４６の形成は、フィールド酸化領域３４形成
後、あるいは外部ベース５１形成と同時に行ってもよい
。

以上でトランジスタの基本的なｆｉＪ！ｉ域の形成を終
わり、以後は通常の工程を経て半導体装置を完成する。

つぎに第４図に、同一エミッタ寸法で、従来例によるト
ランジスタと、本発明に係るＩ−ランジスタの平面図を
示す。第４図＋ａ＋は従来例、第４図（ｂｌは本発明に
係るもので、図において１１０１は素子領域、４０２は
ベース領域、４０３はコンタクト窓、４０　／ｌ　４１
第１の多結晶半専体１付の周囲を示す。

図示されるように、第１の多結晶半導体層を用いること
によりベース電極の取り出しを容易にし、かつベース面
積、素子面積の縮小が可能になった。

実施例では、半導体基板としてｐ型シリコン基扱を用い
たが、これをｎ型シリコン基扱、−あるいは他の半導体
基板を用いてもよい。また多結晶半導体層、絶縁層とし
てポリシリコン層、酸化シリコン股を用いたが、これを
他の多結晶半導体層、絶縁膜を用いても、発明の要旨は
変わらない。

（ｇ）０発明の効果 以上詳細に説明したように本発明によれば、素子面積、
ベース直列抵抗、寄住容はが小さい高ｊ！＠バイポーラ
・トランジスタを有する高速・高築積半導体装置の製造
方法を提供することができる。

ベースの面積減少により、コレクターベース問答Ｑ　Ｃ
ｃｂ、コレクター半導体基板間容疑ｃｓｕｂは第１図の
構造ではそれぞれ３０，１００ｆＦ程度のものが、本発
明では同一エミッタ寸法でこれを約１／２にできる。ま
たベース直列抵抗は第１図の構造では７００Ω程度であ
るが、これを約１／３に減少できる。

路のバイポーラ・トランジスタの１彷而を示す。第３図
は本発明の実施例を工程順にボず半導体基板のｌＱｉ　
１ｉｒＩ図、第４図は同一エミッタ寸法で、従来例によ
るトランジスタと、本発明に係るトランジスタの平面図
の１例を示す。

図において、】は半導体基板、２はエピタキシ中ル層、
３は分離層、４は外部ベース、５は真性ベース、６はエ
ミッタ、７はエミッタ形成およびエミッタく１ンタクト
用の多結晶半導体層、８ば埋め込み層、９はコレクタ・
コンタクト層、１０はごルクタ・コンタクト窓、１１は
ベース・二１ンタクト窓、１２ば絶縁膜、２１はエビク
キシャル層、２２はフィールド酸化領域、２３は絶縁膜
、２４は外部ベース、２５は真性ベース、２６はエミッ
タ、２７はエミッタ形成およびエミッタ・コンタクト用
の多結晶半導体層、２８は外部ベース形成および外部ベ
ース・コンタクト用の多結晶半導体層、２９は分離溝、
３１は半導体基板、３２は埋め込み層、３３ばエビクキ
シャル層、３４はフィールド酸化領域、３５はウェル、
３６はｐ＋型不純物拡散層、３７は酸化シリコン欣、３
８はポリシリコン、３９は酸化シリコン膜、４０，４１
はポリシリコン層、４２はｐ１型ポリシリコン層、４３
は酸化シリコン膜、４４．４５は窓、４６は真性ベース
、４．１．４８はｎ＋型ポリシリコン層、４９はｎ”１
ｍ、５０はエミッタ、５１は外部ベース、５２はコレク
タ・コンタクト層、５３゜５４．５５はそれぞれベース
、エミッタ、コレクタ電極、４０１は素子領域、４０２
はベース領域、４０３はコンタクト層窓、４０４は第１
の多結晶半導体層の周囲を示す。

卒１　図 算３呵 第３図 （ｅ）

Claims (1)

【特許請求の範囲】
1. 少なくともベースを形成しようとする領域を含んで半導
   体基板上に第１の多結晶半導体層を堆積する工程と、該
   第１の多結晶半導体層を覆って絶縁膜を被着し、該絶縁
   膜が該第１の多結晶半導体層上にオーバハングするよう
   にエミッタ形成部に該半導体基板を表出する窓を開ける
   工程と、該窓内に第２の多結晶半導体層を該絶縁膜の窓
   に整合させ、かつ該第１の多結晶半導体層と分離して堆
   積する工程と、アニールにより該第１の多結晶半導体層
   より不純物を導入して外部ベース領域を形成し、かつ該
   第２の多結晶半導体層より不純物を導入してエミッタ領
   域を形成する工程を有することを特徴とする半導体装置
   の製造方法。